JP4100300B2 - 信号出力調整回路及び表示ドライバ - Google Patents
信号出力調整回路及び表示ドライバ Download PDFInfo
- Publication number
- JP4100300B2 JP4100300B2 JP2003310534A JP2003310534A JP4100300B2 JP 4100300 B2 JP4100300 B2 JP 4100300B2 JP 2003310534 A JP2003310534 A JP 2003310534A JP 2003310534 A JP2003310534 A JP 2003310534A JP 4100300 B2 JP4100300 B2 JP 4100300B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- output
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013481 data capture Methods 0.000 claims description 31
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 17
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 2
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 2
- 101100328154 Mus musculus Clmn gene Proteins 0.000 description 2
- 102000008817 Trefoil Factor-1 Human genes 0.000 description 2
- 108010088412 Trefoil Factor-1 Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
- 102000008816 Trefoil Factor-2 Human genes 0.000 description 1
- 108010088411 Trefoil Factor-2 Proteins 0.000 description 1
- 102000014456 Trefoil Factor-3 Human genes 0.000 description 1
- 108010078184 Trefoil Factor-3 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Information Transfer Systems (AREA)
Description
図1に、本実施形態における信号出力調整回路の接続関係の模式図を示す。
次に、本実施形態における信号出力調整回路100を表示ドライバに適用した場合について説明する。
次に、図11に示す表示ドライバ200が適用される電気光学装置について説明する。以下では、電気光学装置として液晶装置を例に説明する。
きる。
120 制御レジスタ、130 バッファ、140 出力調整回路、
142 基準クロック選択回路、144 N相クロック生成回路、
146 クロック位相選択回路、148 クロック出力論理レベル変換回路、
150 クロック出力回路、152 データ位相選択回路、
154 データ取込信号論理レベル変換回路、156 データ出力制御回路、
158 データ出力回路、170 メモリ制御回路、200 表示ドライバ、
210 表示データバス、220 データレジスタ、230 ラインラッチ、
240 DAC、250 データ線駆動回路
Claims (11)
- コマンドデータに対応した制御データの出力を調整する信号出力調整回路であって、
メモリから読み出された前記コマンドデータをデコードするデコーダと、
前記デコーダにより、前記コマンドデータが前記制御データを設定するための第1のコマンドデータであると判別されたとき、該第1のコマンドデータに対応した第1の制御データが設定される制御レジスタと、
前記デコーダにより、前記コマンドデータが制御データを出力するための第2のコマンドデータであると判別されたとき、該第2のコマンドデータに対応した第2の制御データが格納されるバッファと、
前記制御レジスタの設定値に基づいて、前記バッファに格納された前記第2の制御データを読み出し、該第2の制御データをデータ取込信号に同期して出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記データ取込信号の反転出力の可否、及び前記データ取込信号の出力タイミングの少なくとも1つを、前記制御レジスタの設定値に基づいて設定することを特徴とする信号出力調整回路。 - 請求項1において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するデータ位相選択回路と、
前記制御レジスタの設定値に基づいて、前記データ位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するデータ信号出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記データ信号出力論理レベル変換回路の出力を遅延させた前記データ取込信号を生成するデータ出力制御回路と、
を含むことを特徴とする信号出力調整回路。 - 請求項1又は2において、
前記データ取込信号は、所与のクロックに同期した信号であり、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - クロックの出力を調整する信号出力調整回路であって、
前記クロックと異なるアクセス制御信号を出力してメモリからコマンドデータ読み出す制御を行うメモリ制御回路と、
前記メモリから読み出された前記コマンドデータをデコードするデコーダと、
前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第2の制御データが設定される制御レジスタと、
前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記アクセス制御信号の出力を調整することなく、前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - 請求項3又は4において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するクロック位相選択回路と、
前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
を含むことを特徴とする信号出力調整回路。 - クロックの出力を調整する信号出力調整回路であって、
メモリから読み出されたコマンドデータをデコードするデコーダと、
前記デコーダのデコード結果に基づいて、前記コマンドデータに対応した第2の制御データが設定される制御レジスタと、
前記制御レジスタの設定値に基づいて、クロックを出力する出力調整回路と、
を含み、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに位相の異なる複数の位相クロックのうち1つの位相クロックを選択するクロック位相選択回路と、
前記制御レジスタの設定値に基づいて、前記クロック位相選択回路によって選択された1つの位相クロック又はその反転信号のいずれかを出力するクロック出力論理レベル変換回路と、
前記制御レジスタの設定値に対応した期間だけ、前記クロック出力論理レベル変換回路の出力を遅延させて前記クロックとして出力するクロック出力回路と、
を含み、
前記制御レジスタの設定値に基づいて、周波数、位相、反転出力の可否、及び出力タイミングの少なくとも1つが設定された前記クロックを出力することを特徴とする信号出力調整回路。 - 請求項2、5又は6において、
前記出力調整回路は、
前記制御レジスタの設定値に基づいて、互いに異なる周波数を有する複数の基準クロックのうち1つの基準クロックを選択する基準クロック選択回路と、
前記基準クロック選択回路によって選択された1つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるN(Nは2以上の整数)相の位相クロックを生成するN相クロック生成回路と、
を含み、
前記N相クロック生成回路によって生成されたN相の前記位相クロックが、前記クロック位相選択回路又は前記データ位相選択回路に供給されることを特徴とする信号出力調整回路。 - 請求項7において、
前記N相クロック生成回路は、
前記制御レジスタの設定値に基づいて設定される分周比で、前記基準クロック選択回路によって選択された1つの基準クロックを分周した分周クロックを基準に、互いに位相の異なるN相の位相クロックを生成することを特徴とする信号出力調整回路。 - 請求項1乃至8のいずれかにおいて、
前記メモリは、不揮発性メモリであることを特徴とする信号出力調整回路。 - 表示データに基づいて電気光学装置のデータ線を駆動する表示ドライバであって、
所与のドットクロックに同期して画素単位にシリアルに入力される前記表示データを、前記ドットクロックに基づいて取り込むデータレジスタと、
一水平走査期間を指定する水平同期信号に基づいて、前記データレジスタに取り込まれた前記表示データをラッチするラインラッチと、
前記ラインラッチにラッチされた前記表示データに基づいて前記データ線を駆動するデータ線駆動回路と、
請求項7又は8記載の前記信号出力調整回路と、
を含み、
前記複数の基準クロックは、
前記ドットクロック、前記水平同期信号、及び一垂直走査期間を指定する垂直同期信号のうち少なくとも1つを含むことを特徴とする表示ドライバ。 - 請求項10において、
前記出力調整回路は、
前記電気光学装置の電源を供給する電源回路、及び前記電気光学装置の走査線を走査する走査ドライバのうち少なくとも1つに、前記第2の制御データ又は前記クロックを出力することを特徴とする表示ドライバ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003310534A JP4100300B2 (ja) | 2003-09-02 | 2003-09-02 | 信号出力調整回路及び表示ドライバ |
US10/912,247 US7671853B2 (en) | 2003-09-02 | 2004-08-06 | Signal output adjustment circuit and display driver |
CNB200410074077XA CN100386708C (zh) | 2003-09-02 | 2004-09-01 | 信号输出调整电路、显示驱动器、电光学装置及电子仪器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003310534A JP4100300B2 (ja) | 2003-09-02 | 2003-09-02 | 信号出力調整回路及び表示ドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005077949A JP2005077949A (ja) | 2005-03-24 |
JP4100300B2 true JP4100300B2 (ja) | 2008-06-11 |
Family
ID=34308403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003310534A Expired - Fee Related JP4100300B2 (ja) | 2003-09-02 | 2003-09-02 | 信号出力調整回路及び表示ドライバ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7671853B2 (ja) |
JP (1) | JP4100300B2 (ja) |
CN (1) | CN100386708C (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4069838B2 (ja) * | 2003-09-10 | 2008-04-02 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置及び表示ドライバの制御方法 |
JP4059180B2 (ja) * | 2003-09-26 | 2008-03-12 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置及び電気光学装置の駆動方法 |
JP4145937B2 (ja) * | 2006-04-24 | 2008-09-03 | セイコーエプソン株式会社 | 液晶装置、その制御回路および電子機器 |
US7616021B2 (en) * | 2007-01-18 | 2009-11-10 | Advanced Micro Devices, Inc. | Method and device for determining an operational lifetime of an integrated circuit device |
JP2008276132A (ja) * | 2007-05-07 | 2008-11-13 | Nec Electronics Corp | ドットクロック発生回路、半導体装置及びドットクロック発生方法 |
KR101529291B1 (ko) | 2008-02-27 | 2015-06-17 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템 |
JP2010170104A (ja) * | 2008-12-26 | 2010-08-05 | Rohm Co Ltd | タイミングコントロール回路およびそれを用いたディスプレイ装置 |
JP5521424B2 (ja) * | 2009-07-28 | 2014-06-11 | セイコーエプソン株式会社 | 集積回路装置、電子機器及び電子機器の製造方法 |
JP5453983B2 (ja) * | 2009-07-28 | 2014-03-26 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP5649293B2 (ja) * | 2009-08-27 | 2015-01-07 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | メモリモジュール |
KR101804994B1 (ko) * | 2010-12-24 | 2017-12-07 | 삼성디스플레이 주식회사 | 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 |
TWI453715B (zh) * | 2011-08-09 | 2014-09-21 | Raydium Semiconductor Corp | 自動調整訊號偏移之裝置 |
CN103646631B (zh) * | 2013-12-25 | 2015-12-09 | 开源集成电路(苏州)有限公司 | 一种译码器、译码器***和led显示屏控制*** |
JP6360320B2 (ja) * | 2014-02-10 | 2018-07-18 | シナプティクス・ジャパン合同会社 | 半導体装置 |
KR102164798B1 (ko) * | 2014-09-11 | 2020-10-13 | 삼성전자 주식회사 | 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치 |
JP6288609B2 (ja) * | 2015-11-30 | 2018-03-07 | 横河電機株式会社 | 二重化制御装置 |
CN108447436B (zh) * | 2018-03-30 | 2019-08-09 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、显示装置 |
CN109036259B (zh) * | 2018-08-13 | 2023-09-26 | 深圳市奥拓电子股份有限公司 | Led显示模组及led显示设备 |
CN109637415A (zh) * | 2018-12-29 | 2019-04-16 | 武汉华星光电技术有限公司 | 扫描信号生成方法、装置及电子设备 |
KR20220017574A (ko) * | 2020-08-04 | 2022-02-14 | 삼성디스플레이 주식회사 | 표시장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05333805A (ja) | 1992-05-29 | 1993-12-17 | Toshiba Corp | ディスプレイ制御装置 |
JPH08221315A (ja) * | 1995-02-15 | 1996-08-30 | Hitachi Ltd | 情報処理装置 |
GB2356089B (en) * | 1996-09-17 | 2001-06-20 | Fujitsu Ltd | Clock synchronisation with timing adjust mode |
US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
JP3631597B2 (ja) | 1997-10-23 | 2005-03-23 | 株式会社リコー | 画像読取装置 |
JPH11184792A (ja) * | 1997-12-24 | 1999-07-09 | Nec Off Syst Ltd | 表示器のデータ書込装置 |
AU2986099A (en) | 1998-03-18 | 1999-10-11 | Qualcomm Incorporated | A digital signal processor |
GB2345373B (en) * | 1998-06-30 | 2002-11-06 | Daewoo Electronics Co Ltd | Data interfacing apparatus of AC type plasma display panel system |
US6930800B1 (en) * | 1998-09-09 | 2005-08-16 | Fuji Xerox Co., Ltd. | Halftone generation system and halftone generation method |
JP2001339377A (ja) | 2000-05-30 | 2001-12-07 | Nec Corp | 位相調整回路および位相調整方法 |
KR100339021B1 (ko) | 2000-07-27 | 2002-06-03 | 윤종용 | 평판 디스플레이 장치 |
JP2002185806A (ja) | 2000-12-13 | 2002-06-28 | Seiko Epson Corp | タイミング調整回路 |
US6927776B2 (en) * | 2001-05-17 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and method |
US6424198B1 (en) * | 2001-08-09 | 2002-07-23 | International Business Machines Corporation | Memory clock generation with configurable phase advance and delay capability |
JP2003241730A (ja) | 2002-02-18 | 2003-08-29 | Rohm Co Ltd | 表示装置 |
-
2003
- 2003-09-02 JP JP2003310534A patent/JP4100300B2/ja not_active Expired - Fee Related
-
2004
- 2004-08-06 US US10/912,247 patent/US7671853B2/en active Active
- 2004-09-01 CN CNB200410074077XA patent/CN100386708C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100386708C (zh) | 2008-05-07 |
US20050062733A1 (en) | 2005-03-24 |
JP2005077949A (ja) | 2005-03-24 |
US7671853B2 (en) | 2010-03-02 |
CN1591536A (zh) | 2005-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4100300B2 (ja) | 信号出力調整回路及び表示ドライバ | |
JP4055572B2 (ja) | 表示システム及び表示コントローラ | |
KR101351203B1 (ko) | 표시 제어 구동 장치 및 표시 시스템 | |
US9734791B2 (en) | Display control device and method, semiconductor integrated circuit device, and display device | |
US20060267901A1 (en) | Reference clock signal generation circuit, power supply circuit, driver circuit, and electro-optical device | |
JP2004029540A (ja) | 表示制御駆動装置および表示システム | |
JP4158658B2 (ja) | 表示ドライバ及び電気光学装置 | |
CN105825826B (zh) | 显示驱动器 | |
JP2009288461A (ja) | 表示装置、表示パネルドライバ、表示パネルの駆動方法、及び表示パネルドライバへの画像データ供給方法 | |
US7199779B2 (en) | Display driver and electro-optical device | |
JP2018004886A (ja) | 表示制御及びタッチ制御デバイス、並びに表示及びタッチ検出パネルユニット | |
JP4069838B2 (ja) | 表示ドライバ、電気光学装置及び表示ドライバの制御方法 | |
JP2004264720A (ja) | 表示ドライバ及び電気光学装置 | |
US20080084406A1 (en) | Method of automatically recovering bit values of control register and lcd drive integrated circuit for performing the same | |
JP3724578B2 (ja) | 半導体装置及びその制御方法 | |
JP2017102369A (ja) | バッファメモリ装置及び表示駆動デバイス | |
EP1976123A1 (en) | Oscillation circuit, power source circuit, display device, and electronic device | |
JP3726910B2 (ja) | 表示ドライバ及び電気光学装置 | |
JP2008225494A (ja) | 表示ドライバ及び電気光学装置 | |
JP2003345457A (ja) | タイミング発生回路、表示装置および携帯端末 | |
JP2015191120A (ja) | 表示駆動回路 | |
JP4200969B2 (ja) | 半導体装置及び電子機器 | |
JP2001282171A (ja) | 画像表示装置およびその駆動制御回路 | |
KR20050050885A (ko) | 신호 처리 장치 및 방법 | |
JP4845154B2 (ja) | 液晶表示駆動装置および表示システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070820 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080310 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4100300 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |