JP2017102369A - バッファメモリ装置及び表示駆動デバイス - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 93
- 238000001514 detection method Methods 0.000 claims description 29
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 230000008859 change Effects 0.000 abstract description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 22
- 230000000694 effects Effects 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003702 image correction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- G09G2310/0264—Details of driving circuits
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Abstract
【課題】ブロック単位でデータが供給されるバッファメモリの記憶容量削減に当たり、アドレスカウンタの不所望な変化に起因して読出しデータのずれが継続することを防止すると共に、ブロック単位のデータがブロック境界付近で消失するのを防止する。【解決手段】バッファメモリの書込みアドレスカウンタ及び読出しアドレスカウンタをラップアラウンド制御し計数値のリセットを行わないからブロックの境界部分でのデータ破壊を回避することができる。書込みアドレスカウンタ及び読出しアドレスカウンタのブロック先頭アドレスを一元管理するからカウント値が不所望に変化してもその影響を途中で断ち切ることができる。【選択図】図１
Description
本発明は、バッファメモリ装置及び表示駆動デバイスに関し、例えばＬＣＤ（liquid crystal display）ドライバＩＣ（Integrated Circuit）のバッファメモリに適用して有効な技術に関する。
所定周期毎にブロック単位で供給されるデータの処理と他の処理を当該所定周期毎に実行していくにはブロック単位で供給されるデータを一時的にバッファメモリに書込み、書込んだデータを書込み速度よりも速く読み出して処理し、余った時間で他の処理を行えばよい。
例えば、液晶表示パネルに対する表示駆動と共にタッチパネルに対するタッチ検出にも対応したＬＣＤドライバＩＣは、表示フレーム期間毎に表示動作とタッチ検出動作を間欠的に行わなければならないから、表示データを蓄えるためのバッファメモリが必要になる。バッファメモリの記憶容量として１表示フレームの画像データを記憶できる容量があればよい。
しかしながら、近年、半導体集積回路であるＩＣのチップ占有面積を縮小する要請が強いことからバッファメモリの記憶容量についても削減することが進められている。バッファメモリの記憶容量を削減しても、ホスト装置の動作に同期して供給されるデータの書込みとＩＣ内部の動作に同期したデータの読出しとが非同期に動作するという事情は記憶容量の削減前と変わらない。
尚、バッファメモリからのデータ読み出しを書込みよりも高速化してバッファメモリの記憶容量を表示フレームのデータ量よりも小さくことについては特許文献１に記載がある。
本発明者は所定周期毎にブロック単位でデータが供給されるバッファメモリの記憶容量をブロック単位のデータ量よりも小さくしてバッファメモリを制御することについて検討した。そのような制御形態として、容量を削減した２個のバッファメモリを交互に書込みと読み出しを切り替えるように並列動作させることは従来から考えられるが、これではバッファメモリのサイズは実施的に縮小されず効果がない。そこで、バッファメモリをＦＩＦＯ（First-In First-Out）動作させる構成について本発明者は新たに検討した。記憶容量の小さなバッファメモリに書込みアドレスカウンタと読出しアドレスカウンタを設け、ホスト装置の動作に同期して供給されるデータを書込みアドレスカウンタをインクリメントしながら書込み、書込んだデータを表示動作に同期して読出しアドレスカウンタをインクリメントしながら読み出す操作を行う。このとき、読出しアドレスカウンタの値が書込みアドレスカウンタの値を追い越さないように双方のインクリメント動作を調停する。
しかしながら、単にＦＩＦＯバッファの構成を採用しただけでは、書込みアドレスカウンタと読出しアドレスカウンタの調停のようなアドレスカウント動作の管理が煩雑になるという問題点がある。更に、表示データ等のようにそのデータ配列に意味のあるデータを扱う場合に、ＥＳＤ（ElectroStatic Discharge）やクロストークノイズ等の原因でアドレスカウンタの値が不所望に変化して、書込みアドレスと読出しアドレスが一旦ずれてしまうと、その後ＩＣがリセットされるまで各表示フレームで表示がずれて乱れるという問題点が見出された。
上記アドレスカウンタのずれを防止すると共にカウント動作の管理を簡素化するという観点から、フレーム単位でアドレスカウンタを初期値にリセットする構成についても検討した。１フレーム期間[s] × 書込み速度[bps] ＝ １フレーム中の表示期間[s] × 読出し速度[bps]、と言う関係から、ＩＣチップの占有面積削減を目的としてバッファメモリの記憶容量を１フレーム分のデータ容量よりも削減した場合、１フレーム分の画像データがバッファメモリに入りきらなくなり、１フレーム期間内にバッファメモリのアドレスカウンタがラップアラウンドに複数回インクリメント動作することになる。これにより、フレーム境界部分の書込みデータがバッファメモリの最下位側に格納されていると仮定すると、そのデータの読出しが完了される前に、次のフレームの書込みが開始される場合、書込みアドレスカウンタが初期値にリセットされてバッファメモリの最下位側から次のフレームデータの書込みが開始され、その結果、フレーム境界でデータ破壊が起きる虞のあることが明らかになった。このデータ破壊を回避するため、バッファメモリのアドレスカウンタのリセット動作を止めると、ノイズ等の外的要因でアドレスカウンタがずれた場合に、ずれが戻らずに誤表示が継続する問題を発生することについては、上述の通りである。その他に、フレーム境界でのデータ破壊を防止するには、フレーム間の帰線期間を延ばして、次のフレームのデータ書込み開始までの時間を長くすることが考えられるが、ドライバＩＣを駆動するホスト装置に制約を与えることになりドライバＩＣの価値が下がり、また、帰線期間を延ばすと相対的に表示期間が短くなってドライバＩＣや液晶パネルに対する要求性能が無駄に高くなるというリスクがある。
本発明の目的は、ブロック単位でデータが供給されるバッファメモリの記憶容量削減に当たって、アドレスカウンタの不所望な変化に起因して読出しデータのずれが継続することを防止すると共に、ブロック単位のデータがブロック境界付近で消失するのを防止することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
〔１〕＜バッファメモリへのブロック単位の並列的書込み及び読出しのラップアラウンド制御＞
バッファメモリ装置は、所定周期の外部同期信号（Ｖｓｙｎｃ＿ｅｘ）に同期してブロック単位でデータ（ＤＴｄｓｐ）が供給されるバッファメモリ（２０）と、前記ブロック単位で供給されたデータを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路（５）と、を有する。前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレス（ＡＤＲｗｒ）をラップアラウンドに順次生成する書込みアドレスカウンタ（３５）と、前記バッファメモリの読出しに用いる読出しアドレス（ＡＤＲｒｄ）をラップアラウンドに順次生成する読出しアドレスカウンタ（３４）と、前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレス（ＡＤＲｗｒ＿ｓ）を前記ブロック単位毎に順次更新して保持するアドレスレジスタ（３７）と、を有する。前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読み出し開始アドレスを、前記アドレスレジスタが保持する前記書込み開始アドレスとする。
バッファメモリ装置は、所定周期の外部同期信号（Ｖｓｙｎｃ＿ｅｘ）に同期してブロック単位でデータ（ＤＴｄｓｐ）が供給されるバッファメモリ（２０）と、前記ブロック単位で供給されたデータを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路（５）と、を有する。前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレス（ＡＤＲｗｒ）をラップアラウンドに順次生成する書込みアドレスカウンタ（３５）と、前記バッファメモリの読出しに用いる読出しアドレス（ＡＤＲｒｄ）をラップアラウンドに順次生成する読出しアドレスカウンタ（３４）と、前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレス（ＡＤＲｗｒ＿ｓ）を前記ブロック単位毎に順次更新して保持するアドレスレジスタ（３７）と、を有する。前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読み出し開始アドレスを、前記アドレスレジスタが保持する前記書込み開始アドレスとする。
これによれば、アクセス回路はバッファメモリに書込んだデータを書込み速度よりも速い速度で読出すことができるからブロック単位でデータが供給されるバッファメモリの記憶容量の削減に資することができる。このとき、書込みアドレスカウンタ及び読出しアドレスカウンタはラップアラウンドで順次アドレスを生成し、ブロック単位毎に計数値を初期値にリセットすることを要しないからブロック単位のデータがブロック境界付近で消失することが防止される。更に、読出しアドレスカウンタはバッファメモリから読出すブロック単位のデータの読み出し開始アドレスを書込みアドレスカウンタの書込み開始アドレスに更新するから、ノイズ等の影響によって読み出しや書込み途中で読出しアドレスカウンタのカウント値又は書込みアドレスカウンタのカウント値が変化しても、その変化の影響は当該変化の発生したブロックの次のブロックのデータで止み、その影響がリセットされるまで延々と継続することを抑制することができる。
〔２〕＜計数イネーブル期間にクロック信号を計数してアクセスアドレスを生成＞
項１において、前記書込みアドレスカウンタは前記外部同期信号の周期毎に計数動作が指示される期間に書込みクロック信号（ＣＬＫｗｒ）を計数して書込みアドレスを生成し、前記読出しアドレスカウンタは前記外部同期信号に対して所定位相遅延した内部同期信号（Ｖｓｙｎｃ＿ｉｎ）の周期毎に計数動作が指示される期間に読出しクロック信号（ＣＬＫｒｄ）を計数して読出しアドレスを生成し、前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ。
項１において、前記書込みアドレスカウンタは前記外部同期信号の周期毎に計数動作が指示される期間に書込みクロック信号（ＣＬＫｗｒ）を計数して書込みアドレスを生成し、前記読出しアドレスカウンタは前記外部同期信号に対して所定位相遅延した内部同期信号（Ｖｓｙｎｃ＿ｉｎ）の周期毎に計数動作が指示される期間に読出しクロック信号（ＣＬＫｒｄ）を計数して読出しアドレスを生成し、前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ。
これによれば、書込み速度よりも読出し速度を高速化するための書込みアドレスカウンタと読出しアドレスカウンタのインクリメント動作の制御が容易に実現される。
〔３〕＜書込み制御回路と読出し制御回路＞
項２において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路（３０）と、前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路（３１）と、を有する。前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読み出しアクセスアドレスによる読出し動作を行う。
項２において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路（３０）と、前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路（３１）と、を有する。前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読み出しアクセスアドレスによる読出し動作を行う。
これによれば、バッファメモリに対して書込みクロック信号の周波数に応ずる速度で書込みアクセスを行うことができ、バッファメモリに対して読出しクロック信号の周波数に応ずる速度で読出しアクセスを行うことができる。
〔４〕＜外部同期信号に同期して書込みアドレスカウンタが計数する書込み先頭アドレスを保持＞
項２において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み開始アドレスとしてラッチする。
項２において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み開始アドレスとしてラッチする。
これによれば、前記アドレスレジスタにブロックのデータの書込み開始アドレスを容易にラッチすることができる。
〔５〕＜内部同期信号に同期して書込み先頭アドレスを読出しアドレスカウンタにプリセット＞
項４において、前記読出しアドレスカウンタは、前記読出しアドレスカウンタは、前記内部同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする。
項４において、前記読出しアドレスカウンタは、前記読出しアドレスカウンタは、前記内部同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする。
これによれば、ブロックの先頭データの読出しアドレスとして読出しアドレスカウンタに書込み開始アドレスを容易にセットすることができる。
〔６〕＜ラップアラウンド値レジスタ＞
項１において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタを更に有する。前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す。
項１において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタを更に有する。前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す。
これによれば、ラップアラウンド値レジスタの設定値次第で書込みアドレスカウンタ及び読出しアドレスカウンタのカウント幅を所望に決定することができる。
〔７〕＜ラップアラウンド値レジスタの設定上限値＞
請求項６において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる、バッファメモリ装置。
請求項６において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる、バッファメモリ装置。
これによれば、ブロックのサイズなどに従ってバッファメモリの利用サイズをラップアラウンド値レジスタの値によって可変に設定することができる。
〔８〕＜バッファメモリへのブロック単位の並列的書込み及び読出しのラップアラウンド制御＞
表示駆動デバイス（１）は、所定周期の外部フレーム同期信号（Ｖｓｙｎｃ＿ｅｘ）に同期してブロック単位で画像データ（ＤＴｄｓｐ）が供給されるバッファメモリ（２０）と、前記ブロック単位で供給された画像データを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路（５）と、前記バッファメモリから読出された画像データを用いて表示タイミングに同期する表示駆動信号を出力する駆動回路（２２）と、を有する。前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレス（ＡＤＲｗｒ）をラップアラウンドに順次生成する書込みアドレスカウンタ（３５）と、前記バッファメモリの読出しに用いる読出しアドレス（ＡＤＲｒｄ）をラップアラウンドに順次生成する読出しアドレスカウンタ（３４）と、前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレス（ＡＤＲｗｒ＿ｓ）を前記ブロック単位毎に順次更新して保持するアドレスレジスタ（３７）と、を有する。前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読出し開始アドレスを、前記アドレスレジスタが保持する書込み開始アドレスとする。
表示駆動デバイス（１）は、所定周期の外部フレーム同期信号（Ｖｓｙｎｃ＿ｅｘ）に同期してブロック単位で画像データ（ＤＴｄｓｐ）が供給されるバッファメモリ（２０）と、前記ブロック単位で供給された画像データを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路（５）と、前記バッファメモリから読出された画像データを用いて表示タイミングに同期する表示駆動信号を出力する駆動回路（２２）と、を有する。前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレス（ＡＤＲｗｒ）をラップアラウンドに順次生成する書込みアドレスカウンタ（３５）と、前記バッファメモリの読出しに用いる読出しアドレス（ＡＤＲｒｄ）をラップアラウンドに順次生成する読出しアドレスカウンタ（３４）と、前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレス（ＡＤＲｗｒ＿ｓ）を前記ブロック単位毎に順次更新して保持するアドレスレジスタ（３７）と、を有する。前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読出し開始アドレスを、前記アドレスレジスタが保持する書込み開始アドレスとする。
これによれば、ブロック単位でデータが供給されるバッファメモリの記憶容量の削減に資することができる。このとき、ブロック単位のデータがフレーム境界のようなブロック境界付近で消失することが防止される。この書込みデータの消失防止には、フレーム間の帰線期間を長く設定したり、次のフレームのデータ書込み開始までの時間を長く設定することを要しないから、表示ドライバＩＣを駆動するホスト装置への制約が増したり、ドライバＩＣや液晶パネルに対する要求性能が過剰に高くなることもない。更に、ノイズ等の影響によって読み出しや書込み途中で読出しアドレスカウンタのカウント値又は書込みアドレスカウンタのカウント値が変化しても、それの変化の影響は当該変化の発生したブロックの次のブロックのデータで止み、その影響がリセットされるまで延々と継続することを抑制することができる。したがって、ノイズによる表示の乱れが継続するのを防止することができる。
〔９〕＜計数イネーブル期間にクロック信号を計数してアクセスアドレスを生成＞
項８において、前記書込みアドレスカウンタは前記外部フレーム同期信号（Ｖｓｙｎｃ＿ｅｘ）の周期毎に計数動作が指示される期間に書込みクロック信号（ＣＬＫｗｒ）を計数して書込みアドレスを生成し、前記読出しアドレスカウンタは前記外部フレーム同期信号に対して所定位相遅延した内部フレーム同期信号（Ｖｓｙｎｃ＿ｉｎ）の周期毎に計数動作が指示される期間に読出しクロック信号を計数して読出しアドレスを生成する。前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ。
項８において、前記書込みアドレスカウンタは前記外部フレーム同期信号（Ｖｓｙｎｃ＿ｅｘ）の周期毎に計数動作が指示される期間に書込みクロック信号（ＣＬＫｗｒ）を計数して書込みアドレスを生成し、前記読出しアドレスカウンタは前記外部フレーム同期信号に対して所定位相遅延した内部フレーム同期信号（Ｖｓｙｎｃ＿ｉｎ）の周期毎に計数動作が指示される期間に読出しクロック信号を計数して読出しアドレスを生成する。前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ。
これによれば、項２と同様の作用効果を奏する。
〔１０〕＜書込み制御回路と読出し制御回路＞
項９において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路（３０）と、前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路（３１）と、を有する。前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読出しアクセスアドレスによる読出し動作を行う。
項９において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路（３０）と、前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路（３１）と、を有する。前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読出しアクセスアドレスによる読出し動作を行う。
これによれば、項３と同様の作用効果を奏する。
〔１１〕＜外部フレーム同期信号に同期して書込みアドレスカウンタが計数する書込み先頭アドレスを保持＞
項９において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み先頭アドレスとしてラッチする。
項９において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み先頭アドレスとしてラッチする。
これによれば、項４と同様の作用効果を奏する。
〔１２〕＜内部フレーム同期信号に同期して書込み先頭アドレスを読出しアドレスカウンタにプリセット＞
項１１において、前記読出しアドレスカウンタは、前記内部フレーム同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする。
項１１において、前記読出しアドレスカウンタは、前記内部フレーム同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする。
これによれば、項５と同様の作用効果を奏する。
〔１３〕＜ラップアラウンド値レジスタ＞
項８において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタ（４０）を更に有する。前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す。
項８において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタ（４０）を更に有する。前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す。
これによれば、項６と同様の作用効果を奏する。
〔１４〕＜ラップアラウンド値レジスタの設定上限値＞
項１３において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる。
項１３において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる。
これによれば、項７と同様の作用効果を奏する。
〔１５〕＜タッチパネルコントロータをオンチップした半導体デバイス＞
項８において、前記駆動回路が表示駆動信号を出力する表示動作の休止期間に、表示パネルに重ねられたタッチパネルに対するタッチ検出を行うタッチ検出コントローラ（１２）を更に有し、１個の半導体基板に形成される。
項８において、前記駆動回路が表示駆動信号を出力する表示動作の休止期間に、表示パネルに重ねられたタッチパネルに対するタッチ検出を行うタッチ検出コントローラ（１２）を更に有し、１個の半導体基板に形成される。
これによれば、表示動作とタッチ検出動作の一方が互いに他のノーズ源となることを考慮して表示動作と検出動作を排他的に行わなければならない制約に対して好適なバッファメモリ制御の実現に資することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、バッファメモリの書込みアドレスカウンタ及び読出しアドレスカウンタをラップアラウンド制御し計数値のリセットを行わないからブロックの境界部分でのデータ破壊を回避することができる。書込みアドレスカウンタ及び読出しアドレスカウンタのブロック先頭アドレス（ブロック単位のデータの書込み開始アドレス及び読出し開始アドレス）を一元管理するからカウント値が不所望に変化してもその影響を途中で断ち切ることができる。したがって、バッファメモリの記憶容量削減に当たり、読出しデータのずれが継続することを防止すると共に、ブロック単位のデータがブロック境界付近で消失するのを防止することができる。
図１には本発明に係るバッファメモリ装置を適用したＬＣＤドライバＩＣが例示される。ＬＣＤドライバＩＣ１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板（半導体チップ）にＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術を用いて形成された、半導体集積回路として実現されている。
ＬＣＤドライバＩＣ１は、特に制限されないが、入出力回路１０、表示コントローラ１１、及びタッチ検出コントローラ１２を有し、入出力回路１０にはホスト装置４が接続され、表示コントローラ１１には液晶表示パネル２が接続され、タッチ検出コントローラ１２にはタッチパネル３が接続される。
ホスト装置４は、画像データＤＴｄｓｐ、及び表示制御コマンドやタッチ制御コマンドなどのコマンドデータＤＴｃｎｔを入出力回路１０に与え、タッチ検出データＤＴｔｃｈなどを入出力回路１０から取得する。例えば図１のシステムが携帯端末に適用される場合、ホスト装置４は携帯通信網等に接続可能な通信部、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置４はそれに限定されず、適用される電子機器の機能に応じて種々変更可能である。
液晶表示パネル２はガラス基板上に格子状に配置された複数のゲート線ＧＬとソース線ＳＬの交点部分に複数個の表示素子が形成され、夫々の表示素子は直列接続された薄膜トランジスタ及び液晶電極に挟まれた液晶を有する。液晶電極に挟まれた液晶電極には容量素子が並列に配置されている。薄膜トランジスタのゲートには対応するゲート線ＧＬが接続され、そのソースにはゲート線ＧＬに交差する方向に配置された対応するソース線ＳＬが接続され、薄膜トランジスタのドレインには一方の液晶電極が接続され、他方の液晶電極には表示素子に共通のコモン線を介してコモン電圧が与えられる。ゲート線ＧＬの夫々における表示素子のラインが表示ラインとされ、表示ライン単位で表示素子の薄膜トランジスタがオンされることによって表示ラインが選択される（表示ラインの走査）。表示ラインの選択期間（水平表示期間）毎にソース線ＳＬから表示素子に表示データに応ずる階調駆動信号が与えられる。夫々の階調駆動信号は複数の階調電圧の中から表示データに応じて選択された電圧信号である。表示素子に印加された階調駆動信号の信号電荷は薄膜トランジスタがオフされることによって、次に選択されるまで液晶の液晶電極間で形成される容量や上記容量素子などに保持されて液晶のシャッタ状態を保つ。
タッチパネル３は、順次走査駆動される複数本のスキャン電極ＳＴと、スキャン電極ＳＴに交差的に配置された複数の検出電極ＤＴを有し、電極間の交差部には既定の容量成分（検出容量）が形成されている。スキャン電極ＳＴが順次駆動されたとき、駆動されたスキャン電極ＳＴの近傍に被検体（例えば指）があるか否かに応ずる静電容量の相違に従って検出電極ＤＴに現れる電荷が相違される。その電荷情報がスキャン毎に積分され、積分された信号の電荷の相違がタッチ検出信号として利用されることになる。
タッチ検出コントローラ１２はスキャン電極ＳＴと検出電極ＤＴとの交点座標毎にタッチ検出信号を取得し、タッチ検出信号のレベルに基づいて交点座標毎にタッチの有無を判別する。判別結果は入出力回路１０を介してホスト装置４に与えられる。タッチ検出コントローラ１２によるスキャン電極ＳＴを駆動して検出電極ＤＴの信号に基づいてタッチ検出信号を取得するタッチ検出動作はタッチ検出期間に行われる。
表示コントローラ１１は画像データＤＴｄｓｐを用いて液晶表示パネル２に動画などの表示を制御する。これによる表示動作は表示期間で行われ、表示期間はタッチ検出期間とは排他的に有効とされる期間であり、非表示期間がタッチ検出期間になる。表示動作とタッチ検出動作が互いに一方の動作が他方に対するノイズ源となることを防止するためである。特に制限されないが、動画表示の１フレーム期間を６０Ｈｚの１周期とすると、１フレーム期間毎に表示期間とタッチ検出期間が排他的に割当てられる。
表示コントローラ１１は、フレームバッファメモリとして用いられるバッファメモリ２０を有し、バッファメモリ２０はアクセス回路５によって画像データの書込みと読み出しが行われる。ホスト装置４は外部表示タイミング信号として１フレームの期間を規定する外部フレーム同期信号のような外部垂直同期信号Ｖｓｙｎｃ＿ｅｘと１フレーム中の水平走査期間を規定する外部水平同期信号Ｈｓｙｎｃ＿ｅｘと共に画像データＤＴｄｓｐをＬＣＤドライバＩＣ１に供給する。ここでは１フレーム毎の画像データがブロック単位のデータであり、１フレーム毎の画像データは例えば外部水平同期信号Ｈｓｙｎｃ＿ｅｘに同期して表示ライン単位で順位供給される。
バッファメモリ２０は１フレーム分のデータ量よりも小さな記憶容量しか備えていない。例えば１フレームの表示ライン数がｍであって、１表示ライン毎のデータ量をｎバイトとするとき、バッファメモリ２０はｉ×ｎバイト（ｉ＜ｍ）の記憶容量を備える。アクセス回路５は外部垂直同期信号Ｖｓｙｎｃ＿ｅｘに同期してフレームのようなブロック単位で供給される画像データをバッファメモリ２０に順次書込み、書込まれたデータをフレーム単位で書込み速度よりも速い速度で表示期間に読出す制御を行う。読み出しは上記１フレームの期間を規定する内部フレーム同期信号のような内部垂直同期信号Ｖｓｙｎｃ＿ｉｎと１フレーム中の水平走査期間を規定する内部水平同期信号Ｈｓｙｎｃ＿ｉｎに同期して行われる。
バッファメモリ２０から読み出されたデータは画像処理回路２１でガンマ補正に代表される必要な画像補正や必要な画像強調処理などの画像処理が施される。必要な画像処理が行われた画像データはソースドライバ２２に供給される。ソースドライバ２２は、表示期間に内部水平同期信号Ｈｓｙｎｃ＿ｉｎに同期して表示ライン毎に画素単位でその階調度に応じた階調電圧を選択し、選択した画素単位の階調電圧によって画素に対応する夫々のソース線ＳＬを駆動する。このとき、ゲートドライバ２３は１フレームの期間毎に全部の表示ラインを一巡するように内部水平同期信号Ｈｓｙｎｃ＿ｉｎに同期して順次表示ライン単位のゲート線を駆動する。駆動されたゲート線に接続する表示素子は薄膜トランジスタがオン状態にされ、これによって選択された表示ラインの表示素子の液晶電極及び容量素子にはソース線から供給される階調電圧が充電され、液晶のシャッタ状態が決定される。このように表示期間に１フレームの画素に表示ライン単位で階調電圧を印加することによって液晶表示パネルにフレーム単位で画像を表示することができる。必要な種類の階調電圧は電源回路４１で生成される。
表示制御回路３９は外部垂直同期信号Ｖｓｙｎｃ＿ｅｘ及び外部水平同期信号Ｈｓｙｎｃ＿ｅｘなどを入力して必要な内部タイミング信号を生成する。内部タイミング信号として、書込み用クロックイネーブル信号ＣＥＮｗｒ、読出し用クロックイネーブル信号ＣＥＮｒｄ、内部垂直同期信号Ｖｓｙｎｃ＿ｉｎ及び内部水平同期信号Ｈｓｙｎｃ＿ｉｎが代表的に示される。内部動作に必要なクロック信号はクロックパルスジェネレータ（ＣＰＧ）３８が生成する。クロック信号として表示制御用の基準クロック信号ＣＬＫｄｓｐ、読出しアドレス生成用のカウントクロック信号ＣＬＫｒｄ、及び書込みアドレス生成用のカウントクロック信号ＣＬＫｗｒが代表的に示される。
前記アクセス回路５は、書込みアドレスカウンタ３５、読出しアドレスカウンタ３６、アドレスレジスタ３７、コンパレータ３３、コンパレータ３４、書込み制御回路３０及び読出し制御回路３１を有する。
書込みアドレスカウンタ３５はバッファメモリ２０の書込みに用いる書込みアドレスＡＤＲｗｒをラップアラウンドに順次生成するカウンタである。図２に例示されるように、書込みアドレスカウンタ３５はクロックイネーブル信号ＣＥＮｗｒが活性化されている期間にカウントクロック信号ＣＬＫｗｒを計数する。クロックイネーブル信号ＣＥＮｗｒは外部水平同期信号Ｈｓｙｎｃ＿ｅｘのサイクル単位で所定期間活性化される。活性化期間は外部水平同期信号Ｈｓｙｎｃ＿ｅｘに同期して画像データが供給される期間に対応して予め決定されている。カウントクロック信号ＣＬＫｗｒの周波数は外部水平同期信号Ｈｓｙｎｃ＿ｅｘに同期する画像データの供給速度に応じて予め決定されている。コンパレータ３３は書込みアドレスＡＤＲｗｒの値がラップアラウンド値レジスタ４０の設定値に一致するか否かを判別し、一致を検出すると、次のカウントクロック信号ＣＬＫｗｒのクロック変化に同期して書込みアドレスカウンタ３５の計数値を初期値例えば０に初期化して、書込みアドレスカウンタ３５のラップアラウンド機能を実現する。例えばラップアラウンド値レジスタ４０にバッファメモリ２０の記憶容量に応ずる値を設定すると、書込みアドレスカウンタ３５は１フレーム期間に書込み開始アドレスから一巡以上巡回して書込みアドレスＡＤＲｗｒを生成し、生成された書込みアドレスＡＤＲｗｒに基づいて１フレームの画像データをバッファメモリ２０に書込むために利用する書込みアドレスＡＤＲｗｒを生成することができる。書込み制御回路３０は前記書込みアドレスカウンタ３５による書込みクロック信号ＣＬＫｗｒの計数サイクルに同期して、書込みアドレスＡＤＲｗｒを用いた書込み動作サイクルを発生する。書込み動作サイクルは書込みクロック信号ＣＬＫｗｒの計数サイクルに同期する書込みイネーブル信号と、書込みアドレスＡＤＲｗｒに応ずる書込みアクセスアドレスを伴う。書込みアクセスアドレスは書込みアドレスＡＤＲｗｒと同じであってもよいし、上位アドレスを書込みアドレスＡＤＲｗｒとし下位アドレスがそのアドレスビット数分変化するアドレスであってもよい。
読出しアドレスカウンタ３６はバッファメモリ２０の読出しに用いる読出しアドレスＡＤＲｒｄをラップアラウンドに順次生成するカウンタである。読出しアドレスカウンタ３６はクロックイネーブル信号ＣＥＮｒｄが活性化されている期間にカウントクロック信号ＣＬＫｒｄを計数する。図２に例示されるように、クロックイネーブル信号ＣＥＮｒｄは内部水平同期信号Ｈｓｙｎｃ＿ｉｎのサイクル単位で所定期間活性化される。活性化期間は内部水平同期信号Ｈｓｙｎｃ＿ｉｎに同期して画像データを読み出す期間に対応して予め決定されている。カウントクロック信号ＣＬＫｒｄの周波数は内部水平同期信号Ｈｓｙｎｃ＿ｉｎに同期する画像データの読出し速度に応じて予め決定されている。コンパレータ３４は読出しアドレスＡＤＲｒｄの値がラップアラウンド値レジスタ４０の設定値に一致するか否かを判別し、一致を検出すると、次のカウントクロック信号ＣＬＫｒｄのクロック変化に同期して読出しアドレスカウンタ３６の計数値を初期値例えば０に初期化して、読出しアドレスカウンタ３６のラップアラウンド機能を実現する。例えばラップアラウンド値レジスタ４０にバッファメモリ２０の記憶容量に応ずる値を設定すると、読出しアドレスカウンタ３６は１フレーム期間に読出し開始アドレスから一巡以上巡回して読出しアドレスＡＤＲｒｄを生成し、生成された読出しアドレスＡＤＲｒｄに基づいて１フレームの画像データをバッファメモリ２０から読み出すために利用する読出しアドレスＡＤＲｒｄを生成することができる。読出し制御回路３１は前記読出しアドレスカウンタ３６による読出しクロック信号ＣＬＫｒｄの計数サイクルに同期して、読出しアドレスＡＤＲｒｄを用いた読み出し動作サイクルを発生する。読み出し動作サイクルは読出しクロック信号ＣＬＫｒｄの計数サイクルに同期する読出しイネーブル信号と、読出しアドレスＡＤＲｒｄに応ずる読出しアクセスアドレスを伴う。読出しアクセスアドレスは読出しアドレスＡＤＲｒｄと同じであってもよいし、上位アドレスを読出しアドレスＡＤＲｒｄとし下位アドレスがそのアドレスビット数分変化するアドレスであってもよい。
アドレスレジスタ３７は、バッファメモリ２０に書込むフレーム単位の画像データにおける先頭データの書込みに用いる書込み開始アドレスＡＤＲｗｒ＿ｓをフレーム単位毎に順次更新して保持する。例えば図２にも例示されるように、外部垂直同期信号Ｖｓｙｎｃ＿ｅｘの変化に同期して書込み開始アドレスＡＤＲｗｒ＿ｓをラッチすればよい。ラッチタイミングの生成には書込み用のクロックイネーブル信号ＣＥＮｗｒの活性化タイミングを利用してもよい。
読出しアドレスカウンタ３６は、バッファメモリ２０からフレーム単位の先頭データの読出しに用いる読み出し開始アドレスを、前記アドレスレジスタ３７が保持する書込み開始アドレスＡＤＲｗｒ＿ｓとする。例えば図２にも例示されるように、内部垂直同期信号Ｖｓｙｎｃ＿ｉｎの変化に同期して読出しアドレスカウンタ３６が書込み開始アドレスＡＤＲｗｒ＿ｓをプリセットすればよい。
このように、読出しアドレスカウンタ３６によるフレーム毎の読出し開始アドレスは当該フレームの書込み開始アドレスＡＤＲｗｒ＿ｓに更新され、バッファメモリ２０に対する読出し開始アドレスと書込み開始アドレスはフレーム単位の書込み開始アドレスＡＤＲｗｒ＿ｓに一元化される。書込みアドレスカウンタ３５の書込み開始アドレスは、フレーム間でもラップアラウンドに継続され、フレーム単位で初期値に初期化されることはない。この点については図３に端的に示されている。
図３において書込みカウンタ３５と読出しアドレスカウンタ３６の計数値が共に０に初期可された時刻ｔ０から、外部垂直同期信号Ｖｓｙｎｃ＿ｅｘに同期して書込みカウンタ３５のインクリメントが開始され、時刻ｔ３でラップアラウンドされて時刻ｔ４で１フレーム分の画像データの書込みアドレスの生成が一巡される。引き続いて時刻ｔ４から書込みカウンタ３５のインクリメントを再開し、時刻ｔ８でラップアラウンドされて時刻ｔ１０で次の１フレーム分の画像データの書込みアドレスの生成が一巡される。それら書込みアドレスを用いて画像データを順次バッファメモリ２０に格納する書込み動作が行われる。この間に、フレーム単位の書込み開始アドレスはフレーム単位でアドレスレジスタ３７にロードされる。時刻ｔ0の書込みアドレスがフレームＮの書込み開始アドレスとして保持され、時刻ｔ４の書込みアドレスがフレームＮ＋１の書込み開始アドレスとして保持される。読出しカウンタ３６は内部フレーム同期信号Ｖｓｙｎｃ＿ｉｎに同期して時刻ｔ１からｔ２の表示期間にインクリメントを行い、これに続く次の表示期間に時刻ｔ４からインクリメントを再開し、途中の時刻ｔ５でラップアラウンドされて時刻ｔ６で１フレーム分の画像データの読出しアドレスの生成が一巡される。引き続いて次のフレームのｔ７から始まる表示期間において、時刻ｔ４でレジスタ３７が保持している書込み開始アドレスＡＤＲｗｒ＿ｓを読出しアドレスカウンタ３６の初期値にプリセットし、ここを基点に読出しカウンタ３６のインクリメントを再開して時刻ｔ９までカウント動作を行い、これに続く次の表示期間に時刻ｔ１０でラップアラウンドしたアドレスのカウントを再開し時刻ｔ１１で当該１フレーム分の画像データの読出しアドレスの生成が一巡される。
上記バッファメモリのアクセス回路５によれば以下の作用効果を奏する。
アクセス回路５はバッファメモリ２０に書込んだデータを書込み速度よりも速い速度で読出すことができるからフレームに同期してブロック単位でデータが供給されるバッファメモリ２０の記憶容量の削減に資することができる。
このとき、書込みアドレスカウンタ３５及び読出しアドレスカウンタ３６はラップアラウンドで順次アドレスを生成し、フレーム単位毎に計数値を初期値にリセットすることを要しないからフレーム単位のデータがブロック境界付近で消失することが防止される。例えば図４に例示されるように外部垂直同期信号Ｖｓｙｎｃ＿ｅｘに同期するフレーム単位で毎回書込みアドレスカウンタ３５を初期化し、内部垂直同期信号Ｖｓｙｎｃ＿ｉｎに同期するフレーム単位で毎回読出しアドレスカウンタ３６を初期可する場合には、フレームＮの最後の方の書込みデータ（Ａ部分）が読み出される前に次のフレームＮ＋１の書込みが開始される（Ｂ部分）ことによって、フレームＮのＡ部分のデータが次のフレームＮ＋１のＢ部分のデータによって上書きされて失われてします。更に詳しく示せば、図５に例示されるフレームＮの書込みアドレス０〜８のデータが次のフレームＮ＋１の書込みアドレス０〜８のデータによって上書きされ、その後にフレームＮ＋１の読み出しが開始されることになるからである。この書込みデータの消失防止には、フレーム間の帰線期間を長く設定したり、次のフレームのデータ書込み開始までの時間を長く設定することを要しないから、表示ドライバＩＣを駆動するホスト装置への制約が増したり、ドライバＩＣや液晶パネルに対する要求性能が過剰に高くなることもない。
更に、読出しアドレスカウンタ３６はバッファメモリ２０から読出すブロック単位のデータの読み出し開始アドレスを書込みアドレスカウンタ３５の書込み開始アドレスに更新するから、ノイズ等の影響によって読み出しや書込み途中で読出しアドレスカウンタ３６のカウント値又は書込みアドレスカウンタ３５のカウント値が変化しても、その変化の影響は当該変化の発生したブロックの次のブロックのデータで止み、単なるＦＩＦＯのようにその影響がリセットされるまで延々と継続することを抑制することができる。書込み途中で書込みアドレスカウンタ３５の計数値に誤りを生じた場合、当該フレームのデータ読み出しではその誤りの影響が残るが、次のフレームでは当該フレームの書込み開始アドレスが読出し開始アドレスにされるので、前回の誤りの影響が引き継がれることはない。同様に、読出し途中で読出しアドレスカウンタ３５の計数値に誤りを生じた場合、当該フレームのデータ読み出しではその誤りの影響が残るが、次のフレームでは当該フレームの書込み開始アドレスが読出し開始アドレスにされるので、前回の誤りの影響が引き継がれることはない。したがって、ノイズによる表示の乱れが継続するのを防止することができる。
また、ラップアラウンド値レジスタ４０の設定値次第で書込みアドレスカウンタ３５及び読出しアドレスカウンタ３６のカウント幅を所望に決定することもできる。
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、バッファメモリのアクセス回路はＬＣＤドライバＩＣに適用する場合に限定されない。エレクトロルミネッセンスパネルやプラズマパネル等の液晶表示以外の表示ドライバＩＣ、そして圧縮・伸張などの画像処理のためのデータバッファのアクセス制御、暗号化・復号のためのデータバッファのアクセス制御などに広く適用することができる。
また、ラップアラウンドの構成はラップアラウンド値レジスタの設定値によって可変とする構成に限定されず、カウンタの特定のビットの値、又は桁上げ信号を流用する構成であっても良い。アドレスカウンタによるアドレスのビット数や意義は上記実施の形態に限定されず、表示ラインアドレスであってもよいし、ワードアドレスであっても良く、適宜変更可能である。
フレーム同期信号は垂直同期信号に限定されない。外部からＭＩＰＩインタフェースで画像データが供給されるような場合に外部フレーム同期信号は画像データに前置される所定コードのプレフィックスパターンであっても良い。その場合であっても内部フレーム同期信号はレベル信号であることは妨げられない。
１ ＬＣＤドライバＩＣ
２ 液晶表示パネル
３ タッチパネル
４ ホスト装置
５ アクセス回路
１０ 入出力回路
１１ 表示コントローラ
１２ タッチ検出コントローラ
２０ バッファメモリ
２１ 画像処理回路
２２ ソースドライバ
２３ ゲートドライバ
３０ 書込み制御回路
３１ 読出し制御回路
３３，３４ コンパレータ
３５ 書込みアドレスカウンタ
３６ 読出しアドレスカウンタ
３７ アドレスレジスタ
３８ クロックパルスジェネレータ
３９ 表示制御回路
４０ ラップアラウンド値レジスタ
４１ 電源回路
Ｖｓｙｎｃ＿ｅｘ 外部垂直同期信号
Ｈｓｙｎｃ＿ｅｘ 外部水平同期信号
Ｖｓｙｎｃ＿ｉｎ 内部垂直同期信号
Ｈｓｙｎｃ＿ｉｎ 内部水平同期信号
ＤＴｄｓｐ 画像データ
ＤＴｃｎｔ コマンドデータ
ＣＥＮｗｒ 書込み用クロックイネーブル信号
ＣＥＮｒｄ 読出し用クロックイネーブル信号
ＣＬＫｄｓｐ 表示制御用の基準クロック信号
ＣＬＫｒｄ 読出しアドレス生成用のカウントクロック信号
ＣＬＫｗｒ 書込みアドレス生成用のカウントクロック信号
ＡＤＲｗｒ 書込みアドレス
ＡＤＲｒｄ 読出しアドレス
ＡＤＲｗｒ＿ｓ 書込み開始アドレス
２ 液晶表示パネル
３ タッチパネル
４ ホスト装置
５ アクセス回路
１０ 入出力回路
１１ 表示コントローラ
１２ タッチ検出コントローラ
２０ バッファメモリ
２１ 画像処理回路
２２ ソースドライバ
２３ ゲートドライバ
３０ 書込み制御回路
３１ 読出し制御回路
３３，３４ コンパレータ
３５ 書込みアドレスカウンタ
３６ 読出しアドレスカウンタ
３７ アドレスレジスタ
３８ クロックパルスジェネレータ
３９ 表示制御回路
４０ ラップアラウンド値レジスタ
４１ 電源回路
Ｖｓｙｎｃ＿ｅｘ 外部垂直同期信号
Ｈｓｙｎｃ＿ｅｘ 外部水平同期信号
Ｖｓｙｎｃ＿ｉｎ 内部垂直同期信号
Ｈｓｙｎｃ＿ｉｎ 内部水平同期信号
ＤＴｄｓｐ 画像データ
ＤＴｃｎｔ コマンドデータ
ＣＥＮｗｒ 書込み用クロックイネーブル信号
ＣＥＮｒｄ 読出し用クロックイネーブル信号
ＣＬＫｄｓｐ 表示制御用の基準クロック信号
ＣＬＫｒｄ 読出しアドレス生成用のカウントクロック信号
ＣＬＫｗｒ 書込みアドレス生成用のカウントクロック信号
ＡＤＲｗｒ 書込みアドレス
ＡＤＲｒｄ 読出しアドレス
ＡＤＲｗｒ＿ｓ 書込み開始アドレス
Claims (15)
- 所定周期の外部同期信号に同期してブロック単位でデータが供給されるバッファメモリと、
前記ブロック単位で供給されたデータを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路と、を有し、
前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレスをラップアラウンドに順次生成する書込みアドレスカウンタと、
前記バッファメモリの読出しに用いる読出しアドレスをラップアラウンドに順次生成する読出しアドレスカウンタと、
前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレスを前記ブロック単位毎に順次更新して保持するアドレスレジスタと、を有し、
前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読出し開始アドレスを、前記アドレスレジスタが保持する前記書込み開始アドレスとする、バッファメモリ装置。 - 請求項１において、前記書込みアドレスカウンタは前記外部同期信号の周期毎に計数動作が指示される期間に書込みクロック信号を計数して書込みアドレスを生成し、
前記読出しアドレスカウンタは前記外部同期信号に対して所定位相遅延した内部同期信号の周期毎に計数動作が指示される期間に読出しクロック信号を計数して読出しアドレスを生成し、
前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ、バッファメモリ装置。 - 請求項２において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路と、
前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路と、を有し、
前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読み出しアクセスアドレスによる読出し動作を行う、バッファメモリ装置。 - 請求項２において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み開始アドレスとしてラッチする、バッファメモリ装置。
- 請求項４において、前記読出しアドレスカウンタは、前記内部同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする、バッファメモリ装置。
- 請求項１において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタを更に有し、
前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、
前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す、バッファメモリ装置。 - 請求項６において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる、バッファメモリ装置。
- 所定周期の外部フレーム同期信号に同期してブロック単位で画像データが供給されるバッファメモリと、
前記ブロック単位で供給された画像データを前記バッファメモリに順次書込み、書込まれたデータを書込み速度よりも速い速度で読出すアクセス回路と、
前記バッファメモリから読出された画像データを用いて表示タイミングに同期する表示駆動信号を出力する駆動回路と、を有し、
前記アクセス回路は、前記バッファメモリの書込みに用いる書込みアドレスをラップアラウンドに順次生成する書込みアドレスカウンタと、
前記バッファメモリの読出しに用いる読出しアドレスをラップアラウンドに順次生成する読出しアドレスカウンタと、
前記バッファメモリに書込む前記ブロック単位の先頭データの書込みに用いる書込み開始アドレスを前記ブロック単位毎に順次更新して保持するアドレスレジスタと、を有し、
前記読出しアドレスカウンタは、前記バッファメモリから前記ブロック単位の先頭データの読出しに用いる読出し開始アドレスを、前記アドレスレジスタが保持する書込み開始アドレスとする、表示駆動デバイス。 - 請求項８において、前記書込みアドレスカウンタは前記外部フレーム同期信号の周期毎に計数動作が指示される期間に書込みクロック信号を計数して書込みアドレスを生成し、
前記読出しアドレスカウンタは前記外部フレーム同期信号に対して所定位相遅延した内部フレーム同期信号の周期毎に計数動作が指示される期間に読出しクロック信号を計数して読出しアドレスを生成し、
前記読出しクロック信号は書込みクロック信号よりも高い周波数を持つ、表示駆動デバイス。 - 請求項９において、アクセス回路は、前記書込みアドレスカウンタによる前記書込みクロック信号の計数サイクルに同期して、前記書込みアドレスを用いた書込み動作サイクルを発生する書込み制御回路と、
前記読出しアドレスカウンタによる前記読出しクロック信号の計数サイクルに同期して、前記読み出しアドレスを用いた読出し動作サイクルを発生する読出し制御回路と、を有し、
前記バッファメモリは、前記書込み動作サイクル毎に前記書込みアドレスに応ずる書込みアクセスアドレスによる書込み動作を行い、前記読出し動作サイクル毎に前記読出しアドレスに応ずる読出しアクセスアドレスによる読出し動作を行う、表示駆動デバイス。 - 請求項９において、前記アドレスレジスタは、前記計数動作の指示に応答して計数動作を開始する前記書込みアドレスカウンタによる計数初期値を書込み開始アドレスとしてラッチする、表示駆動デバイス。
- 請求項１１において、前記読出しアドレスカウンタは、前記内部フレーム同期信号に同期して前記アドレスレジスタの書込み開始アドレスを前記読出し開始アドレスとしてプリセットする、表示駆動デバイス。
- 請求項８において、前記アクセス回路は、設定値が書換え可能にされるラップアラウンド値レジスタを更に有し、
前記書込みアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻し、
前記読出しアドレスカウンタはその計数値が前記ラップアラウンド値レジスタの設定値に達した場合にその計数値を初期値に戻す、表示駆動デバイス。 - 請求項１３において、前記ラップアラウンド値レジスタの設定値は前記バッファメモリの記憶容量に応ずる値が上限値とされる、表示駆動デバイス。
- 請求項８において、前記駆動回路が表示駆動信号を出力する表示動作の休止期間に、表示パネルに重ねられたタッチパネルに対するタッチ検出を行うタッチ検出コントローラを更に有し、１個の半導体基板に形成された表示駆動デバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015237127A JP6632876B2 (ja) | 2015-12-04 | 2015-12-04 | バッファメモリ装置及び表示駆動デバイス |
| US15/337,650 US10068625B2 (en) | 2015-12-04 | 2016-10-28 | Buffer memory device and display drive device |
| CN201610929107.3A CN106875901B (zh) | 2015-12-04 | 2016-10-31 | 缓冲存储器装置及显示驱动装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015237127A JP6632876B2 (ja) | 2015-12-04 | 2015-12-04 | バッファメモリ装置及び表示駆動デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017102369A true JP2017102369A (ja) | 2017-06-08 |
| JP6632876B2 JP6632876B2 (ja) | 2020-01-22 |
Family
ID=58799180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015237127A Active JP6632876B2 (ja) | 2015-12-04 | 2015-12-04 | バッファメモリ装置及び表示駆動デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10068625B2 (ja) |
| JP (1) | JP6632876B2 (ja) |
| CN (1) | CN106875901B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6632876B2 (ja) | 2020-01-22 |
| CN106875901B (zh) | 2020-12-29 |
| CN106875901A (zh) | 2017-06-20 |
| US10068625B2 (en) | 2018-09-04 |
| US20170162236A1 (en) | 2017-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
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|
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