JP4100070B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳｉＣ（炭化ケイ素）半導体を用いたＭＯＳ（Metal Oxide Semiconducter）構造を有する半導体装置を製造する技術に関するものである。
【０００２】
【従来の技術】
ＳｉＣ半導体は、バンドギャップが広いため、耐熱性に優れており、高温での使用に適している。また、動作時のオン抵抗も低いため、小さいサイズでも大電流を流すことができ、小型化に適している。
【０００３】
従来において、このようなＳｉＣ半導体を用いてＭＯＳ構造を有する半導体装置を製造する場合、例えば、特公平５−５１８２号，特開平８−５１１１０号公報などに記載された既提案例においては、ＳｉＣ層上に、薄いＳｉ（ケイ素）層を形成し、そのＳｉ層を熱酸化して、ＳｉＯ2（酸化ケイ素）層を形成し、その上に金属電極を形成することにより、ＭＯＳ構造を実現していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような既提案例においては、Ｓｉ層が熱酸化されて、全てＳｉＯ2に置き換わってしまうため、ＳｉＣ層のすぐ上にはＳｉＯ2層が配置され、ＳｉＣ層とＳｉＯ2層とが接触することになる。ＳｉＣ層とＳｉＯ2層との界面は、一般に、界面準位密度が高くなる傾向にあり、例えば、Ｓｉ層とＳｉＯ2層との界面に比較して、約１桁高いことが知られている。
【０００５】
このように、既提案例においては、ＳｉＣ層とＳｉＯ2層との界面における界面準位密度が高いため、チャネル移動度が小さくなる、オン抵抗が高くなる、絶縁耐圧が低くなるなどの問題が発生していた。
【０００６】
従って、本発明の目的は、上記した従来技術の問題点を解決し、酸化膜との界面における界面準位密度を低くし得る半導体装置を製造する技術を提供することにある。
【０００７】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の第１の製造方法は、半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、ケイ素エピタキシャル層を形成する工程と、
（ｃ）前記ケイ素エピタキシャル層の上層部を酸化する工程と、
を備えることを要旨とする。
【０００８】
本発明の製造方法によれば、ケイ素エピタキシャル層を酸化する際に、ケイ素エピタキシャル層を全て酸化するのではなく、その上層部を酸化しているので、酸化により形成される酸化膜（酸化ケイ素層）は、炭化ケイ素層に接触するのではなく、ケイ素エピタキシャル層と接触することになり、ケイ素層と酸化ケイ素層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【０００９】
本発明の第１の製造方法において、前記工程（ｃ）では、前記ケイ素エピタキシャル層を１００ｎｍ以下残すように酸化することが好ましい。
【００１０】
このように、ケイ素エピタキシャル層を非常に薄く残すことにより、酸化膜である酸化ケイ素層との界面ではケイ素層で接触するものの、半導体装置全体におけるケイ素層の影響を極力抑えることができる。
【００１１】
本発明の第２の製造方法は、半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、第１のケイ素エピタキシャル層を形成する工程と、
（ｃ）前記第１のケイ素エピタキシャル層上に、炭化ケイ素をエピタキシャル成長させて、炭化ケイ素酸化抑止層を形成する工程と、
（ｄ）前記炭化ケイ素酸化抑止層上に、ケイ素をエピタキシャル成長させて、第２のケイ素エピタキシャル層を形成する工程と、
（ｅ）前記第２のケイ素エピタキシャル層を酸化すると共に、前記炭化ケイ素酸化抑止層の一部または全部を酸化する工程と、
を備えることを要旨とする。
【００１２】
本発明の製造方法によれば、第１のケイ素エピタキシャル層と第２のケイ素エピタキシャル層との間に炭化ケイ素酸化抑止層を設け、酸化の際には、第２のケイ素エピタキシャル層を酸化させると共に、炭化ケイ素酸化抑止層の一部または全部を酸化させることにより、炭化ケイ素酸化抑止層の下の第１のＳｉエピタキシャル層を残すことができる。その結果、酸化により形成される酸化膜（酸化ケイ素層）は、炭化ケイ素層に接触するのではなく、第１のケイ素エピタキシャル層と接触することになり、ケイ素層と酸化ケイ素層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００１３】
本発明の第２の製造方法において、前記工程（ｅ）は、酸化時間を調整して、前記第２のケイ素エピタキシャル層を酸化させた後、炭化ケイ素酸化抑止層中において酸化を停止させる工程を含むようにしてもよい。
【００１４】
炭化ケイ素の酸化速度は、ケイ素の酸化速度に比較して、約１桁以上遅いため、第２のケイ素エピタキシャル層では酸化は急速に進むものの、炭化ケイ素酸化抑止層に入ると、酸化はゆっくり進むことになる。従って、酸化時間を適切に調整することにより、第２のケイ素エピタキシャル層を全て酸化させた後、炭化ケイ素酸化抑止層中において、容易に酸化を停止させることができ、酸化箇所を制御することができるので、第１のケイ素エピタキシャル層を残すことができる。
【００１５】
本発明の第２の製造方法において、前記工程（ｂ）では、前記第１のケイ素エピタキシャル層を膜厚１００ｎｍ以下で形成することが好ましい。
【００１６】
このように、第１のケイ素エピタキシャル層を非常に薄く形成することにより、酸化膜である酸化ケイ素層との界面ではケイ素層で接触するものの、半導体装置全体におけるケイ素層の影響を極力抑えることができる。
【００１７】
本発明の第２の製造方法において、前記工程（ｃ）では、前記炭化ケイ素酸化抑止層を膜厚１０ｎｍ以下で形成することが好ましい。
【００１８】
このように、炭化ケイ素酸化抑止層を非常に薄く形成することにより、炭化ケイ素酸化抑止層中における炭素の量を削減することができる。
【００１９】
本発明の第２の製造方法において、前記工程（ｅ）は、前記炭化ケイ素酸化抑止層中に存在する炭素を拡散または蒸発させる工程を含むことが好ましい。
【００２０】
このような工程を含むことにより、最終的に、炭化ケイ素酸化抑止に残留する炭素の量を少なくすることができ、炭素による影響を排除することができる。
【００２１】
なお、本発明は、上記した製造方法などの方法発明の態様に限ることなく、半導体装置などの装置発明としての態様で実現することも可能である。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１の実施例：
Ｂ．第２の実施例：
Ｃ．具体例：
【００２３】
Ａ．第１の実施例：
図１は本発明の第１の実施例としての半導体装置の基本構成部分の製造手順を模式的に示した断面図である。本実施例の半導体装置は、ＳｉＣ半導体を用いたＭＯＳ構造の半導体装置である。
【００２４】
まず、処理炉内に膜厚数百μｍのｎ+型のＳｉＣウェハ１０２を用意し、ＣＶＤ（Chemical Vapor Deposition）により、ＳｉＨ4（シラン），Ｃ3Ｈ8（プロパン），Ｎ2（窒素）の混合ガスを用いて、１４００〜２０００℃で、ＳｉＣウェハ１０２の表面に、ｎ-型のＳｉＣをエピタキシャル成長させて、ｎ-型のＳｉＣエピタキシャル層１０４を膜厚数〜数十μｍ形成する（図１（ａ））。
【００２５】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、先ほどより低い温度の１０５０〜１２５０℃で、ＳｉＣエピタキシャル層１０４の上に、Ｓｉをエピタキシャル成長させて、Ｓｉエピタキシャル層１０６を膜厚数十〜数百ｎｍ形成する（図１（ｂ））。
【００２６】
なお、混合ガスとして、Ｎ2（窒素）の代わりに、ＰＨ3（フォスフィン）やＡｓＨ3（アルシン）を用いても良い。また、先ほどと同じ処理炉内で行う代わりに、大気への開放なくＡｒ（アルゴン）雰囲気中または真空中で処理後のＳｉＣウェハ１０２を搬送して異なる処理炉に移して、その処理炉内で行うようにしてもよい。
【００２７】
次に、処理後のＳｉＣウェハ１０２を酸化炉に移し、酸素雰囲気中において、１０００〜１２５０℃で、Ｓｉエピタキシャル層１０６を１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を熱酸化して、ＳｉＯ2膜１０８を形成する（図１（ｃ））。
【００２８】
なお、酸素雰囲気には、水蒸気が含まれていてもよい。
【００２９】
以上により、ＳｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分が完成する。この後、例えば、ＳｉＯ2層１０８の上に、Ａｌ（アルミニウム）などの金属（Metal）やポリＳｉ（ポリシリコン）を蒸着することにより、ＭＯＳ構造の半導体装置を得ることが可能となる。
【００３０】
以上説明したように、本実施例によれば、Ｓｉエピタキシャル層１０６を熱酸化してＳｉＯ2層１０８を形成する際に、Ｓｉエピタキシャル層１０６を全て酸化するのではなく、１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を酸化しているので、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００３１】
以上説明したように、本実施例によれば、Ｓｉエピタキシャル層１０６を熱酸化してＳｉＯ2層１０８を形成する際に、Ｓｉエピタキシャル層１０６を全て酸化するのではなく、１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を酸化しているので、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００３２】
Ｂ．第２の実施例：
図２は本発明の第２の実施例としての半導体装置の基本構成部分を製造手順を模式的に示した断面図である。本実施例の半導体装置は、ＳｉＣ半導体を用いたＭＯＳ構造の半導体装置である。
【００３３】
まず、処理炉内に膜厚数百μｍのｎ+型のＳｉＣウェハ２０２を用意し、ＣＶＤにより、ＳｉＨ4，Ｃ3Ｈ8，Ｎ2の混合ガスを用いて、１４００〜２０００℃で、ＳｉＣウェハ２０２の表面に、ｎ-型のＳｉＣをエピタキシャル成長させて、ｎ-型のＳｉＣエピタキシャル層２０４を膜厚数〜数十μｍ形成する（図２（ａ））。
【００３４】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、先ほどより温度が低い１０５０〜１２５０℃で、ＳｉＣエピタキシャル層２０４の上に、Ｓｉをエピタキシャル成長させて、第１Ｓｉエピタキシャル層２０６を膜厚１００ｎｍ以下で形成する（図２（ｂ））。
【００３５】
なお、混合ガスとして、Ｎ2（窒素）の代わりに、ＰＨ3（フォスフィン）やＡｓＨ3（アルシン）を用いたり、同じ処理炉内で行う代わりに、大気への開放なくＡｒ（アルゴン）雰囲気中または真空中で処理後のＳｉＣウェハ１０２を搬送して異なる処理炉に移して、その処理炉内で行ったりしてもよいことは、第１の実施例と同様である。
【００３６】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｃ3Ｈ8，Ｎ2の混合ガスを用いて、先ほどと同じ温度（１０５０〜１２５０℃）で、第１Ｓｉエピタキシャル層２０６の上に、ＳｉＣをエピタキシャル成長させて、ＳｉＣ酸化抑止層２０８を膜厚１０ｎｍ以下で形成する（図２（ｃ））。
【００３７】
なお、第１Ｓｉエピタキシャル層２０６の形成時と同じ温度で行う代わりに、第１Ｓｉエピタキシャル層２０６が溶融もしくは蒸発にて消失もしくは面割れしない異なる温度で行うようにしてもよい。
【００３８】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、１０５０〜１２５０℃で、ＳｉＣ酸化抑止層２０８の上に、Ｓｉをエピタキシャル成長させて、第２Ｓｉエピタキシャル層２１０を形成する（図２（ｄ））。
【００３９】
なお、形成する膜厚は、要求される半導体装置の特性に合わせて適宜設定する。
【００４０】
次に、処理後のＳｉＣウェハ１０２を酸化炉に移し、酸素雰囲気中において、比較的低い１０００〜１２００℃で、第２Ｓｉエピタキシャル層２１０，ＳｉＣ酸化抑止層２０８を熱酸化して、ＳｉＯ2膜２１２を形成する（図２（ｅ））。
【００４１】
このとき、ＳｉＣの酸化速度は、Ｓｉの酸化速度に比較して、約１桁以上遅いため、第２Ｓｉエピタキシャル層２１０では、酸化は急速に進むが、ＳｉＣ酸化抑止層２０８に入ると、酸化はゆっくり進むことになる。従って、酸化時間を適切に調整することにより、第２Ｓｉエピタキシャル層２１０を全て酸化させた後、ＳｉＣ酸化抑止層２０８中において、容易に酸化を停止させることができる。
【００４２】
このようにして、酸化箇所を制御することにより、非常に膜厚の薄い（膜厚１００ｎｍ以下、好ましくは、１〜５ｎｍ）第１Ｓｉエピタキシャル層２０６を残すことができる。
【００４３】
ところで、ＳｉＣ酸化抑止層２０８には、Ｃ（炭素）が存在するが、ＳｉＣ酸化抑止層２０８を形成する際に、その膜厚を薄くして、全体的なＣの量を削減することにより、最終的に、ＳｉＣ酸化抑止層２０８に残留するＣの量を少なくすることができる。或いは、熱酸化を行った後に、Ｈ2（水素）雰囲気中で熱処理したり、熱酸化を行う際に、短時間（例えば、数分間）だけ処理温度（酸化温度）を１２００〜１３００℃に上げたりして、ＳｉＣ酸化抑止層２０８中に存在するＣを拡散・蒸発させることにより、最終的に、ＳｉＣ酸化抑止層２０８に残留するＣの量を少なくすることができる。また、処理温度（酸化温度）を低下した状態で処理時間を延長したり、或いは、水蒸気雰囲気中で酸化処理を行ったりすることによっても、ＳｉＣ酸化抑止層２０８中に存在するＣを拡散・蒸発させることができる。
【００４４】
以上により、ＳｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分が完成する。この後、例えば、ＳｉＯ2層１０８の上に、Ａｌ（アルミニウム）などの金属（Metal）やポリＳｉ（ポリシリコン）を蒸着することにより、ＭＯＳ構造の半導体装置を得ることが可能となる。
【００４５】
以上説明したように、本実施例によれば、第１Ｓｉエピタキシャル層２０６と第２Ｓｉエピタキシャル層２１０との間にＳｉＣ酸化抑止層２０８を設け、酸化の際には、第２Ｓｉエピタキシャル層２１０を全て酸化させた後に、ＳｉＣ酸化抑止層２０８中で酸化を停止させることにより、ＳｉＣ酸化抑止層２０８の下の膜厚の薄い（膜厚１００ｎｍ以下、好ましくは、１〜５ｎｍ）第１Ｓｉエピタキシャル層２０６を残すことができる。従って、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００４６】
Ｃ．具体例：
次に、第１または第２の実施例において得られた半導体装置の基本構成部分を利用して、例えば、縦型ＭＯＳＦＥＴを製造する方法について説明する。なお、製造方法は、第１の実施例の基本構成部分を用いる場合も、第２の実施例の基本構成部分を用いる場合も同じであるので、代表して、第１の実施例の基本構成部分を用いる場合を例として説明する。
【００４７】
図３は第１の実施例の基本構成部分を用いて縦型ＭＯＳＦＥＴを製造する課程を模式的に示した断面図である。
【００４８】
まず、第１の実施例において得られたｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分を用意し（図３（ａ））、そこにイオン注入により、ｐ型領域１１０には、Ｂ（ホウ素），Ａｌなどを、ｎ型領域１１２には、Ｎ（窒素），Ａｓ（ヒ素）またはＰ（リン）を、それぞれ注入して、その後、活性化アニールを行う（図３（ｂ））。
【００４９】
次に、ドレイン電極及びソース電極を形成したい領域を開口したマスクをフォトリソグラフにより形成し、そのマスクを用いて、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを行って、上記領域におけるＳｉＯ2膜を除去し、ＳｉＣを露出させる。
【００５０】
次に、上記領域に、Ｎｉ（ニッケル）もしくはＡｌを蒸着するか、または、Ｔｉ（チタン）及びＮｉを多層膜にて蒸着して、ドレイン電極１１４及びソース電極１１６を形成し、その後、加熱処理によりオーミック接合を形成する。
【００５１】
次に、ゲート電極を形成したい領域に、ＡｌやポリＳｉなどをスパッタ蒸着するか、ＣＶＤによりポリＳｉを形成することにより、ゲート電極１１８を形成し、フォトリソグラフにより形成したマスクを用いて、ＲＩＥなどのドライエッチングを行って、トランジスタ構造を形成する（図３（ｃ））。
【００５２】
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００５３】
上記した第２の実施例においては、第２Ｓｉエピタキシャル層２１０を全て酸化させた後、ＳｉＣ酸化抑止層２０８中において酸化を停止させるようにしていたが、ＳｉＣ酸化抑止層２０８を全て酸化させるようにしてもよいし、その下の第１Ｓｉエピタキシャル層２０６が比較的膜厚が厚く形成されている場合には、第１Ｓｉエピタキシャル層２０６の上層部まで酸化させるようにしてもよい。最終的に、少なくとも、第１Ｓｉエピタキシャル層２０６が残っていればよい。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての半導体装置の基本構成部分の製造手順を模式的に示した断面図である。
【図２】本発明の第２の実施例としての半導体装置の基本構成部分を製造手順を模式的に示した断面図である。
【図３】第１の実施例の基本構成部分を用いて縦型ＭＯＳＦＥＴを製造する課程を模式的に示した断面図である。
【符号の説明】
１０２…ＳｉＣウェハ
１０４…ＳｉＣエピタキシャル層
１０６…Ｓｉエピタキシャル層
１１０…ｐ型領域
１１２…ｎ型領域
１１４…ドレイン電極
１１６…ソース電極
１１８…ゲート電極
２０２…ＳｉＣウェハ
２０４…ＳｉＣエピタキシャル層
２０６…第１Ｓｉエピタキシャル層
２０８…ＳｉＣ酸化抑止層
２１０…第２Ｓｉエピタキシャル層
【発明の属する技術分野】
本発明は、ＳｉＣ（炭化ケイ素）半導体を用いたＭＯＳ（Metal Oxide Semiconducter）構造を有する半導体装置を製造する技術に関するものである。
【０００２】
【従来の技術】
ＳｉＣ半導体は、バンドギャップが広いため、耐熱性に優れており、高温での使用に適している。また、動作時のオン抵抗も低いため、小さいサイズでも大電流を流すことができ、小型化に適している。
【０００３】
従来において、このようなＳｉＣ半導体を用いてＭＯＳ構造を有する半導体装置を製造する場合、例えば、特公平５−５１８２号，特開平８−５１１１０号公報などに記載された既提案例においては、ＳｉＣ層上に、薄いＳｉ（ケイ素）層を形成し、そのＳｉ層を熱酸化して、ＳｉＯ2（酸化ケイ素）層を形成し、その上に金属電極を形成することにより、ＭＯＳ構造を実現していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような既提案例においては、Ｓｉ層が熱酸化されて、全てＳｉＯ2に置き換わってしまうため、ＳｉＣ層のすぐ上にはＳｉＯ2層が配置され、ＳｉＣ層とＳｉＯ2層とが接触することになる。ＳｉＣ層とＳｉＯ2層との界面は、一般に、界面準位密度が高くなる傾向にあり、例えば、Ｓｉ層とＳｉＯ2層との界面に比較して、約１桁高いことが知られている。
【０００５】
このように、既提案例においては、ＳｉＣ層とＳｉＯ2層との界面における界面準位密度が高いため、チャネル移動度が小さくなる、オン抵抗が高くなる、絶縁耐圧が低くなるなどの問題が発生していた。
【０００６】
従って、本発明の目的は、上記した従来技術の問題点を解決し、酸化膜との界面における界面準位密度を低くし得る半導体装置を製造する技術を提供することにある。
【０００７】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の第１の製造方法は、半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、ケイ素エピタキシャル層を形成する工程と、
（ｃ）前記ケイ素エピタキシャル層の上層部を酸化する工程と、
を備えることを要旨とする。
【０００８】
本発明の製造方法によれば、ケイ素エピタキシャル層を酸化する際に、ケイ素エピタキシャル層を全て酸化するのではなく、その上層部を酸化しているので、酸化により形成される酸化膜（酸化ケイ素層）は、炭化ケイ素層に接触するのではなく、ケイ素エピタキシャル層と接触することになり、ケイ素層と酸化ケイ素層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【０００９】
本発明の第１の製造方法において、前記工程（ｃ）では、前記ケイ素エピタキシャル層を１００ｎｍ以下残すように酸化することが好ましい。
【００１０】
このように、ケイ素エピタキシャル層を非常に薄く残すことにより、酸化膜である酸化ケイ素層との界面ではケイ素層で接触するものの、半導体装置全体におけるケイ素層の影響を極力抑えることができる。
【００１１】
本発明の第２の製造方法は、半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、第１のケイ素エピタキシャル層を形成する工程と、
（ｃ）前記第１のケイ素エピタキシャル層上に、炭化ケイ素をエピタキシャル成長させて、炭化ケイ素酸化抑止層を形成する工程と、
（ｄ）前記炭化ケイ素酸化抑止層上に、ケイ素をエピタキシャル成長させて、第２のケイ素エピタキシャル層を形成する工程と、
（ｅ）前記第２のケイ素エピタキシャル層を酸化すると共に、前記炭化ケイ素酸化抑止層の一部または全部を酸化する工程と、
を備えることを要旨とする。
【００１２】
本発明の製造方法によれば、第１のケイ素エピタキシャル層と第２のケイ素エピタキシャル層との間に炭化ケイ素酸化抑止層を設け、酸化の際には、第２のケイ素エピタキシャル層を酸化させると共に、炭化ケイ素酸化抑止層の一部または全部を酸化させることにより、炭化ケイ素酸化抑止層の下の第１のＳｉエピタキシャル層を残すことができる。その結果、酸化により形成される酸化膜（酸化ケイ素層）は、炭化ケイ素層に接触するのではなく、第１のケイ素エピタキシャル層と接触することになり、ケイ素層と酸化ケイ素層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００１３】
本発明の第２の製造方法において、前記工程（ｅ）は、酸化時間を調整して、前記第２のケイ素エピタキシャル層を酸化させた後、炭化ケイ素酸化抑止層中において酸化を停止させる工程を含むようにしてもよい。
【００１４】
炭化ケイ素の酸化速度は、ケイ素の酸化速度に比較して、約１桁以上遅いため、第２のケイ素エピタキシャル層では酸化は急速に進むものの、炭化ケイ素酸化抑止層に入ると、酸化はゆっくり進むことになる。従って、酸化時間を適切に調整することにより、第２のケイ素エピタキシャル層を全て酸化させた後、炭化ケイ素酸化抑止層中において、容易に酸化を停止させることができ、酸化箇所を制御することができるので、第１のケイ素エピタキシャル層を残すことができる。
【００１５】
本発明の第２の製造方法において、前記工程（ｂ）では、前記第１のケイ素エピタキシャル層を膜厚１００ｎｍ以下で形成することが好ましい。
【００１６】
このように、第１のケイ素エピタキシャル層を非常に薄く形成することにより、酸化膜である酸化ケイ素層との界面ではケイ素層で接触するものの、半導体装置全体におけるケイ素層の影響を極力抑えることができる。
【００１７】
本発明の第２の製造方法において、前記工程（ｃ）では、前記炭化ケイ素酸化抑止層を膜厚１０ｎｍ以下で形成することが好ましい。
【００１８】
このように、炭化ケイ素酸化抑止層を非常に薄く形成することにより、炭化ケイ素酸化抑止層中における炭素の量を削減することができる。
【００１９】
本発明の第２の製造方法において、前記工程（ｅ）は、前記炭化ケイ素酸化抑止層中に存在する炭素を拡散または蒸発させる工程を含むことが好ましい。
【００２０】
このような工程を含むことにより、最終的に、炭化ケイ素酸化抑止に残留する炭素の量を少なくすることができ、炭素による影響を排除することができる。
【００２１】
なお、本発明は、上記した製造方法などの方法発明の態様に限ることなく、半導体装置などの装置発明としての態様で実現することも可能である。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１の実施例：
Ｂ．第２の実施例：
Ｃ．具体例：
【００２３】
Ａ．第１の実施例：
図１は本発明の第１の実施例としての半導体装置の基本構成部分の製造手順を模式的に示した断面図である。本実施例の半導体装置は、ＳｉＣ半導体を用いたＭＯＳ構造の半導体装置である。
【００２４】
まず、処理炉内に膜厚数百μｍのｎ+型のＳｉＣウェハ１０２を用意し、ＣＶＤ（Chemical Vapor Deposition）により、ＳｉＨ4（シラン），Ｃ3Ｈ8（プロパン），Ｎ2（窒素）の混合ガスを用いて、１４００〜２０００℃で、ＳｉＣウェハ１０２の表面に、ｎ-型のＳｉＣをエピタキシャル成長させて、ｎ-型のＳｉＣエピタキシャル層１０４を膜厚数〜数十μｍ形成する（図１（ａ））。
【００２５】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、先ほどより低い温度の１０５０〜１２５０℃で、ＳｉＣエピタキシャル層１０４の上に、Ｓｉをエピタキシャル成長させて、Ｓｉエピタキシャル層１０６を膜厚数十〜数百ｎｍ形成する（図１（ｂ））。
【００２６】
なお、混合ガスとして、Ｎ2（窒素）の代わりに、ＰＨ3（フォスフィン）やＡｓＨ3（アルシン）を用いても良い。また、先ほどと同じ処理炉内で行う代わりに、大気への開放なくＡｒ（アルゴン）雰囲気中または真空中で処理後のＳｉＣウェハ１０２を搬送して異なる処理炉に移して、その処理炉内で行うようにしてもよい。
【００２７】
次に、処理後のＳｉＣウェハ１０２を酸化炉に移し、酸素雰囲気中において、１０００〜１２５０℃で、Ｓｉエピタキシャル層１０６を１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を熱酸化して、ＳｉＯ2膜１０８を形成する（図１（ｃ））。
【００２８】
なお、酸素雰囲気には、水蒸気が含まれていてもよい。
【００２９】
以上により、ＳｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分が完成する。この後、例えば、ＳｉＯ2層１０８の上に、Ａｌ（アルミニウム）などの金属（Metal）やポリＳｉ（ポリシリコン）を蒸着することにより、ＭＯＳ構造の半導体装置を得ることが可能となる。
【００３０】
以上説明したように、本実施例によれば、Ｓｉエピタキシャル層１０６を熱酸化してＳｉＯ2層１０８を形成する際に、Ｓｉエピタキシャル層１０６を全て酸化するのではなく、１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を酸化しているので、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００３１】
以上説明したように、本実施例によれば、Ｓｉエピタキシャル層１０６を熱酸化してＳｉＯ2層１０８を形成する際に、Ｓｉエピタキシャル層１０６を全て酸化するのではなく、１００ｎｍ以下、好ましくは、１〜５ｎｍ残すように、Ｓｉエピタキシャル層１０６の上層部を酸化しているので、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００３２】
Ｂ．第２の実施例：
図２は本発明の第２の実施例としての半導体装置の基本構成部分を製造手順を模式的に示した断面図である。本実施例の半導体装置は、ＳｉＣ半導体を用いたＭＯＳ構造の半導体装置である。
【００３３】
まず、処理炉内に膜厚数百μｍのｎ+型のＳｉＣウェハ２０２を用意し、ＣＶＤにより、ＳｉＨ4，Ｃ3Ｈ8，Ｎ2の混合ガスを用いて、１４００〜２０００℃で、ＳｉＣウェハ２０２の表面に、ｎ-型のＳｉＣをエピタキシャル成長させて、ｎ-型のＳｉＣエピタキシャル層２０４を膜厚数〜数十μｍ形成する（図２（ａ））。
【００３４】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、先ほどより温度が低い１０５０〜１２５０℃で、ＳｉＣエピタキシャル層２０４の上に、Ｓｉをエピタキシャル成長させて、第１Ｓｉエピタキシャル層２０６を膜厚１００ｎｍ以下で形成する（図２（ｂ））。
【００３５】
なお、混合ガスとして、Ｎ2（窒素）の代わりに、ＰＨ3（フォスフィン）やＡｓＨ3（アルシン）を用いたり、同じ処理炉内で行う代わりに、大気への開放なくＡｒ（アルゴン）雰囲気中または真空中で処理後のＳｉＣウェハ１０２を搬送して異なる処理炉に移して、その処理炉内で行ったりしてもよいことは、第１の実施例と同様である。
【００３６】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｃ3Ｈ8，Ｎ2の混合ガスを用いて、先ほどと同じ温度（１０５０〜１２５０℃）で、第１Ｓｉエピタキシャル層２０６の上に、ＳｉＣをエピタキシャル成長させて、ＳｉＣ酸化抑止層２０８を膜厚１０ｎｍ以下で形成する（図２（ｃ））。
【００３７】
なお、第１Ｓｉエピタキシャル層２０６の形成時と同じ温度で行う代わりに、第１Ｓｉエピタキシャル層２０６が溶融もしくは蒸発にて消失もしくは面割れしない異なる温度で行うようにしてもよい。
【００３８】
次に、同じ処理炉内で、ＣＶＤにより、ＳｉＨ4，Ｎ2の混合ガスを用いて、１０５０〜１２５０℃で、ＳｉＣ酸化抑止層２０８の上に、Ｓｉをエピタキシャル成長させて、第２Ｓｉエピタキシャル層２１０を形成する（図２（ｄ））。
【００３９】
なお、形成する膜厚は、要求される半導体装置の特性に合わせて適宜設定する。
【００４０】
次に、処理後のＳｉＣウェハ１０２を酸化炉に移し、酸素雰囲気中において、比較的低い１０００〜１２００℃で、第２Ｓｉエピタキシャル層２１０，ＳｉＣ酸化抑止層２０８を熱酸化して、ＳｉＯ2膜２１２を形成する（図２（ｅ））。
【００４１】
このとき、ＳｉＣの酸化速度は、Ｓｉの酸化速度に比較して、約１桁以上遅いため、第２Ｓｉエピタキシャル層２１０では、酸化は急速に進むが、ＳｉＣ酸化抑止層２０８に入ると、酸化はゆっくり進むことになる。従って、酸化時間を適切に調整することにより、第２Ｓｉエピタキシャル層２１０を全て酸化させた後、ＳｉＣ酸化抑止層２０８中において、容易に酸化を停止させることができる。
【００４２】
このようにして、酸化箇所を制御することにより、非常に膜厚の薄い（膜厚１００ｎｍ以下、好ましくは、１〜５ｎｍ）第１Ｓｉエピタキシャル層２０６を残すことができる。
【００４３】
ところで、ＳｉＣ酸化抑止層２０８には、Ｃ（炭素）が存在するが、ＳｉＣ酸化抑止層２０８を形成する際に、その膜厚を薄くして、全体的なＣの量を削減することにより、最終的に、ＳｉＣ酸化抑止層２０８に残留するＣの量を少なくすることができる。或いは、熱酸化を行った後に、Ｈ2（水素）雰囲気中で熱処理したり、熱酸化を行う際に、短時間（例えば、数分間）だけ処理温度（酸化温度）を１２００〜１３００℃に上げたりして、ＳｉＣ酸化抑止層２０８中に存在するＣを拡散・蒸発させることにより、最終的に、ＳｉＣ酸化抑止層２０８に残留するＣの量を少なくすることができる。また、処理温度（酸化温度）を低下した状態で処理時間を延長したり、或いは、水蒸気雰囲気中で酸化処理を行ったりすることによっても、ＳｉＣ酸化抑止層２０８中に存在するＣを拡散・蒸発させることができる。
【００４４】
以上により、ＳｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分が完成する。この後、例えば、ＳｉＯ2層１０８の上に、Ａｌ（アルミニウム）などの金属（Metal）やポリＳｉ（ポリシリコン）を蒸着することにより、ＭＯＳ構造の半導体装置を得ることが可能となる。
【００４５】
以上説明したように、本実施例によれば、第１Ｓｉエピタキシャル層２０６と第２Ｓｉエピタキシャル層２１０との間にＳｉＣ酸化抑止層２０８を設け、酸化の際には、第２Ｓｉエピタキシャル層２１０を全て酸化させた後に、ＳｉＣ酸化抑止層２０８中で酸化を停止させることにより、ＳｉＣ酸化抑止層２０８の下の膜厚の薄い（膜厚１００ｎｍ以下、好ましくは、１〜５ｎｍ）第１Ｓｉエピタキシャル層２０６を残すことができる。従って、最終的に、酸化膜であるＳｉＯ2層１０８は、ＳｉＣエピタキシャル層１０４に接触するのではなく、Ｓｉエピタキシャル層１０６と接触することになる。従って、ＳｉＣ層とＳｉＯ2層との界面ではなく、Ｓｉ層とＳｉＯ2層との界面が形成されることになるので、前述の既提案例に比較して、界面準位密度を約１桁低減することができ、チャネル移動度を大きくしたり、オン抵抗を低くしたり、絶縁耐圧を高くしたりすることが可能となる。
【００４６】
Ｃ．具体例：
次に、第１または第２の実施例において得られた半導体装置の基本構成部分を利用して、例えば、縦型ＭＯＳＦＥＴを製造する方法について説明する。なお、製造方法は、第１の実施例の基本構成部分を用いる場合も、第２の実施例の基本構成部分を用いる場合も同じであるので、代表して、第１の実施例の基本構成部分を用いる場合を例として説明する。
【００４７】
図３は第１の実施例の基本構成部分を用いて縦型ＭＯＳＦＥＴを製造する課程を模式的に示した断面図である。
【００４８】
まず、第１の実施例において得られたｉＯ2膜／Ｓｉエピタキシャル層／ＳｉＣエピタキシャル層／ＳｉＣウェハから成る半導体装置の基本構成部分を用意し（図３（ａ））、そこにイオン注入により、ｐ型領域１１０には、Ｂ（ホウ素），Ａｌなどを、ｎ型領域１１２には、Ｎ（窒素），Ａｓ（ヒ素）またはＰ（リン）を、それぞれ注入して、その後、活性化アニールを行う（図３（ｂ））。
【００４９】
次に、ドレイン電極及びソース電極を形成したい領域を開口したマスクをフォトリソグラフにより形成し、そのマスクを用いて、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを行って、上記領域におけるＳｉＯ2膜を除去し、ＳｉＣを露出させる。
【００５０】
次に、上記領域に、Ｎｉ（ニッケル）もしくはＡｌを蒸着するか、または、Ｔｉ（チタン）及びＮｉを多層膜にて蒸着して、ドレイン電極１１４及びソース電極１１６を形成し、その後、加熱処理によりオーミック接合を形成する。
【００５１】
次に、ゲート電極を形成したい領域に、ＡｌやポリＳｉなどをスパッタ蒸着するか、ＣＶＤによりポリＳｉを形成することにより、ゲート電極１１８を形成し、フォトリソグラフにより形成したマスクを用いて、ＲＩＥなどのドライエッチングを行って、トランジスタ構造を形成する（図３（ｃ））。
【００５２】
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００５３】
上記した第２の実施例においては、第２Ｓｉエピタキシャル層２１０を全て酸化させた後、ＳｉＣ酸化抑止層２０８中において酸化を停止させるようにしていたが、ＳｉＣ酸化抑止層２０８を全て酸化させるようにしてもよいし、その下の第１Ｓｉエピタキシャル層２０６が比較的膜厚が厚く形成されている場合には、第１Ｓｉエピタキシャル層２０６の上層部まで酸化させるようにしてもよい。最終的に、少なくとも、第１Ｓｉエピタキシャル層２０６が残っていればよい。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての半導体装置の基本構成部分の製造手順を模式的に示した断面図である。
【図２】本発明の第２の実施例としての半導体装置の基本構成部分を製造手順を模式的に示した断面図である。
【図３】第１の実施例の基本構成部分を用いて縦型ＭＯＳＦＥＴを製造する課程を模式的に示した断面図である。
【符号の説明】
１０２…ＳｉＣウェハ
１０４…ＳｉＣエピタキシャル層
１０６…Ｓｉエピタキシャル層
１１０…ｐ型領域
１１２…ｎ型領域
１１４…ドレイン電極
１１６…ソース電極
１１８…ゲート電極
２０２…ＳｉＣウェハ
２０４…ＳｉＣエピタキシャル層
２０６…第１Ｓｉエピタキシャル層
２０８…ＳｉＣ酸化抑止層
２１０…第２Ｓｉエピタキシャル層
Claims (9)
- 炭化ケイ素半導体を用いたＭＯＳ（ Metal Oxide Semiconducter ）構造を有する半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、ケイ素エピタキシャル層を形成する工程と、
（ｃ）前記ケイ素エピタキシャル層の上層部を酸化する工程と、
を備える半導体装置の製造方法。 - 請求項１に記載の製造方法において、
前記工程（ｃ）では、前記ケイ素エピタキシャル層を１００ｎｍ以下残すように酸化することを特徴とする製造方法。 - 炭化ケイ素半導体を用いたＭＯＳ構造を有する半導体装置を製造する方法であって、
（ａ）炭化ケイ素層を用意する工程と、
（ｂ）前記炭化ケイ素層上に、ケイ素をエピタキシャル成長させて、第１のケイ素エピタキシャル層を形成する工程と、
（ｃ）前記第１のケイ素エピタキシャル層上に、炭化ケイ素をエピタキシャル成長させて、炭化ケイ素酸化抑止層を形成する工程と、
（ｄ）前記炭化ケイ素酸化抑止層上に、ケイ素をエピタキシャル成長させて、第２のケイ素エピタキシャル層を形成する工程と、
（ｅ）前記第２のケイ素エピタキシャル層を酸化すると共に、前記炭化ケイ素酸化抑止層の一部または全部を酸化する工程と、
を備える半導体装置の製造方法。 - 請求項３に記載の製造方法において、
前記工程（ｅ）は、酸化時間を調整して、前記第２のケイ素エピタキシャル層を酸化させた後、炭化ケイ素酸化抑止層中において酸化を停止させる工程を含むことを特徴とする製造方法。 - 請求項３に記載の製造方法において、
前記工程（ｂ）では、前記第１のケイ素エピタキシャル層を膜厚１００ｎｍ以下で形成することを特徴とする製造方法。 - 請求項３に記載の製造方法において、
前記工程（ｃ）では、前記炭化ケイ素酸化抑止層を膜厚１０ｎｍ以下で形成することを特徴とする製造方法。 - 請求項３に記載の製造方法において、
前記工程（ｅ）は、前記炭化ケイ素酸化抑止層中に存在する炭素を拡散または蒸発させる工程を含むことを特徴とする製造方法。 - 炭化ケイ素半導体を用いたＭＯＳ構造を有する半導体装置であって、
炭化ケイ素層と、該炭化ケイ素層上に配置され、エピタキシャル成長によって形成されるケイ素エピタキシャル層と、該ケイ素エピタキシャル層上に配置される酸化ケイ素層と、を備える半導体装置。 - 請求項８に記載の半導体装置において、
前記ケイ素エピタキシャル層は、膜厚が１００ｎｍ以下であることを特徴とする半導体装置。
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