JP2003031808A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000012535 impurity Substances 0.000 claims abstract description 63
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 52
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 32
- 239000010410 layer Substances 0.000 claims description 27
- 238000010438 heat treatment Methods 0.000 claims description 24
- 239000002344 surface layer Substances 0.000 claims description 23
- 230000004913 activation Effects 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 108091006146 Channels Proteins 0.000 description 15
- 238000002513 implantation Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012300 argon atmosphere Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000000370 acceptor Substances 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 101100454435 Biomphalaria glabrata BG05 gene Proteins 0.000 description 1
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- 101000857733 Homo sapiens G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
ート構造を有する半導体装置を提供する。 【解決手段】 半導体単結晶からなるn−型エピ層3の
表面に、不純物がイオン注入により高濃度に導入されて
活性化されてなるn+型ソース領域5が形成され、この
n+型ソース領域5を含むn−型エピ層3の表面上にゲ
ート絶縁膜6が形成され、このゲート絶縁膜6における
のn+型ソース領域5上に位置する端部6Aの膜厚が、
ゲート絶縁膜6における他の部分の膜厚より厚く設定さ
れている。このため、ゲート絶縁膜6の端部6Aの耐圧
が高くなり、半導体装置1の信頼性を向上できる。
Description
その製造方法に関し、さらに詳しくは、イオン注入によ
り高濃度不純物領域を形成するMOS型電界効果トラン
ジスタなどの半導体装置およびその製造方法に関する。
5に示すようなチャネル縦形パワーMOSFET(MO
S型電界効果トランジスタ)が知られている。このMO
SFET100では、図25に示すように、高濃度にド
ナーが導入されてなるn+型炭化珪素基板101の上面
に、このn+型炭化珪素基板101よりも低い不純物濃
度を有するn-型炭化珪素エピタキシャル層(以下、n-
型エピ層という)102が積層されている。このn-型
エピ層102の表層部における所定領域には、アクセプ
タが低濃度で導入されてなる所定深さP−型炭化珪素ベ
ース領域103、103が離間して形成されている。ま
た、このp−型炭化珪素ベース領域103の表層部にお
ける所定領域には、このp−型炭化珪素ベース領域10
3よりも浅いn+型ソース領域104が形成されてい
る。このn+型ソース領域104とn-型エピ層102と
の間のp−型炭化珪素ベース領域103の表層部は、デ
バイス動作時にチャネル領域として機能する。
表層部と、n+型ソース領域104と、離間して形成さ
れたp−型炭化珪素ベース領域103同士の間のn-型
エピ層102との上面には、ゲート絶縁膜105が形成
されている。このゲート絶縁膜105の上には、ポリシ
リコンでなるゲート電極106が形成されている。そし
て、このゲート電極106は、絶縁膜107にて覆われ
ている。n+型ソース領域104の上面には、ソース電
極108が形成されている。さらに、n+型炭化珪素基
板101の裏面には、ドレイン電極109が形成されて
いる。
て、n+型ソース領域104は、イオン注入により形成
されるが、注入後、不純物の活性化のために1500℃
以上の高温で活性化熱処理(活性化アニール)を行う必
要がある。その際、n+型ソース領域104の表面が著
しく荒れる(M.A.Capino,J,Electr
on.Mater.27,No.4,1998)。ま
た、活性化熱処理後にゲート絶縁膜105、ゲート電極
106を形成するため、ゲート電極106の両端は、荒
れているn+型ソース領域104上に配置されることに
なる。このn+型ソース領域104上のゲート絶縁膜1
05は、平坦性に欠けるため、ゲート電極106に電圧
を印加した場合、ゲート絶縁膜105に電界が集中する
箇所が発生し、ゲート絶縁膜105の絶縁破壊が生じる
という問題があった。
且つ安定した耐圧を有するゲート構造を有する半導体装
置およびその製造方法を提供することにある。
あって、半導体単結晶からなる半導体基板に、不純物が
イオン注入により導入されて活性化されてなる高濃度不
純物領域が形成され、且つ前記高濃度不純物領域を含む
前記半導体基板上にゲート絶縁膜が形成され、前記ゲー
ト絶縁膜における前記高濃度不純物領域の上に位置する
部分の膜厚が、該ゲート絶縁膜における他の部分の膜厚
より厚く設定されていることを特徴とする。
によってあれた高濃度不純物領域上のゲート絶縁膜の厚
さが、チャネル領域上のゲート絶縁膜より厚いため、ゲ
ート絶縁膜の端部に電界集中が起こるのを防止できる。
このため、ゲート絶縁膜の耐圧を向上することができ
る。
導体基板に、不純物がイオン注入により導入されて活性
化されてなる高濃度不純物領域と、該高濃度不純物領域
に隣接し、且つ該高濃度不純物領域と同じ導電型の低濃
度不純物領域とが形成され、前記半導体基板の高濃度不
純物領域を除く所定位置に、ゲート絶縁膜を介してゲー
ト電極が形成され、該ゲート電極の端部が前記低濃度不
純物領域上に位置することを特徴とする。また、半導体
基板は、炭化珪素でなることが好ましい。
る半導体基体の表層部に離間して高濃度不純物領域をイ
オン注入した後、活性化熱処理し、高濃度不純物領域の
上のみが厚くなるようにゲート絶縁膜を形成し、前記ゲ
ート絶縁膜の厚い部分の上に、両端が位置するようにゲ
ート電極を形成することが好ましい。
間して低濃度不純物領域を形成し、前記低濃度不純物領
域に、内側に該低濃度不純物領域が残るように高濃度不
純物領域をイオン注入した後、活性化熱処理して形成
し、前記高濃度不純物領域の内側に位置する前記低濃度
不純物領域の上に、両端が位置するようにゲート絶縁膜
を形成することを特徴とする。特に、前記低濃度不純物
領域の不純物濃度は2×1019cm−3未満であるこ
とが好ましい。
不純物がイオン注入され、活性化熱処理によって表面荒
れが起きている高濃度不純物領域上のゲート絶縁膜を他
の部分より厚く設定したことにより、ゲート絶縁膜の端
部での絶縁破壊が発生するのを防止して、信頼性の高い
半導体装置を実現することができる。
の両端が、表面荒れの生じていない低濃度不純物領域の
上にあるため、ゲート絶縁膜の耐圧を向上できる。
バンドギャップより広いバンドギャップを有する炭化珪
素を半導体基板とすることで、耐圧の高い、高性能なパ
ワー半導体装置を実現できる。
オン注入および高温での活性化熱処理による表面荒れが
生じている不純物領域上のゲート絶縁膜を厚くすること
で、耐圧の高いゲート絶縁膜を形成することができる。
このため、信頼性の高い半導体装置を製造することがで
きる。
の両端部が低濃度の不純物領域の上に形成されるため、
荒れのない半導体表面にゲート絶縁膜を形成でき、ゲー
ト絶縁膜の耐圧を向上できる。
による不純物濃度を低く限定することにより、活性化熱
処理時の表面荒れを避けゲート絶縁膜に悪影響を与える
ことを防止する効果がある。
よびその製造方法の詳細を図面に示す実施の形態に基づ
いて説明する。
形態に係る半導体装置の断面図である。本実施の形態
は、本発明に係る半導体装置をnチャネル縦形パワーM
OSFET(以下、FETという)に適用した例であ
る。
結晶でなるn+型炭化珪素基板2の上面に、この基板2
の不純物濃度より低い不純物濃度のn−型炭化珪素エピ
タキシャル層(以下、n−型エピ層という)3が積層さ
れている。n−型エピ層3の表層部における所定領域に
は、所定深さを有するp−型炭化珪素ベース領域4、4
が離間して形成されている。なお、図1に示す断面図で
は、p−型炭化珪素ベース領域4、4が互いに離間した
別体に示されているが、このp−型炭化珪素ベース領域
4は、n−型エピ層3の表層部に環状に形成されてい
る。
部における所定領域には、このp−型炭化珪素ベース領
域4よりも浅いn+型ソース領域5が形成されている。
なお、n+型ソース領域5とn−型エピ層3との間のp
−型炭化珪素ベース領域4の表層部は、デバイス動作時
にチャネル領域として機能する。
と、n+型ソース領域5と、n−型エピ層3との上面に
は、ゲート絶縁膜6が形成されている。ここで、n+型
ソース領域5上におけるゲート絶縁膜6の端部6Aの膜
厚は、p−型炭化珪素ベース領域4の表層部およびn−
型エピ層3の上のゲート絶縁膜6の膜厚より十分に厚く
なっている。
絶縁膜6の上には、ポリシリコンでなるゲート電極7が
形成されている。そして、このゲート電極7は、側壁お
よび上面が絶縁膜8にて覆われている。n+型ソース領
域5の上面には、ソース電極9が形成されている。ま
た、n+型炭化珪素基板2の裏面には、ドレイン電極1
0が形成されている。
純物領域であるn+型ソース領域5が、不純物(アクセ
プタ)をイオン注入した後、活性化熱処理(活性化アニ
ール)が施されて形成されている。この結果、n+型ソ
ース領域5の表面では、荒れが発生している。しかし、
n+型ソース領域5の上に位置するゲート絶縁膜6の端
部6Aの膜厚が、チャネル領域となるp−型炭化珪素ベ
ース領域4の表層部上のゲート絶縁膜6と比較して厚く
設定されているため、ゲート絶縁膜6の端部6Aにおけ
る電界集中を緩和することができ、絶縁破壊が起こるの
を抑制することができる。また、チャネル領域となるp
−型炭化珪素ベース領域4の表層部上のゲート絶縁膜6
の膜厚は薄く形成されているため、p−型炭化珪素ベー
ス領域4の移動度μの低下もない。
方法を図2〜図11を用いて説明する。
化珪素基板2を用意し、このn+型炭化珪素基板2の上
面に、この基板2よりも低い不純物濃度を有するn−型
エピ層3を、例えば10μmの厚さとなるようにエピタ
キシャル成長させる。
膜11を形成した後、フォトリソグラフィー技術および
エッチング技術を用いて、図3に示すように、所定領域
に酸化膜11が残るように形成する。そして、この酸化
膜11をマスクとして用いて、例えばボロン(B)をイ
オン注入してp−型炭化珪素ベース領域4を形成する。
なお、このイオン注入は、例えば800℃、注入エネル
ギー30〜540keVの範囲でドーズ量が2×10
14cm−2の条件で行うことができる。この条件でイ
オン注入を行った場合、p−型炭化珪素ベース領域4の
ボロンの平均濃度は、約2×1018cm−3、深さは
約1.5μmになる。
に示すような、酸化膜12を形成する。この酸化膜12
は、全面に形成した後、フォトリソグラフィー技術およ
びエッチング技術を用いて形成する。この酸化膜12
は、図4に示すように、p−型炭化珪素ベース領域4の
所定の領域が露呈するように形成されている。そして、
この酸化膜12をマスクとして用いてリン(P)をイオ
ン注入してn+型ソース領域5を形成する。このイオン
注入の条件は、例えば温度800℃、注入エネルギー5
0〜180keVの範囲で総ドーズ量が5×1015c
m−2である。この条件でイオン注入を行った場合、n
+型ソース領域5のリンの平均濃度は、約2×1020
cm−3、深さは約0.3μmになる。
うに、酸化膜12を除去し、アルゴン雰囲気中で160
0℃、30分の熱処理(活性化アニール)を行って、注
入したボロン、リンの活性化を行う。
化雰囲気中で熱処理を行い、ゲート絶縁膜6を形成す
る。この熱処理の詳細は、雰囲気温度1100℃、酸化
時間420分である。このような熱処理を行うと、図6
に示すように、n+型ソース領域5の上のゲート絶縁膜
6の膜厚が厚く形成される。
絶縁膜6の上にポリシリコン膜7Aを、LPCVD法に
より堆積させる。
シリコン膜7Aを、フォトリソグラフィー技術およびエ
ッチング技術を用いて、図8に示すようなゲート電極7
を形成する。
を形成し、ゲート絶縁膜6およびゲート電極7を覆う。
での金属スパッタリングによりソース電極9およびドレ
イン電極10を形成する。その後、アルゴン雰囲気中に
て1000℃、1分間の熱処理を行って、FET1の製
造が完了する。
は、高濃度イオン注入と高温の活性化熱処理によって表
面が荒れているn+型ソース領域5上のゲート絶縁膜6
Aの膜厚が、チャネル領域となるp−型炭化珪素ベース
領域4の表層部およびn−型エピ層3の表層部上のゲー
ト絶縁膜6と比較して十分に厚くなっているため、ゲー
ト絶縁膜6の端部6Aに電界集中が起こりにくく、ゲー
ト絶縁膜6に絶縁破壊が起こるのを防止することができ
る。このため、安定した特性を有するFET1を製造す
ることができる。
に際して、水蒸気分圧0.2以上の酸化雰囲気中で熱処
理を行っている。図12は、水蒸気分圧と酸化膜成長速
度比γとの関係を示している。酸化膜成長速度比γは、
高濃度イオン注入領域上の酸化膜厚とエピタキシャル成
長面上の酸化膜厚との比である。図12に示すように、
水蒸気分圧が0.2以上となると酸化膜成長速度比が高
くなり(3程度)、高濃度イオン注入領域上の酸化膜の
膜厚が大きくなることを示している。
およびその製造方法では、図11に示すように、チャネ
ル領域として機能するp−型炭化珪素ベース領域4の表
層部およびn−型エピ層3の表層部に、n−蓄積型チャ
ネル領域13を形成した蓄積モードで動作するタイプの
nチャネル縦形パワーMOSFETにも適用することが
可能である。このようなタイプのMOSFETでは、ゲ
ート絶縁膜の絶縁破壊を避けることができることに加
え、オン抵抗をより低減することが可能となる。なお、
図11に示すn−蓄積型チャネル領域13の形成は、エ
ピタキシャル成長法による形成、またはイオン注入法に
よる形成を行うことができる。
半導体装置の第2の実施の形態を図13を用いて説明す
る。
且つ局所的に厚い酸化膜を形成することが困難なLTO
(Low Temperature Oxide)膜な
どの堆積膜をゲート絶縁膜に用いる場合に最適なもので
ある。図13は、本実施の形態に係る蓄積モード動作型
のnチャネル縦形パワーMOSFETの断面図を示して
いる。
化珪素基板21の上面に、この基板21の不純物濃度よ
り低不純物濃度のn−型エピ層22が積層されている。
このn−型エピ層22の表層部における所定領域には所
定深さを有するp−型炭化珪素ベース領域23が離間し
て形成されている。なお、図13においては、p−型炭
化珪素ベース領域23同士が離間して形成されている
が、n−型エピ層22の表層部では、平面的に見て環状
に形成されている。
層部における所定領域には、このp −型炭化珪素ベース
領域23よりも浅いn+型ソース領域24およびn−型
エクステンション・ソース領域(以下、n−型エクステ
ンション領域)25が形成されている。
おけるn−型エピ層22、n−型エクステンション領域
25、およびp−型炭化珪素ベース領域23の表層部に
は、n−蓄積型チャネル領域26が形成されている。つ
まり、p−型炭化珪素ベース領域23の表層部において
n−型エクステンション領域25とn−型エピ層22を
繋ぐようにn−蓄積型チャネル領域26が配置されてい
る。n−型エクステンション領域25、n−蓄積型チャ
ネル領域26の上面には、ゲート絶縁膜27が形成され
ている。
リコンでなるゲート電極28が形成されている。ここ
で、ゲート電極28の両端は、n−型エクステンション
領域25の上に配置されている。そして、ゲート電極2
8は、絶縁膜29にて覆われている。また、n+型ソー
ス領域24の上面には、ソース電極30が形成されてい
る。また、n+型炭化珪素基板21の裏面には、ドレイ
ン電極31が形成されている。
に隣接するように低不純物濃度のn −型エクステンショ
ン領域25を形成したことにより、ゲート電極28の端
部がn−型エクステンション領域25の上に位置する。
低不純物濃度のn−型エクステンション領域25は、イ
オン注入後の活性化熱処理に伴う表面荒れが生じないた
め、ゲート絶縁膜27の絶縁破壊を防止することができ
る。なお、n−型エクステンション領域25の平面広さ
は、ゲート絶縁膜27の端部が配置されるのに十分な広
さがあればよく、不純物濃度が2×1019cm−3未
満であることが好ましい。
法について図14〜図24を用いて説明する。
炭化珪素基板21を用意し、このn+型炭化珪素基板2
1の上面に、この基板21よりも低い不純物濃度を有す
るn−型エピ層22を、例えば10μmの厚さとなるよ
うにエピタキシャル成長させる。
化膜32を形成した後、フォトリソグラフィー技術およ
びエッチング技術を用いて、図15に示すように、所定
領域に酸化膜32が残るように形成する。そして、この
酸化膜32をマスクとして用いて、例えばボロン(B)
をイオン注入してp−型炭化珪素ベース領域23を形成
する。なお、このイオン注入は、例えば800℃、注入
エネルギー30〜540keVの範囲でドーズ量が2×
1014cm−2の条件で行うことができる。この条件
でイオン注入を行った場合、p−型炭化珪素ベース領域
23のボロンの平均濃度は、約2×1018cm−3、
深さは約1.5μmになる。
6に示すような、n−蓄積型チャネル領域26をエピタ
キシャル成長させる。このときの成長条件は、原料ガス
としてモノシラン(SiH4)、プロパン(C
3H8)、キャリアガスに水素(H2)、ドーパントガ
スには窒素(N2)を用い、成長温度は1600℃であ
る。
膜33を形成する。この酸化膜33は、全面に形成した
後、フォトリソグラフィー技術およびエッチング技術を
用いて所定のパターンに形成する。すなわち、この酸化
膜33は、図17に示すように、p−型炭化珪素ベース
領域4上のn−蓄積型チャネル領域26の所定の領域が
露呈するように形成される。そして、この酸化膜33を
マスクとして用いて窒素(N)をイオン注入してn−型
エクステンション領域25を形成する。例えば、このと
きのイオン注入条件は、温度800℃、注入エネルギー
30〜100keVの範囲で総ドーズ量が2×1014
cm−2である。この条件でイオン注入を行った場合、
n−型エクステンション領域25の窒素の平均濃度は約
1×101 9cm−3、深さは約0.3μmになる。
18に示すように新たに酸化膜34をパターン形成す
る。この酸化膜34をマスクとしてリン(P)をイオン
注入してn+型ソース領域24を形成する。このイオン
注入の条件は、例えば温度800℃、注入エネルギー5
0〜180keVの範囲で総ドーズ量が5×1015c
m −2である。この条件でイオン注入を行った場合、n
+型ソース領域24のリンの平均濃度は、約2×10
20cm−3、深さは約0.3μmになる。
に示すように、酸化膜34を除去し、アルゴン雰囲気中
で1600℃、30分の熱処理(活性化アニール)を行
って、注入したボロン、リンの活性化を行う。
に酸化膜36を形成する。その後、フォトリソグラフィ
ー技術およびエッチングを用いて、図20に示すような
パターンの酸化膜36とする。そして、この酸化膜36
をマスクとして、反応性イオンエッチング(RIE)を
行ってn−型エクステンション領域25の一部、および
p−型炭化珪素ベース領域23をエッチングして凹部3
7を形成する。なお、この反応性イオンエッチングで
は、エッチングガスとしてCF4系のガスを用いる。
図21に示すように、LTO膜でなるゲート絶縁膜27
を堆積させる。なお、ゲート絶縁膜27の堆積条件は、
堆積温度385℃で、堆積後に窒素雰囲気中にて100
0℃、30分間の熱処理を行う。
ト絶縁膜27の上にポリシリコン膜28AをLPCVD
法により堆積させる。
ート絶縁膜27、ポリシリコン膜28Aの不要部分をフ
ォトリソグラフィー技術およびエッチング技術を用いて
除去してゲート電極28を形成する。。
ト電極28を覆うように、絶縁膜29を形成させる。
ングによりソース電極30、およびドレイン電極31を
形成する。そして、アルゴン雰囲気中にて1000℃、
1分間の熱処理を行ってFET20の製造が完了する。
型のnチャネル縦形パワーMOSFETは、高濃度イオ
ン注入と高温の活性化熱処理によって表面部が荒れたn
+型ソース領域24上にゲート電極28の両端が配置さ
れていないため、ゲート絶縁膜27は非常に安定してお
り、信頼性が高められている。また、ゲート絶縁膜27
にLTO膜を用いているため、ゲート絶縁膜27と炭化
珪素との界面における界面準位密度が熱酸化膜と比較し
て低く、低いオン抵抗を実現できる。
の形態および第2の実施の形態について説明したが、上
記の実施の形態の開示の一部をなす論述および図面はこ
の発明を限定するものではない。この開示から当業者に
は様々な代替実施の形態。実施例および運用技術が明ら
かとなろう。
域をn型領域としたp型チャネルトランジスタとした
が、n型チャネルトランジスタとしても勿論よい。
OSFETに本発明を適用したが、これに限定されるも
のではない。
示す断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
を示す工程断面図である。
程を示す工程断面図である。
態を示す断面図である。
膜成長速度比との関係を示すグラフである。
を示す断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
程を示す工程断面図である。
Claims (6)
- 【請求項1】 半導体単結晶からなる半導体基板に、不
純物がイオン注入により導入されて活性化されてなる高
濃度不純物領域が形成され、且つ前記高濃度不純物領域
を含む前記半導体基板上にゲート絶縁膜が形成され、 前記ゲート絶縁膜における前記高濃度不純物領域の上に
位置する部分の膜厚が、該ゲート絶縁膜における他の部
分の膜厚より厚く設定されていることを特徴とする半導
体装置。 - 【請求項2】 半導体単結晶からなる半導体基板に、不
純物がイオン注入により導入されて活性化されてなる高
濃度不純物領域と、該高濃度不純物領域に隣接し、且つ
該高濃度不純物領域と同じ導電型の低濃度不純物領域と
が形成され、 前記半導体基板の高濃度不純物領域を除く所定位置に、
ゲート絶縁膜を介してゲート電極が形成され、 該ゲート電極の端部が前記低濃度不純物領域上に位置す
ることを特徴とする半導体装置。 - 【請求項3】 請求項1または請求項2に記載された半
導体装置であって、 前記半導体基板は、炭化珪素でなることを特徴とする半
導体装置。 - 【請求項4】 エピタキシャル層でなる半導体基体の表
層部に離間して高濃度不純物領域をイオン注入した後、
活性化熱処理し、 前記高濃度不純物領域の上のみが厚くなるようにゲート
絶縁膜を形成し、 前記ゲート絶縁膜の厚い部分の上に、両端が位置するよ
うにゲート電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項5】 半導体基体の表層部に離間して低濃度不
純物領域を形成し、 前記低濃度不純物領域に、内側に該低濃度不純物領域が
残るように高濃度不純物領域をイオン注入した後、活性
化熱処理して形成し、 前記高濃度不純物領域の内側に位置する前記低濃度不純
物領域の上に、ゲート絶縁膜を介してゲート電極の両端
が位置するように形成することを特徴とする半導体装置
の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法で
あって、 前記低濃度不純物領域の不純物濃度が2×1019cm
−3未満であることを特徴とする半導体装置の製造方
法。
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Application Number | Priority Date | Filing Date | Title |
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006066438A (ja) * | 2004-08-24 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006173584A (ja) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | 半導体装置 |
JP2008109146A (ja) * | 2007-11-08 | 2008-05-08 | Mitsubishi Electric Corp | 半導体装置 |
JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US8076728B2 (en) | 2004-02-10 | 2011-12-13 | Infineon Technologies Ag | Integrated circuit arrangements with ESD-resistant capacitor and corresponding method of production |
WO2012036229A1 (ja) * | 2010-09-17 | 2012-03-22 | ローム株式会社 | 半導体装置およびその製造方法 |
US20120175638A1 (en) * | 2011-01-12 | 2012-07-12 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
JP2012142598A (ja) * | 2012-03-21 | 2012-07-26 | Nissan Motor Co Ltd | 炭化珪素半導体装置の製造方法 |
US8716087B2 (en) | 2005-08-29 | 2014-05-06 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device and method for producing the same |
JP2015050396A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2017112244A (ja) * | 2015-12-17 | 2017-06-22 | 株式会社日立製作所 | 炭化珪素スイッチング素子、パワーモジュールおよび電力変換装置 |
-
2001
- 2001-07-16 JP JP2001215432A patent/JP2003031808A/ja not_active Ceased
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8076728B2 (en) | 2004-02-10 | 2011-12-13 | Infineon Technologies Ag | Integrated circuit arrangements with ESD-resistant capacitor and corresponding method of production |
JP2006066438A (ja) * | 2004-08-24 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP4761942B2 (ja) * | 2004-11-16 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
JP2006173584A (ja) * | 2004-11-16 | 2006-06-29 | Toshiba Corp | 半導体装置 |
US8716087B2 (en) | 2005-08-29 | 2014-05-06 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device and method for producing the same |
US8722497B2 (en) | 2005-08-29 | 2014-05-13 | Nissan Motor Co., Ltd. | Silicon carbide semiconductor device and method for producing the same |
JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2008109146A (ja) * | 2007-11-08 | 2008-05-08 | Mitsubishi Electric Corp | 半導体装置 |
US9136378B2 (en) | 2010-09-17 | 2015-09-15 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
WO2012036229A1 (ja) * | 2010-09-17 | 2012-03-22 | ローム株式会社 | 半導体装置およびその製造方法 |
JP2012064873A (ja) * | 2010-09-17 | 2012-03-29 | Rohm Co Ltd | 半導体装置およびその製造方法 |
EP3920237A1 (en) | 2010-09-17 | 2021-12-08 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
EP3667736A1 (en) | 2010-09-17 | 2020-06-17 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
US20130248981A1 (en) * | 2010-09-17 | 2013-09-26 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
US20120175638A1 (en) * | 2011-01-12 | 2012-07-12 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
JP2012146798A (ja) * | 2011-01-12 | 2012-08-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
JP2012142598A (ja) * | 2012-03-21 | 2012-07-26 | Nissan Motor Co Ltd | 炭化珪素半導体装置の製造方法 |
JP2015050396A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2017112244A (ja) * | 2015-12-17 | 2017-06-22 | 株式会社日立製作所 | 炭化珪素スイッチング素子、パワーモジュールおよび電力変換装置 |
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