JP4070654B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを有する半導体集積回路装置に関する。特に、ＭＯＳトランジスタにおける逆流電流の発生を防止する手段を備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、図４のようにソースとバックゲートに電源電圧ＶDDが印加されたＰチャネル型のＭＯＳトランジスタＱ５が設けられるものがある。このＭＯＳトランジスタＱ５においてドレインからバックゲートに対して寄生ダイオードＤ５が形成される。
【０００３】
したがって、ＭＯＳトランジスタＱ５に逆バイアスがかかり、ソース−ドレイン間電圧に寄生ダイオードの順方向電圧以上の電圧が印加されると、寄生ダイオードＤ５がオン状態になり、寄生ダイオードＤ５を介して逆流電流が流れる。
【０００４】
このような逆流電流の発生を防止する手段を備える半導体集積回路装置が従来から種々提案されている。例えば、図５に示すレギュレータは、出力トランジスタであるＰチャネル型のＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートと電源電圧ＶDDが印加される電源端子１との間に電源遮断スイッチとして機能するＰチャネル型のＭＯＳトランジスタＱ２が設けられる。ＭＯＳトランジスタＱ２の導電端子ｔ４は電源端子１に接続され、ＭＯＳトランジスタＱ２の導電端子ｔ３、バックゲート、及びゲートはＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートに接続される。そして、ＭＯＳトランジスタＱ１の導電端子ｔ２は出力端子２に接続される。図５に示すレギュレータは、出力端子２に外部から電源電圧ＶDDよりも高い電圧が印加されるとＭＯＳトランジスタＱ２がオフ状態になることで、電流の逆流を防止している。
【０００５】
また、特許文献１の出力段回路は、Ｐチャネル型のＭＯＳ出力トランジスタの導電端子及びバックゲートと外部電源電圧が印加される電源端子との間に電源遮断スイッチを設け、電源電圧監視回路で電源電圧の低下を確認すると電源遮断スイッチをオフ状態にすることで、電流の逆流を防止している。
【０００６】
【特許文献１】
特開平１０−３４１１４１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、図５に示すレギュレータでは、ＭＯＳトランジスタＱ２のゲートと導電端子ｔ３が接続されているため、通常動作（電源電圧ＶDDが出力端子２の電圧ＶOUTより大きいときの動作）においてＭＯＳトランジスタＱ２のゲート−導電端子ｔ４間電圧を十分に大きくすることができず、通常動作時のＭＯＳトランジスタＱ２の導電端子ｔ３−導電端子ｔ４間電圧が大きくなる。すなわち、通常動作時のＭＯＳトランジスタＱ２のオン抵抗が大きくなる。したがって、通常動作時の電圧損失を小さくすることができなかった。
【０００８】
また、特許文献１の出力段回路では、電源遮断スイッチのオン抵抗について何ら考慮されていなかった。このため、電源遮断スイッチのオン抵抗が大きい場合は通常動作（外部電源電圧が所定値以上であるときの動作）時の電圧損失を小さくすることができなかった。
【０００９】
本発明は、上記の問題点に鑑み、逆流電流の発生が防止できかつ通常動作時の電圧損失の小さい半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路装置においては、第１ゲート、第１バックゲート、第１導電領域、及び第２導電領域を有し、前記第１バックゲートと前記第１導電領域が電気的に接続された第１ＭＯＳトランジスタと、第２ゲート、第２バックゲート、第３導電領域、及び第４導電領域を有し、前記第１バックゲート及び前記第１導電領域に前記第２バックゲート及び前記第３導電領域が電気的に接続されるとともに前記第４導電領域に第１直流電圧が印加される第２ＭＯＳトランジスタと、前記第１直流電圧と前記第２導電領域から出力される第２直流電圧とを比較する比較器と、前記比較器の出力に基づき、前記第１直流電圧が前記第２直流電圧より大きい場合は前記第２ゲートと所定の電位にし、前記第１直流電圧が前記第２直流電圧より小さい場合は前記第２ゲートと前記第３導電領域を接続するスイッチと、備え、前記第１ＭＯＳトランジスタがパワートランジスタである構成とする。
【００１１】
このような構成によると、逆バイアス印加時すなわち第１直流電圧が第２直流電圧より小さいときには、第２ＭＯＳトランジスタがオフ状態になり、第１ＭＯＳトランジスタにおける逆流電流の発生を防止することができる。さらに、通常動作時すなわち第１直流電圧が前記第２直流電圧より大きいときには、第２ＭＯＳトランジスタのゲートが所定の電位に接続されるので第２ＭＯＳトランジスタのオン抵抗を小さくすることが可能となる。したがって、通常動作時の電圧損失を小さくすることができる。なお、第２ＭＯＳトランジスタのゲートがグランドに接続されると第２ＭＯＳトランジスタのオン抵抗が最小になるので、通常動作時すなわち第１直流電圧が前記第２直流電圧より大きいときには、第２ＭＯＳトランジスタのゲートがグランドに接続されることが好ましい。
【００１２】
また、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの構成を同一極性にしてもよい。このような構成にすることで、第２ＭＯＳトランジスタ内に形成される寄生ダイオードによって、第１ＭＯＳトランジスタ内に形成される寄生ダイオードによる逆流電流の発生を防ぐことができる。なお、Ｐチャネル型のＭＯＳトランジスタの方がＮチャネル型のＭＯＳトランジスタよりもトランジスタサイズを小さくすることができるので、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタをＰチャネル型のＭＯＳトランジスタにすることが好ましい。
【００１３】
また、前記第２直流電圧に応じた電圧と所定の電圧との差に応じた制御信号を前記第１ゲートに出力する誤差増幅器を備えるようにしてもよい。このような構成にすることで、半導体集積回路装置がレギュレータとして機能する。なお、電源遮断スイッチである第２ＭＯＳトランジスタを、パワートランジスタである第１ＭＯＳトランジスタとほぼ同一のトランジスタサイズにすることで、通常動作時における第２ＭＯＳトランジスタのオン抵抗をより一層小さくすることができる。
【００１４】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体集積回路装置として、ここではレギュレータを例に挙げて説明を行う。本発明に係るレギュレータの一構成例を図１に示す。なお、図１において図５と同一の部分には同一の符号を付し、詳細な説明を省略する。
【００１５】
図１のレギュレータは、電源端子１と、出力端子２と、基準電圧源３と、誤差増幅器４と、スイッチ５と、比較器６と、Ｐチャネル型のＭＯＳトランジスタＱ１及びＱ２と、抵抗Ｒ１及びＲ２とを備える構成である。
【００１６】
電源端子１と出力端子２との間にＭＯＳトランジスタＱ１及びＱ２が直列接続される。すなわち、電源端子１がＭＯＳトランジスタＱ２の導電端子ｔ４に接続され、ＭＯＳトランジスタＱ２のバックゲート及び導電端子ｔ３がＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートに接続され、ＭＯＳトランジスタＱ１の導電端子ｔ２が出力端子２に接続される。なお、ＭＯＳトランジスタＱ１において導電端子ｔ２からバックゲートに対して寄生ダイオードＤ１が図示する方向に形成され、ＭＯＳトランジスタＱ２において導電端子ｔ４からバックゲートに対して図示する方向に寄生ダイオードＤ２が形成される。
【００１７】
また、抵抗Ｒ１と抵抗Ｒ２を直接接続して成る出力電圧検出回路の一端がＭＯＳトランジスタＱ１と出力端子２との接続ノードに接続され、当該出力電圧検出回路の他端が接地される。そして、抵抗Ｒ１と抵抗Ｒ２との接続ノードに誤差増幅器４の非反転入力端子が接続される。基準電圧源３から誤差増幅器４の反転入力端子に基準電圧ＶREFが供給される。誤差増幅器４の出力信号はＭＯＳトランジスタＱ１のゲートに供給される。
【００１８】
さらに、比較器６の非反転入力端子が電源端子１とＭＯＳトランジスタＱ２との接続ノードに接続され、比較器６の反転入力端子が出力端子２とＭＯＳトランジスタＱ１と抵抗Ｒ１との接続ノードに接続され、比較器６の出力信号がスイッチ５に供給される。
【００１９】
スイッチ５は、接点５ａ、接点５ｂ、及び接点５ｃを有しており、比較器６の出力に応じて接点５ａ〜５ｃの接続状態を切り替える。スイッチ５の接点５ａはＭＯＳトランジスタＱ２のゲートに接続され、スイッチ５の接点５ｂは接地され、スイッチ５の接点５ｃはＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続ノードに接続される。
【００２０】
このような構成のレギュレータの動作について説明する。まず、通常動作（電源電圧ＶDDが出力端子２の電圧ＶOUTより大きいときの動作）について説明する。比較器６は、電源電圧ＶDDと出力端子２の電圧ＶOUTを比較し、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも大きい場合はスイッチ５の接点５ａと接点５ｂとが接続されるようにスイッチ５を制御する。スイッチ５の接点５ａと接点５ｂとが接続されると、ＭＯＳトランジスタＱ２のゲートが接地され、ＭＯＳトランジスタＱ２のゲート−導電端子ｔ３間電圧はほぼ電源電圧ＶDDと同じ値となるので、ＭＯＳトランジスタＱ２のオン抵抗が最小となり、電圧損失を小さくすることができる。
【００２１】
そして、ＭＯＳトランジスタＱ１はＭＯＳトランジスタＱ２の導電端子ｔ３から供給される電圧を導電端子ｔ１−導電端子ｔ２間電圧分だけ電圧降下させて出力電圧ＶOUTとしたのち、その出力電圧ＶOUTを出力端子２に送出する。
【００２２】
また、抵抗Ｒ１と抵抗Ｒ２から成る出力電圧検出回路は出力電圧ＶOUTを分圧し、誤差増幅器４はその分圧と基準電圧ＶREFとの差に応じた制御信号をＭＯＳトランジスタＱ１に送出する。このようフィードバック制御により、出力電圧ＶOUTは所定値に保たれる。
【００２３】
続いて、電源電圧ＶDDがグランドに短絡したり、出力端子２に外部から高電圧が印加されたりする等の原因により電源電圧ＶDDが出力端子２の電圧ＶOUTより小さくなったときの動作について説明する。比較器６は、電源電圧ＶDDと出力端子２の電圧ＶOUTを比較し、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも小さい場合はスイッチ５の接点５ａと接点５ｃとが接続されるようにスイッチ５を制御する。スイッチ５の接点５ａと接点５ｃとが接続されると、導電端子ｔ３の電位が導電端子ｔ４の電位より高い状態でＭＯＳトランジスタＱ２のゲートと導電端子ｔ３とが短絡され、ＭＯＳトランジスタＱ２がオフ状態となるので、出力端子２から電源端子１へ流れる逆流電流が発生しない。
【００２４】
なお、図１のレギュレータでは、逆流電流が発生し得る状態（電源電圧ＶDDが出力端子２の電圧ＶOUTより小さい状態）を比較器６によってダイレクトに検出し、その検出結果に基づいてＭＯＳトランジスタＱ２をオフ状態にするので、逆流電流の発生を確実に防止することができる。
【００２５】
また、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２をともに同一極性（Ｐチャンネル）のＭＯＳトランジスタとし、ＭＯＳトランジスタＱ２内に形成される寄生ダイオードＤ２によって、ＭＯＳトランジスタＱ１内に形成される寄生ダイオードＤ１による逆流電流の発生を防止している。さらに、電源遮断スイッチであるＭＯＳトランジスタＱ２を、パワートランジスタであるＭＯＳトランジスタＱ１とほぼ同一のトランジスタサイズにすることで、通常動作時におけるＭＯＳトランジスタＱ２のオン抵抗をより一層小さくすることができる。
【００２６】
電源電圧ＶDDをカーバッテリーからとる場合、カーバッテリーの応用上電源電圧ＶDDが瞬間的に低下し、ときにはグランドに短絡することがある。従って、このような場合でもレギュレータの出力端子２に接続される負荷（例えばマイクロコンピュータ等）が誤動作を起こさないように、大容量の出力コンデンサが出力端子２に接続され、出力端子２の電圧ＶOUTの安定化を図るようにしている。
【００２７】
このように電源電圧ＶDDをカーバッテリーからとり、出力端子２に負荷及び大容量の出力コンデンサを接続して図１のレギュレータを使用した場合、状況によって電源電圧ＶDDが大幅に低下すると、逆流電流が発生し得る状態（電源電圧ＶDDが出力端子２の電圧ＶOUTより小さい状態）になる。図１のレギュレータは、逆流電流が発生し得る状態になっても逆流電流の発生を確実に防止することができるレギュレータであるので、カーステレオ、カーナビゲーション等の車載用電気機器の電源装置として好適である。
【００２８】
また、図２に示すように、スイッチ５の接点５ｃをＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続ノードではなく、ＭＯＳトランジスタＱ１と抵抗Ｒ１と比較器６と出力端子２との接続ノードに接続する構成としても図１のレギュレータと同様の効果を得ることができる。
【００２９】
ここで、図２のレギュレータにおけるスイッチ５と比較器６の具体例を図３のレギュレータに示す。なお、図３において図１と同一の部分には同一の符号を付し、説明を省略する。
【００３０】
ＭＯＳトランジスタＱ２のゲートにＭＯＳトランジスタＱ４の導電端子ｔ８が接続され、ＭＯＳトランジスタＱ４のバックゲート及び導電端子ｔ７がＭＯＳトランジスタＱ３の導電端子ｔ５及びバックゲートに接続され、ＭＯＳトランジスタＱ３の導電端子ｔ６が抵抗Ｒ４を介して出力端子２に接続される。なお、ＭＯＳトランジスタＱ３において導電端子ｔ６からバックゲートに対して寄生ダイオードＤ３が図示する方向に形成され、ＭＯＳトランジスタＱ４において導電端子ｔ８からバックゲートに対して図示する方向に寄生ダイオードＤ４が形成される。そして、抵抗Ｒ３の一端が入力端子１に接続され、抵抗Ｒ１の他端がＭＯＳトランジスタＱ３のゲート及びＭＯＳトランジスタＱ４のゲートに接続される。また、入力端子１が抵抗５及びツェナーダイオードＺＤ１を介してＭＯＳトランジスタＱ２のゲートに接続され、ＭＯＳトランジスタＱ２のゲートが抵抗Ｒ６を介して接地される。
【００３１】
ＭＯＳトランジスタＱ３のゲート−導電端子ｔ６間電圧によって電源電圧ＶDDと出力端子２の電圧ＶOUTとを比較しているので、ダイナミックレンジが大きくなる。
【００３２】
上記構成によると、通常動作時にＭＯＳトランジスタＱ３はオフ状態になる。そしてそのとき寄生ダイオードＤ３がオン状態になるので、ＭＯＳトランジスタＱ４の寄生ダイオードＤ４によって寄生ダイオードＤ３を流れる電流の発生を防止しないと、ＭＯＳトランジスタＱ１のゲート電位がＶOUTからＭＯＳトランジスタＱ２のＶFを引いた値になってしまいグランド電位まで落ちきらない。このような理由からＭＯＳトランジスタＱ４を設けている。
【００３３】
通常動作時は、ＭＯＳトランジスタＱ３及びＱ４がオフ状態であり尚かつ寄生ダイオードＤ３及びＤ４に電流が流れないので、ＭＯＳトランジスタＱ２のゲート電位は電源電圧ＶDDからツェナーダイオードＺＤ１のツェナー電圧を引いた値によって決まり、グランド電位に設定することができる。また、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも小さい場合は、ＭＯＳトランジスタＱ３及びＱ４がオン状態になりＭＯＳトランジスタＱ２がオフ状態となるので、出力端子２から電源端子１へ流れる逆流電流が発生しない。
【００３４】
尚、以上の説明では、出力端子２の電圧ＶOUTを検出する電圧検出回路として、抵抗分割の回路のみを示したが、これに限るものではなく他の構成の電圧検出回路を用いてもよい。また、スイッチ５の接点５ｂをグランドに接続した場合のみを説明したが、ＭＯＳトランジスタＱ２が十分にＯＮするレベルであればグランドに代えてその電位レベルにスイッチ５の接点５ｂを接続しても構わない。
【００３５】
【発明の効果】
本発明によると、逆流電流の発生が防止できかつ通常動作時の電圧損失の少ない半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係るレギュレータの一構成例を示す図である。
【図２】 本発明に係るレギュレータの他の構成例を示す図である。
【図３】 図２のレギュレータの具体的回路構成例を示す図である。
【図４】 半導体集積回路に用いられるＰチャネル型のＭＯＳトランジスタを示す図である。
【図５】 従来の半導体集積回路装置の一構成例を示す図である。
【符号の説明】
１ 電源端子
２ 出力端子
３ 基準電圧源
４ 誤差増幅器
５ スイッチ
６ 比較器
Ｑ１、Ｑ２ Ｐチャネル型のＭＯＳトランジスタ
Ｄ１、Ｄ２ 寄生ダイオード
Ｒ１、Ｒ２ 抵抗
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを有する半導体集積回路装置に関する。特に、ＭＯＳトランジスタにおける逆流電流の発生を防止する手段を備える半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置において、図４のようにソースとバックゲートに電源電圧ＶDDが印加されたＰチャネル型のＭＯＳトランジスタＱ５が設けられるものがある。このＭＯＳトランジスタＱ５においてドレインからバックゲートに対して寄生ダイオードＤ５が形成される。
【０００３】
したがって、ＭＯＳトランジスタＱ５に逆バイアスがかかり、ソース−ドレイン間電圧に寄生ダイオードの順方向電圧以上の電圧が印加されると、寄生ダイオードＤ５がオン状態になり、寄生ダイオードＤ５を介して逆流電流が流れる。
【０００４】
このような逆流電流の発生を防止する手段を備える半導体集積回路装置が従来から種々提案されている。例えば、図５に示すレギュレータは、出力トランジスタであるＰチャネル型のＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートと電源電圧ＶDDが印加される電源端子１との間に電源遮断スイッチとして機能するＰチャネル型のＭＯＳトランジスタＱ２が設けられる。ＭＯＳトランジスタＱ２の導電端子ｔ４は電源端子１に接続され、ＭＯＳトランジスタＱ２の導電端子ｔ３、バックゲート、及びゲートはＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートに接続される。そして、ＭＯＳトランジスタＱ１の導電端子ｔ２は出力端子２に接続される。図５に示すレギュレータは、出力端子２に外部から電源電圧ＶDDよりも高い電圧が印加されるとＭＯＳトランジスタＱ２がオフ状態になることで、電流の逆流を防止している。
【０００５】
また、特許文献１の出力段回路は、Ｐチャネル型のＭＯＳ出力トランジスタの導電端子及びバックゲートと外部電源電圧が印加される電源端子との間に電源遮断スイッチを設け、電源電圧監視回路で電源電圧の低下を確認すると電源遮断スイッチをオフ状態にすることで、電流の逆流を防止している。
【０００６】
【特許文献１】
特開平１０−３４１１４１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、図５に示すレギュレータでは、ＭＯＳトランジスタＱ２のゲートと導電端子ｔ３が接続されているため、通常動作（電源電圧ＶDDが出力端子２の電圧ＶOUTより大きいときの動作）においてＭＯＳトランジスタＱ２のゲート−導電端子ｔ４間電圧を十分に大きくすることができず、通常動作時のＭＯＳトランジスタＱ２の導電端子ｔ３−導電端子ｔ４間電圧が大きくなる。すなわち、通常動作時のＭＯＳトランジスタＱ２のオン抵抗が大きくなる。したがって、通常動作時の電圧損失を小さくすることができなかった。
【０００８】
また、特許文献１の出力段回路では、電源遮断スイッチのオン抵抗について何ら考慮されていなかった。このため、電源遮断スイッチのオン抵抗が大きい場合は通常動作（外部電源電圧が所定値以上であるときの動作）時の電圧損失を小さくすることができなかった。
【０００９】
本発明は、上記の問題点に鑑み、逆流電流の発生が防止できかつ通常動作時の電圧損失の小さい半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路装置においては、第１ゲート、第１バックゲート、第１導電領域、及び第２導電領域を有し、前記第１バックゲートと前記第１導電領域が電気的に接続された第１ＭＯＳトランジスタと、第２ゲート、第２バックゲート、第３導電領域、及び第４導電領域を有し、前記第１バックゲート及び前記第１導電領域に前記第２バックゲート及び前記第３導電領域が電気的に接続されるとともに前記第４導電領域に第１直流電圧が印加される第２ＭＯＳトランジスタと、前記第１直流電圧と前記第２導電領域から出力される第２直流電圧とを比較する比較器と、前記比較器の出力に基づき、前記第１直流電圧が前記第２直流電圧より大きい場合は前記第２ゲートと所定の電位にし、前記第１直流電圧が前記第２直流電圧より小さい場合は前記第２ゲートと前記第３導電領域を接続するスイッチと、備え、前記第１ＭＯＳトランジスタがパワートランジスタである構成とする。
【００１１】
このような構成によると、逆バイアス印加時すなわち第１直流電圧が第２直流電圧より小さいときには、第２ＭＯＳトランジスタがオフ状態になり、第１ＭＯＳトランジスタにおける逆流電流の発生を防止することができる。さらに、通常動作時すなわち第１直流電圧が前記第２直流電圧より大きいときには、第２ＭＯＳトランジスタのゲートが所定の電位に接続されるので第２ＭＯＳトランジスタのオン抵抗を小さくすることが可能となる。したがって、通常動作時の電圧損失を小さくすることができる。なお、第２ＭＯＳトランジスタのゲートがグランドに接続されると第２ＭＯＳトランジスタのオン抵抗が最小になるので、通常動作時すなわち第１直流電圧が前記第２直流電圧より大きいときには、第２ＭＯＳトランジスタのゲートがグランドに接続されることが好ましい。
【００１２】
また、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの構成を同一極性にしてもよい。このような構成にすることで、第２ＭＯＳトランジスタ内に形成される寄生ダイオードによって、第１ＭＯＳトランジスタ内に形成される寄生ダイオードによる逆流電流の発生を防ぐことができる。なお、Ｐチャネル型のＭＯＳトランジスタの方がＮチャネル型のＭＯＳトランジスタよりもトランジスタサイズを小さくすることができるので、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタをＰチャネル型のＭＯＳトランジスタにすることが好ましい。
【００１３】
また、前記第２直流電圧に応じた電圧と所定の電圧との差に応じた制御信号を前記第１ゲートに出力する誤差増幅器を備えるようにしてもよい。このような構成にすることで、半導体集積回路装置がレギュレータとして機能する。なお、電源遮断スイッチである第２ＭＯＳトランジスタを、パワートランジスタである第１ＭＯＳトランジスタとほぼ同一のトランジスタサイズにすることで、通常動作時における第２ＭＯＳトランジスタのオン抵抗をより一層小さくすることができる。
【００１４】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体集積回路装置として、ここではレギュレータを例に挙げて説明を行う。本発明に係るレギュレータの一構成例を図１に示す。なお、図１において図５と同一の部分には同一の符号を付し、詳細な説明を省略する。
【００１５】
図１のレギュレータは、電源端子１と、出力端子２と、基準電圧源３と、誤差増幅器４と、スイッチ５と、比較器６と、Ｐチャネル型のＭＯＳトランジスタＱ１及びＱ２と、抵抗Ｒ１及びＲ２とを備える構成である。
【００１６】
電源端子１と出力端子２との間にＭＯＳトランジスタＱ１及びＱ２が直列接続される。すなわち、電源端子１がＭＯＳトランジスタＱ２の導電端子ｔ４に接続され、ＭＯＳトランジスタＱ２のバックゲート及び導電端子ｔ３がＭＯＳトランジスタＱ１の導電端子ｔ１及びバックゲートに接続され、ＭＯＳトランジスタＱ１の導電端子ｔ２が出力端子２に接続される。なお、ＭＯＳトランジスタＱ１において導電端子ｔ２からバックゲートに対して寄生ダイオードＤ１が図示する方向に形成され、ＭＯＳトランジスタＱ２において導電端子ｔ４からバックゲートに対して図示する方向に寄生ダイオードＤ２が形成される。
【００１７】
また、抵抗Ｒ１と抵抗Ｒ２を直接接続して成る出力電圧検出回路の一端がＭＯＳトランジスタＱ１と出力端子２との接続ノードに接続され、当該出力電圧検出回路の他端が接地される。そして、抵抗Ｒ１と抵抗Ｒ２との接続ノードに誤差増幅器４の非反転入力端子が接続される。基準電圧源３から誤差増幅器４の反転入力端子に基準電圧ＶREFが供給される。誤差増幅器４の出力信号はＭＯＳトランジスタＱ１のゲートに供給される。
【００１８】
さらに、比較器６の非反転入力端子が電源端子１とＭＯＳトランジスタＱ２との接続ノードに接続され、比較器６の反転入力端子が出力端子２とＭＯＳトランジスタＱ１と抵抗Ｒ１との接続ノードに接続され、比較器６の出力信号がスイッチ５に供給される。
【００１９】
スイッチ５は、接点５ａ、接点５ｂ、及び接点５ｃを有しており、比較器６の出力に応じて接点５ａ〜５ｃの接続状態を切り替える。スイッチ５の接点５ａはＭＯＳトランジスタＱ２のゲートに接続され、スイッチ５の接点５ｂは接地され、スイッチ５の接点５ｃはＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続ノードに接続される。
【００２０】
このような構成のレギュレータの動作について説明する。まず、通常動作（電源電圧ＶDDが出力端子２の電圧ＶOUTより大きいときの動作）について説明する。比較器６は、電源電圧ＶDDと出力端子２の電圧ＶOUTを比較し、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも大きい場合はスイッチ５の接点５ａと接点５ｂとが接続されるようにスイッチ５を制御する。スイッチ５の接点５ａと接点５ｂとが接続されると、ＭＯＳトランジスタＱ２のゲートが接地され、ＭＯＳトランジスタＱ２のゲート−導電端子ｔ３間電圧はほぼ電源電圧ＶDDと同じ値となるので、ＭＯＳトランジスタＱ２のオン抵抗が最小となり、電圧損失を小さくすることができる。
【００２１】
そして、ＭＯＳトランジスタＱ１はＭＯＳトランジスタＱ２の導電端子ｔ３から供給される電圧を導電端子ｔ１−導電端子ｔ２間電圧分だけ電圧降下させて出力電圧ＶOUTとしたのち、その出力電圧ＶOUTを出力端子２に送出する。
【００２２】
また、抵抗Ｒ１と抵抗Ｒ２から成る出力電圧検出回路は出力電圧ＶOUTを分圧し、誤差増幅器４はその分圧と基準電圧ＶREFとの差に応じた制御信号をＭＯＳトランジスタＱ１に送出する。このようフィードバック制御により、出力電圧ＶOUTは所定値に保たれる。
【００２３】
続いて、電源電圧ＶDDがグランドに短絡したり、出力端子２に外部から高電圧が印加されたりする等の原因により電源電圧ＶDDが出力端子２の電圧ＶOUTより小さくなったときの動作について説明する。比較器６は、電源電圧ＶDDと出力端子２の電圧ＶOUTを比較し、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも小さい場合はスイッチ５の接点５ａと接点５ｃとが接続されるようにスイッチ５を制御する。スイッチ５の接点５ａと接点５ｃとが接続されると、導電端子ｔ３の電位が導電端子ｔ４の電位より高い状態でＭＯＳトランジスタＱ２のゲートと導電端子ｔ３とが短絡され、ＭＯＳトランジスタＱ２がオフ状態となるので、出力端子２から電源端子１へ流れる逆流電流が発生しない。
【００２４】
なお、図１のレギュレータでは、逆流電流が発生し得る状態（電源電圧ＶDDが出力端子２の電圧ＶOUTより小さい状態）を比較器６によってダイレクトに検出し、その検出結果に基づいてＭＯＳトランジスタＱ２をオフ状態にするので、逆流電流の発生を確実に防止することができる。
【００２５】
また、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２をともに同一極性（Ｐチャンネル）のＭＯＳトランジスタとし、ＭＯＳトランジスタＱ２内に形成される寄生ダイオードＤ２によって、ＭＯＳトランジスタＱ１内に形成される寄生ダイオードＤ１による逆流電流の発生を防止している。さらに、電源遮断スイッチであるＭＯＳトランジスタＱ２を、パワートランジスタであるＭＯＳトランジスタＱ１とほぼ同一のトランジスタサイズにすることで、通常動作時におけるＭＯＳトランジスタＱ２のオン抵抗をより一層小さくすることができる。
【００２６】
電源電圧ＶDDをカーバッテリーからとる場合、カーバッテリーの応用上電源電圧ＶDDが瞬間的に低下し、ときにはグランドに短絡することがある。従って、このような場合でもレギュレータの出力端子２に接続される負荷（例えばマイクロコンピュータ等）が誤動作を起こさないように、大容量の出力コンデンサが出力端子２に接続され、出力端子２の電圧ＶOUTの安定化を図るようにしている。
【００２７】
このように電源電圧ＶDDをカーバッテリーからとり、出力端子２に負荷及び大容量の出力コンデンサを接続して図１のレギュレータを使用した場合、状況によって電源電圧ＶDDが大幅に低下すると、逆流電流が発生し得る状態（電源電圧ＶDDが出力端子２の電圧ＶOUTより小さい状態）になる。図１のレギュレータは、逆流電流が発生し得る状態になっても逆流電流の発生を確実に防止することができるレギュレータであるので、カーステレオ、カーナビゲーション等の車載用電気機器の電源装置として好適である。
【００２８】
また、図２に示すように、スイッチ５の接点５ｃをＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続ノードではなく、ＭＯＳトランジスタＱ１と抵抗Ｒ１と比較器６と出力端子２との接続ノードに接続する構成としても図１のレギュレータと同様の効果を得ることができる。
【００２９】
ここで、図２のレギュレータにおけるスイッチ５と比較器６の具体例を図３のレギュレータに示す。なお、図３において図１と同一の部分には同一の符号を付し、説明を省略する。
【００３０】
ＭＯＳトランジスタＱ２のゲートにＭＯＳトランジスタＱ４の導電端子ｔ８が接続され、ＭＯＳトランジスタＱ４のバックゲート及び導電端子ｔ７がＭＯＳトランジスタＱ３の導電端子ｔ５及びバックゲートに接続され、ＭＯＳトランジスタＱ３の導電端子ｔ６が抵抗Ｒ４を介して出力端子２に接続される。なお、ＭＯＳトランジスタＱ３において導電端子ｔ６からバックゲートに対して寄生ダイオードＤ３が図示する方向に形成され、ＭＯＳトランジスタＱ４において導電端子ｔ８からバックゲートに対して図示する方向に寄生ダイオードＤ４が形成される。そして、抵抗Ｒ３の一端が入力端子１に接続され、抵抗Ｒ１の他端がＭＯＳトランジスタＱ３のゲート及びＭＯＳトランジスタＱ４のゲートに接続される。また、入力端子１が抵抗５及びツェナーダイオードＺＤ１を介してＭＯＳトランジスタＱ２のゲートに接続され、ＭＯＳトランジスタＱ２のゲートが抵抗Ｒ６を介して接地される。
【００３１】
ＭＯＳトランジスタＱ３のゲート−導電端子ｔ６間電圧によって電源電圧ＶDDと出力端子２の電圧ＶOUTとを比較しているので、ダイナミックレンジが大きくなる。
【００３２】
上記構成によると、通常動作時にＭＯＳトランジスタＱ３はオフ状態になる。そしてそのとき寄生ダイオードＤ３がオン状態になるので、ＭＯＳトランジスタＱ４の寄生ダイオードＤ４によって寄生ダイオードＤ３を流れる電流の発生を防止しないと、ＭＯＳトランジスタＱ１のゲート電位がＶOUTからＭＯＳトランジスタＱ２のＶFを引いた値になってしまいグランド電位まで落ちきらない。このような理由からＭＯＳトランジスタＱ４を設けている。
【００３３】
通常動作時は、ＭＯＳトランジスタＱ３及びＱ４がオフ状態であり尚かつ寄生ダイオードＤ３及びＤ４に電流が流れないので、ＭＯＳトランジスタＱ２のゲート電位は電源電圧ＶDDからツェナーダイオードＺＤ１のツェナー電圧を引いた値によって決まり、グランド電位に設定することができる。また、電源電圧ＶDDが出力端子２の電圧ＶOUTよりも小さい場合は、ＭＯＳトランジスタＱ３及びＱ４がオン状態になりＭＯＳトランジスタＱ２がオフ状態となるので、出力端子２から電源端子１へ流れる逆流電流が発生しない。
【００３４】
尚、以上の説明では、出力端子２の電圧ＶOUTを検出する電圧検出回路として、抵抗分割の回路のみを示したが、これに限るものではなく他の構成の電圧検出回路を用いてもよい。また、スイッチ５の接点５ｂをグランドに接続した場合のみを説明したが、ＭＯＳトランジスタＱ２が十分にＯＮするレベルであればグランドに代えてその電位レベルにスイッチ５の接点５ｂを接続しても構わない。
【００３５】
【発明の効果】
本発明によると、逆流電流の発生が防止できかつ通常動作時の電圧損失の少ない半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明に係るレギュレータの一構成例を示す図である。
【図２】 本発明に係るレギュレータの他の構成例を示す図である。
【図３】 図２のレギュレータの具体的回路構成例を示す図である。
【図４】 半導体集積回路に用いられるＰチャネル型のＭＯＳトランジスタを示す図である。
【図５】 従来の半導体集積回路装置の一構成例を示す図である。
【符号の説明】
１ 電源端子
２ 出力端子
３ 基準電圧源
４ 誤差増幅器
５ スイッチ
６ 比較器
Ｑ１、Ｑ２ Ｐチャネル型のＭＯＳトランジスタ
Ｄ１、Ｄ２ 寄生ダイオード
Ｒ１、Ｒ２ 抵抗
Claims (3)
- 第１ゲート、第１バックゲート、第１導電領域、及び第２導電領域を有し、前記第１バックゲートと前記第１導電領域が電気的に接続された第１ＭＯＳトランジスタと、
第２ゲート、第２バックゲート、第３導電領域、及び第４導電領域を有し、前記第１バックゲート及び前記第１導電領域に前記第２バックゲート及び前記第３導電領域が電気的に接続されるとともに前記第４導電領域に第１直流電圧が印加される第２ＭＯＳトランジスタと、
前記第１直流電圧と前記第２導電領域から出力される第２直流電圧とを比較する比較器と、
前記比較器の出力に基づき、前記第１直流電圧が前記第２直流電圧より大きい場合は前記第２ゲートを所定の電位に接続し、前記第１直流電圧が前記第２直流電圧より小さい場合は前記第２ゲートと前記第３導電領域を接続するスイッチと、
備え、
前記第１ＭＯＳトランジスタがパワートランジスタであることを特徴とする半導体集積回路装置。 - 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタがＰ型チャネルである請求項１に記載の半導体集積回路装置。
- 前記第２直流電圧に応じた電圧と所定の電圧との差に応じた制御信号を前記第１ゲートに出力する誤差増幅器を備える請求項１又は請求項２に記載の半導体集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101366A JP4070654B2 (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路装置 |
| TW093108470A TWI334193B (en) | 2003-04-04 | 2004-03-29 | Semiconductor ic device |
| CNB2004100318222A CN1329990C (zh) | 2003-04-04 | 2004-03-30 | 半导体集成电路器件 |
| US10/814,248 US7061302B2 (en) | 2003-04-04 | 2004-04-01 | Semiconductor integrated circuit device |
| KR1020040022785A KR20040086803A (ko) | 2003-04-04 | 2004-04-02 | 반도체 집적회로 장치 |
| US11/248,323 US7106126B2 (en) | 2003-04-04 | 2005-10-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101366A JP4070654B2 (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004312231A JP2004312231A (ja) | 2004-11-04 |
| JP4070654B2 true JP4070654B2 (ja) | 2008-04-02 |
Family
ID=33095265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003101366A Expired - Lifetime JP4070654B2 (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7061302B2 (ja) |
| JP (1) | JP4070654B2 (ja) |
| KR (1) | KR20040086803A (ja) |
| CN (1) | CN1329990C (ja) |
| TW (1) | TWI334193B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4467963B2 (ja) * | 2003-12-03 | 2010-05-26 | 株式会社東芝 | レギュレータ装置およびそれに用いる逆流防止ダイオード回路 |
| JP4434759B2 (ja) * | 2004-01-23 | 2010-03-17 | Ｎｅｃエレクトロニクス株式会社 | 演算増幅回路 |
| JP4587804B2 (ja) * | 2004-12-22 | 2010-11-24 | 株式会社リコー | ボルテージレギュレータ回路 |
| JP4825086B2 (ja) * | 2006-09-07 | 2011-11-30 | 株式会社リコー | スイッチングレギュレータ |
| JP2008092635A (ja) * | 2006-09-29 | 2008-04-17 | Ricoh Co Ltd | 同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法 |
| KR100804643B1 (ko) * | 2006-11-30 | 2008-02-20 | 삼성전자주식회사 | 전압 레귤레이터, 이를 포함하는 디지털 앰프 및 전압 조절방법 |
| JP5151332B2 (ja) * | 2007-09-11 | 2013-02-27 | 株式会社リコー | 同期整流型スイッチングレギュレータ |
| JP5290651B2 (ja) * | 2008-07-11 | 2013-09-18 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 多機能ドライバ回路 |
| US20130043538A1 (en) * | 2011-08-16 | 2013-02-21 | Chao-Cheng Lu | Switch |
| EP2672617B1 (en) * | 2012-06-07 | 2018-08-22 | Nxp B.V. | A buck converter with reverse current protection, and a photovoltaic system |
| KR20150024611A (ko) * | 2013-08-27 | 2015-03-09 | 삼성전기주식회사 | 전하 펌프 회로 |
| JP6020417B2 (ja) * | 2013-11-06 | 2016-11-02 | 株式会社デンソー | 電流保護回路 |
| JP6306413B2 (ja) * | 2014-04-21 | 2018-04-04 | 旭化成エレクトロニクス株式会社 | レギュレータ回路 |
| JP6309855B2 (ja) * | 2014-07-31 | 2018-04-11 | 株式会社東芝 | レギュレータ回路 |
| JP6466761B2 (ja) * | 2015-03-31 | 2019-02-06 | ラピスセミコンダクタ株式会社 | 半導体装置、及び電源供給方法 |
| JP6993243B2 (ja) * | 2018-01-15 | 2022-01-13 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
| JP7043139B2 (ja) * | 2018-06-25 | 2022-03-29 | エイブリック株式会社 | 逆流防止回路及び電源回路 |
| JP7002423B2 (ja) * | 2018-08-24 | 2022-01-20 | 株式会社東芝 | スイッチ回路 |
| CN113126690A (zh) * | 2019-12-31 | 2021-07-16 | 圣邦微电子（北京）股份有限公司 | 一种低压差线性稳压器及其控制电路 |
| CN111596719B (zh) * | 2020-05-22 | 2022-03-11 | 赛卓电子科技(上海)股份有限公司 | 一种带防反接功能的高压ldo电路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3723919A1 (de) * | 1987-07-18 | 1989-01-26 | Philips Patentverwaltung | Vergleichsschaltung |
| IT1268474B1 (it) * | 1993-10-22 | 1997-03-04 | St Microelectronics Srl | Convertitore statico dc-dc funzionante in modo discontinuo |
| JP3637936B2 (ja) * | 1996-05-24 | 2005-04-13 | ソニー株式会社 | 比較器及びａ／ｄコンバータ |
| JPH10189877A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP3426470B2 (ja) * | 1997-06-10 | 2003-07-14 | 松下電器産業株式会社 | 出力段回路 |
| US6178101B1 (en) * | 1997-08-15 | 2001-01-23 | Unitron, Inc. | Power supply regulation |
| JP2001086740A (ja) * | 1999-09-16 | 2001-03-30 | Toshiba Corp | Ｄｃ−ｄｃコンバータ装置 |
| JP2002054992A (ja) * | 2000-08-11 | 2002-02-20 | Oki Electric Ind Co Ltd | 光検出回路 |
| US6525594B2 (en) * | 2000-08-21 | 2003-02-25 | Texas Instruments Incorporated | Eliminating power-down popping in audio power amplifiers |
| JP2002152031A (ja) * | 2000-11-10 | 2002-05-24 | Mitsubishi Electric Corp | 入出力バッファ回路 |
| JP2002335626A (ja) * | 2001-05-10 | 2002-11-22 | Nec System Technologies Ltd | 逆電流防止回路 |
| US6441598B1 (en) * | 2001-11-05 | 2002-08-27 | Texas Instruments Incorporated | Synchronous rectifier circuit and method of use in switching voltage converter |
| JP3573137B2 (ja) * | 2002-03-26 | 2004-10-06 | セイコーエプソン株式会社 | 電源回路及びｐｗｍ手段 |
-
2003
- 2003-04-04 JP JP2003101366A patent/JP4070654B2/ja not_active Expired - Lifetime
-
2004
- 2004-03-29 TW TW093108470A patent/TWI334193B/zh not_active IP Right Cessation
- 2004-03-30 CN CNB2004100318222A patent/CN1329990C/zh not_active Expired - Fee Related
- 2004-04-01 US US10/814,248 patent/US7061302B2/en not_active Expired - Lifetime
- 2004-04-02 KR KR1020040022785A patent/KR20040086803A/ko not_active Application Discontinuation
-
2005
- 2005-10-13 US US11/248,323 patent/US7106126B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040196096A1 (en) | 2004-10-07 |
| TW200504919A (en) | 2005-02-01 |
| US20060028267A1 (en) | 2006-02-09 |
| JP2004312231A (ja) | 2004-11-04 |
| TWI334193B (en) | 2010-12-01 |
| US7106126B2 (en) | 2006-09-12 |
| CN1536666A (zh) | 2004-10-13 |
| CN1329990C (zh) | 2007-08-01 |
| KR20040086803A (ko) | 2004-10-12 |
| US7061302B2 (en) | 2006-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050906 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060124 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060227 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060414 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080115 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4070654 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
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