KR100189594B1 - 전압 클램프 회로와 클램프 해제 회로를 갖는 bicmos 푸쉬-풀 형 논리 장치 - Google Patents

전압 클램프 회로와 클램프 해제 회로를 갖는 bicmos 푸쉬-풀 형 논리 장치 Download PDF

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Abstract

2개의 바이폴라 트랜지스터(11, 12)로 형성된 푸쉬-풀 버퍼(1), 바이폴라 트랜지스터 중의 하나를 턴 온시키고 다른 하나는 턴 오프시키는 제어 회로(2), 및 바이폴라 트랜지스터 중의 적어도 하나의 베이스의 전압을 클램프하기 위한 전압 클램프 회로(3)을 포함하는 푸쉬-풀 형 논리 장치에서, 클램프 해제 회로(42, 43)은 대응하는 바이폴라 트랜지스터가 턴 온될 때 전압 클램프 회로의 클램프 동작을 해제하기 위해 제공된다. 또한, MOS 트랜지스터(44)는 대응하는 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 접속되고 대응하는 바이폴라 트랜지스터가 턴 온될 때 턴 온된다.

Description

전압 클램프 회로와 클램프 해제 회로를 갖는 BiCMOS 푸쉬-풀 형 논리 장치.
제1도는 종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치를 도시한 회로도.
제2a, 2b, 2c 및 2d도는 제1도의 장치의 동작을 설명하기 위한 타이밍도.
제3도는 종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치를 도시한 회로도.
제4a, 4b, 4c 및 4d도는 제3도의 장치의 동작을 설명하기 위한 타이밍도.
제5도는 본 발명에 따른 BiCMOS 푸쉬-풀 형 논리 장치의 제1실시예를 도시한 회로도.
제6a, 6b, 6c, 6d 및 6e도는 제5도의 장치의 동작을 설명하기 위한 타이밍도.
제7a, 7b, 및 7c도는 제5도의 장치의 변형을 도시한 회로도.
제8도는 제5도의 장치의 다른 변형을 도시한 회로도.
제9도는 본 발명에 따른 BiCMOS 푸쉬-풀 형 논리 장치의 제2실시예를 도시한 회로도.
제10도는 본 발명의 제1실시예가 적용되는 NAND 논리 장치를 도시한 회로도.
제11도는 본 발명의 제2실시예가 적용되는 NOR 논리 장치를 도시한 회로도.
제12도는 본 발명의 제1실시예가 적용되는 플립-플롭 논리 장치를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 푸쉬-풀 버퍼 2 : 제어 회로
3 : 전압 클램프 회로 11 : 제1바이폴라 트랜지스터
12 : 제2바이폴라 트랜지스터 41 : 전압 검출 회로
42, 43 : 클램프 해제 회로
본 발명은 전압 클램프 회로를 구비한 바이폴라 상보형 금속 산화물 반도체(BiCMOS) 푸쉬-풀 형 논리 장치에 관한 것이다.
인버터와 같은 종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치는 2개의 NPN형 트랜지스터로 형성된 푸쉬-풀 버퍼, 및 입력 전압에 응답하여 NPN형 트랜지스터의 베이스를 제어하는 CMOS 제어 회로를 포함한다. 즉, NPN형 트랜지스터들 중 하나는 턴온되고, NPN 트랜지스터들 중 다른 하나는 턴오프되고, 따라서, 푸쉬-풀 버퍼의 출력 전압은 입력 전압에 따라 변화된다. 이것은 이후에 상세히 설명된다.
그러나, 상술한 종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치에서는, NPN형 트랜지스터들 각각이 턴온되기 전에 그 베이스 전압은 접지 레벨로 유지된다. 그러므로, NPN형 트랜지스터 각각을 턴온시키기 위해서는, 먼저 그 기생 캐패시턴스가 충전되어야 하므로 동작 속도가 감소된다. 이러한 경우에, 동작 속도를 증가시키도록 CMOS 제어 회로의 구동력은 크게 된다.
동작 속도의 감소를 보상하기 위해, 발명자는 이미 NPN 트랜지스터를 턴온시키기 전에 NPN 트랜지스터 각각의 베이스의 전압을 클램프하기 위해, NPN 트랜지스터 각각의 베이스에 전압 클램프 회로를 제공하는 것을 제안하였다.(1993. 9. 24. 출원된 일본국 특허 출원 제5-237620호 : 1995. 4. 7. 공개된 공개 번호 평7-95045호를 참조). 이것은 이후 상세히 설명된다.
그러나, 상기 제안된 BiCMOS 푸쉬-풀 형 논리 장치에서는, 출력 전압의 스윙(ouput voltage swing)이 너무 작아서 저 전력 공급 전압 시스템 하에서 논리 장치를 동작시키는 것이 불가능하다.
본 발명의 목적은 전압 클램프 회로를 구비하고 큰 출력 전압의 스윙을 갖는 푸쉬-풀 형 논리 장치를 제공하는 것이다.
본 발명에 따르면, 2개의 바이폴라 트랜지스터로 형성된 푸쉬-풀 버퍼, 바이폴라 트랜지스터들 중 하나를 턴온시키고 다른 하나는 턴오프시키는 제어 회로, 및 바이폴라 트랜지스터들 중 적어도 트랜지스터의 베이스 전압을 클램프하는 전압 클램프 회로를 포함하는 푸쉬-풀 형 논리 장치에서, 대응하는 바이폴라 트랜지스터가 턴온될 때 전압 클램프 회로의 클램프 동작을 해제하기 위한 클램프 해제회로가 제공된다. 또한, MOS트랜지스터는 대응하는 바이폴라 트랜지스터의 콜렉터와 에미터 사이에 접속되고 대응하는 바이폴라 트랜지스터가 턴온될 때 턴온된다. 따라서, 출력 전압의 스윙이 증가될 수 있다.
본 발명은 첨부 도면을 참조하여 종래 기술과 대비하여 이하에 기술된 설명으로부터 보다 분명히 이해될 것이다.
양호한 실시예를 설명하기 전에, 종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치와 제안된 BiCMOS 푸쉬-풀 형 논리 장치가 제1도 및 2도, 및 제3a, 3b 및 3c도를 참조하여 설명된다.
종래 기술의 BiCMOS 푸쉬-풀 형 논리 장치를 도시한 제1도에서 NPN형 트랜지스터(11 및 12)로 형성된 푸쉬-풀 버퍼(1)은 고 전력 공급 전압 단자 Vcc와 저 전력 공급 단자 GND 사이에 접속된다. 보다 상세히 말하면, NPN형 트랜지스터(11)의 콜렉터는 고 전력 공급 단자 Vcc에 접속되고, NPN형 트랜지스터(11)의 에미터는 출력 단자 OUT에 접속된다. 또한, NPN형 트랜지스터(12)의 콜렉터는 출력 단자 OUT에 접속되고 NPN형 트랜지스터(12)의 에미터는 저전력 공급 단자 GND에 접속된다.
제어 회로(2)는 NPN형 트랜지스터(11 및 12)의 베이스를 제어하기 위해 입력 단자 IN에서 입력 전압을 수신한다. 제어 회로(2)는 P-채널 MOS 트랜지스터(21), N-채널 MOS 트랜지스터(22), N-채널 MOS 트랜지스터(23), 및 저항(24)를 포함한다. 즉, P-채널 MOS 트랜지스터(21)은 전류를 NPN형 트랜지스터(11)의 베이스에 공급하여 NPN형 트랜지스터(11)을 턴온시키고, N-채널 MOS 트랜지스터(22)는 NPN형 트랜지스터(11)의 베이스로부터 전류를 흡수하여, NPN형 트랜지스터(11)을 턴오프시킨다. 이와 유사하게, N-채널 MOS 트랜지스터(23)은 전류를 NPN형 트랜지스터(12)의 베이스에 공급하여, NPN형 트랜지스터(12)를 턴온시키고, 저항(24)는 NPN형 트랜지스터(12)의 베이스로부터 전류를 흡수하여 NPN형 트랜지스터(12)를 턴오프시킨다.
제1도의 장치의 동작은 제2a, 2b, 2c 및 2d도를 참조하여 다음에 설명된다.
시간 t1에서, 입력 단자 IN의 전압이 제2a도에 도시한 바와 같이 저(=OV)에서 고(=Vcc)로 변할 때, MOS 트랜지스터(21 및 22)는 각각 턴오프 및 턴온 되어, 출력 단자 OUT의 전압은 제2b도 및 제2d도에 도시한 바와 같이 노드 N1즉, NPN형 트랜지스터(11)의 베이스의 전압의 감소에 따라 감소된다. 이 경우에, NPN형 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차는 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 동시에, MOS 트랜지스터(23)은 NPN형 트랜지스터(12)의 베이스 기생 캐패시턴스를 충전하도록 턴온되어, 노드 N2, 즉 NPN형 트랜지스터(12)의 베이스의 전압은 제2c도에 도시한 바와 같이 VF로 상승한다. 결과적으로, 제2d도에 도시한 바와 같이, 출력 단자 OUT의 전압은 OV로 현저히 감소된다.
시간 t2에서, 입력 단자 IN의 전압이 제2a도에 도시한 바와 같이 고에서 저로 변할 때, MOS 트랜지스터(21 및 22)는 NPN형 트랜지스터(11)의 베이스 기생 캐패시턴스를 충전하도록 각각 턴온 및 턴오프된다. 결과적으로, 노드 N1에서의 전압이 제2b도에 도시한 바와 같이 VF에 도달할 때, NPN 트랜지스터(11)은 턴온되어, 출력 단자 OUT에서의 전압은 제2d도에 도시한 바와 같이 NPN형 트랜지스터(11)의 베이스 전압의 증가에 따라 증가된다. 또한, 이 경우에, NPN형 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차는 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 동시에, MOS 트랜지스터(23)은 NPN 트랜지스터(12)의 베이스 전류를 컷 오프하도록 턴오프된다. 결과적으로, 노드 N2에서의 전하는 제2c도에 도시한 바와 같이 저항(24)를 통해 방전되어, 노드 N2, 즉 NPN형 트랜지스터(12)의 베이스의 전압은 제2c도에 도시한 바와 같이 OV로 강하한다. 결과적으로, 출력 단자 OUT에서의 전압은 제2d도에 도시한 바와 같이 Vcc-VF로 현저하게 감소된다.
그러므로, 제1도의 논리 장치에서, 입력 단자 IN에서의 전압이 저에서 고로 또는 그 반대로 변할 때마다 NPN 트랜지스터(12 또는 11)의 베이스에 대해 충전 동작이 수행되기 때문에, 동작 속도가 감소된다.
제안된 BiCMOS 푸쉬-풀 형 논리 장치(일본국 특허 출원 번호 제5-237620호 참조)를 도시한 제3도에서, 전압 클램프 회로(3)은 노드 N2의 전압을 VF로 클램프시키기 위해 제1도의 장치의 소자들에 부가된다. 전압 클램프 회로(3)은 저항(31, 32 및 33), 및 NPN형 트랜지스터(34)를 포함한다. 제1도의 저항(24)는 제공되지 않는다.
전압 클램프 회로(3)에서, 정상 모드에서, NPN형 트랜지스터(34)를 통해 흐르는 전류는 저항(31)에 의해 결정된다. 예를 들면, 저항(31)의 값은 이 전류가 100㎂ 미만인 것을 만족하도록 설정된다. 이 경우에, NPN형 트랜지스터(34)의 베이스 전류가 수 ㎂이기 때문에, 그 값이 수 ㏀인 저항(32)의 전압 감소는 무시할 수 있다. 그러므로, NPN형 트랜지스터(12)의 베이스 전압은 NPN 트랜지스터(34)의 베이스 전압으로 실질적으로 클램프된다. 또한, 입력 단자 IN의 전압이 고일 때, MOS 트랜지스터(22)는 턴온되어, NPN형 트랜지스터(11)의 베이스 전압은 NPN형 트랜지스터(34)의 베이스 전압으로 실질적으로 클램프된다.
또한, 전압 클램프 회로(3)은 NPN형 트랜지스터(12)의 베이스 및 에미터의 임피던스보다 높게 임피던스를 갖는다. 즉, 입력 단자 IN의 전압이 고일 때, MOS 트랜지스터(22 및 23)이 턴온되도록 이로부터의 온 전류가 NPN형 트랜지스터(12 및 34) 양자로 션트(shunt)된다. 이 경우에, 저항(32 및 33)은 전류가 NPN형 트랜지스터(34)로 공급되는 것을 제한한다.
제3도의 장치의 동작은 제4a, 4b, 4c 및 4d도를 참조하여 다음에 설명된다.
시간 t1에서, 입력 단자 IN의 전압이 제4a도에 도시한 바와 같이, 저에서 고로 변할 때, MOS 트랜지스터(21 및 22)는 각각 턴오프 및 턴온되어, 출력 단자 OUT의 전압은 제4b도 및 제4d도에 도시한 바와 같이 노드 N1, 즉 NPN형 트랜지스터(11)의 베이스 전압의 감소에 따라 감소된다. 이 경우에, NPN형 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차가 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 동시에, MOS 트랜지스터(23)은 턴온된다. 그러나, 이 경우에, NPN형 트랜지스터(12)의 베이스 기생 캐패시턴스는 이미 충전되어 있다. 바꾸어 말하면, 노드 N2, 즉 NPN형 트랜지스터(12)의 베이스의 전압은 제4c도에 도시한 바와 같이 VF로 고정된다. 결과적으로, 제4d도에 도시한 바와 같이, NPN형 트랜지스터(12)의 베이스를 충전시킬 필요가 없기 때문에, 출력 단자 OUT의 전압이 VF로 현저하게 감소된다.
시간 t2에서, 입력 단자 IN의 전압이 제4a도에 도시한 바와 같이 고에서 저로 변할 때, MOS 트랜지스터(21 및 22)는 각각 턴온 및 턴오프되어 NPN형 트랜지스터(11)의 베이스 기생 캐패시턴스를 충전한다. 결과적으로, 노드 N1에서의 전압이 제4b도에 도시한 바와 같이 2VF에 도달할 때, NPN 트랜지스터(11)은 턴온되어, 출력 단자 OUT의 전압이 제4d도에 도시한 바와 같이 NPN형 트랜지스터(11)의 베이스 전압의 증가에 따라 증가된다. 또한, 이 경우에, NPN 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차는 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 동시에, MOS 트랜지스터(23)은 NPN 트랜지스터(12)의 베이스 전류를 컷 오프하도록 턴오프된다. 결과적으로, 출력 단자 OUT의 전압은 제4d도에 도시한 바와 같이 Vcc-VF로 증가된다.
그러나, 제3도의 논리 장치에서, 입력 단자 IN의 전압이 고일 때, 출력 단자 OUT의 전압은 전압 클램프 회로(3)의 존재로 인해 OV로 될 수 없다. 전압 클램프 회로(3)은 노드 N2의 전압을 VF로 클램프하기 때문에, 출력 단자 OUT의 전압은 NPN 트랜지스터(12)의 포화를 방지하도록 접지 전압 GND 이상, 약 VF이어야 한다. 결과적으로, 출력 전압 스윙(=Vcc-2VF)는 제1도의 장치의 것(=Vcc-VF)보다 작다. 0.5V의 출력 전압 스윙을 얻기 위해, VF=0.8V인 경우, 전력 공급 전압 Vcc의 최소값은 2.1V이고, 이는 저 전력 공급 전압 시스템에 맞지 않는다.
본 발명의 제1실시예를 도시한 제5도에서, CMOS 인버터(41), P-채널 MOS 트랜지스터(42 및 43), 및 N-채널 MOS 트랜지스터(44 및 45)가 제3도의 소자에 부가된다. 이 경우에, MOS 트랜지스터(43)은 또한 제3도의 저항(31)의 역할을 하므로, 제3도의 저항(31)은 제5도에 제공되지 않는다. 또한, MOS 트랜지스터(23)은 MOS 트랜지스터(42)를 통해 전력 공급 단자 Vcc에 접속된다.
CMOS 인버터(41)은 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터로 형성된다(도시 않됨). 출력 단자 OUT의 전압이 저 일 때, 노드 N3, 즉 CMOS 인버터(41)의 출력의 전압은 고(=Vcc)이고, 출력 단자 OUT의 전압이 고일 때, 노드 N3의 전압은 저(=OV)이다.
MOS 트랜지스터(42 및 43)은 노드 N3의 전압이 고 일 때 전압 클램프 회로(3)을 해제하기 위해 사용된다. 또한, MOS 트랜지스터(44)는 노드 N3의 전압이 고일 때, 노드 N1의 전압을 접지 레벨 GND로 클램프하기 위해 사용된다. 나아가, MOS 트랜지스터(45)는 노드 N3의 전압이 고일 때 출력 단자 OUT의 전압을 접지 레벨 GND로 클램프하기 위해 사용된다.
제5도의 장치의 동작은 제6a, 6b, 6c, 6d 및 6e도를 참조하여 다음에 설명된다.
시간 t1전에, 출력 단자 OUT의 전압이 제6e도에 도시한 바와 같이 고(=Vcc-VF)이고, 따라서 노드 N3의 전압은 제6d도에 도시한 바와 같이 저(=OV)이다. 결과적으로, MOS 트랜지스터(42 및 43)은 턴온되고, MOS 트랜지스터(44 및 45)는 턴오프된다.
시간 t1에서, 입력 단자 IN의 전압이 제6a도에 도시한 바와 같이 저에서 고로 변할 때, MOS 트랜지스터(21 및 22)는 각각 턴오프 및 턴온되어, 출력 단자 OUT의 전압은 제6b 및 6e도에 도시한 바와 같이, 노드 N1, 즉 NPN형 트랜지스터(11)의 베이스의 전압의 감소에 따라 감소된다. 이 경우에, NPN형 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차는 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 동시에, MOS 트랜지스터(23)은 턴온한다. 그러나, 이 경우에, NPN형 트랜지스터(12)의 베이스 기생 캐패시턴스는 이미 충전되어 있다. 바꾸어 말하면, 노드 N2, 즉 NPN형 트랜지스터(12)의 베이스의 전압은 제6c도에 도시한 바와 같이 VF로 고정된다. 결과적으로, 제6e도에 도시한 바와 같이, NPN형 트랜지스터(12)의 베이스를 충전시킬 필요가 없기 때문에, 출력 단자 OUT의 전압은 현저히 감소된다.
반대로, 출력 단자 OUT의 전압이 제6e도에 도시한 바와 같이 감소될 때, 출력 단자 OUT의 전압은 제6d도에 도시한 바와 같이 증가된다. 결과적으로, MOS 트랜지스터(42 및 43)은 턴오프되어, 클램프 회로(3)의 동작이 금지된다. 동시에, MOS 트랜지스터(44)는 턴온되어, NPN형 트랜지스터(12 및 34)는 완전히 턴오프된다. 그러므로, NPN형 트랜지스터(12)의 포화가 해제된다. 또한, NPN형 트랜지스터(12)의 턴오프가 출력 단자 OUT를 플로팅 상태로 두는 것 같지만, MOS 트랜지스터(45)가 턴온되기 때문에, 출력 단자 OUT의 전압은 확실히 OV로 감소된다.
시간 t2에서, 입력 단자 IN의 전압이 제6a도에 도시한 바와 같이 고에서 저로 변할 때, MOS 트랜지스터(21 및 22)는 각각 턴온 및 턴오프되어, NPN형 트랜지스터(11)의 베이스 기생 캐패시턴스를 충전한다. 결과적으로, 노드 N1의 전압이 제6b도에 도시한 바와 같이 VF에 도달할 때, NPN 트랜지스터(11)은 턴온되어, 출력 단자 OUT의 전압은 제6e도에 도시한 바와 같이 NPN 트랜지스터(11)의 베이스 전압의 증가에 따라 증가된다. 또한, 이 경우에, NPN형 트랜지스터(11)의 베이스와 출력 단자 OUT 사이의 전위차는 NPN형 트랜지스터(11)의 PN 접합의 순방향 전압 VF이다. 이 경우에, MOS 트랜지스터(42 및 43)은 턴온되나, MOS 트랜지스터(23)은 NPN 트랜지스터(12)의 베이스 전류를 컷 오프하도록 턴오프된다. 그러므로, 노드 N2의 전압은 제4c도에 도시한 바와 같이 VF로 클램프된다. 이 경우에, 약 50㎂의 전류가 NPN형 트랜지스터(12 및 34)의 각각을 통해 흐른다. 결과적으로, 출력 단자 OUT의 전압은 제6e도에 도시한 바와 같이 Vcc-VF로 증가된다.
그러므로, 제5도의 논리 장치에서, 입력 단자 IN의 전압이 고일 때, 출력 단자 OUT의 전압은 전압 클램프 회로(3)이 해제되기 때문에 OV로 될 수 있다. 결과적으로, 출력 전압 스윙(=Vcc-VF)은 제1도의 장치의 것과 동일하다. 0.5V의 출력 전압 스윙을 얻기 위해 VF=0.8V인 경우에, 전력 공급 전압 Vcc의 최소 값은 1.3V이고 이 값은 저 전력 공급 전압 시스템에 충분히 맞는다.
제7a, 7b 및 7c도에서, 제5도의 전압 클램프 회로(3)은 변형된다. 제7a도에서, 제5도는 저항(33)은 생략되고, 제7b도에서, 저항(32)가 생략된다. 또한, 제7c도에서, 캐패시터(35)가 부가된다. 즉, 저항(32 및 33) 중의 최소한 하나만이 존재하게 되어, 노드 N2에 비하여 임피던스가 증가한다.
제5도의 장치의 변형을 도시한 제8도에서, 제5도의 저항(32 및 33)은 온 상태 N-채널 MOS 트랜지스터(32' 및 33')으로 각각 대체되고 따라서 제5도의 장치에 비해 제8도의 장치의 접적도가 증가한다.
본 발명의 제2실시예를 도시한 제9도에서, 저항(51, 52 및 53) 및 NPN형 트랜지스터(54)로 형성된 다른 전압 클램프 회로(5)가 제5도의 소자에 부가된다. 제5도에서, 전압 클램프 회로(3)은 NPN형 트랜지스터(12)의 제이스 전압에 부가하여 NPN형 트랜지스터(11)의 베이스 전압을 전압 VF로 클램프할 수 있다. 반대로, 제9도에서, 전압 클램프 회로(3)은 NPN형 트랜지스터(12)의 베이스 전압을 전압 VF로 클램프하고, 전압 클램프 회로(5)는 NPN형 트랜지스터(11)이 베이스 전압을 GND-VF로 클램프한다. 즉, NPN형 트랜지스터(11)의 콜렉터가 전력 공급 단자 Vcc에 접속되기 때문에, NPN형 트랜지스터(11)은 포화 상태에서 동작될 수 없다. 그러므로, NPN형 트랜지스터(11)의 베이스 전압이 GND-VF로 클램프될 때, NPN형 트랜지스터(11)은 입력 단자 IN의 전압이 저일 때 급속히 턴온될 수 있다.
제10도는 제8도에 예시된 제1실시예가 적용되는 NAND 논리 장치를 도시한 회로도이다. 즉, CMOS 제어 회로(2')는 전력 공급 단자 Vcc와 노드 N1사이에 병렬로 P-채널 MOS 트랜지스터(21 및 21')를,노드 N1과 N2사이에 직렬로 N-채널 MOS 트랜지스터(22 및 22')를, MOS 트랜지스터(42)와 노드 N2사이에 직렬로 N-채널 MOS 트랜지스터(23 및 23')를 포함한다. MOS 트랜지스터(21 내지 23)은 입력 단자 IN1의 전압에 의해 제어되고, MOS 트랜지스터(21' 및 23')는 입력 단자 IN2의 전압에 의해 제어된다.
제11도는 제8도에 도시된 제1실시예가 적용되는 NOR 논리 장치를 도시한 회로도이다. 즉, CMOS 제어 회로(2)는 전력 공급 단자 Vcc와 노드 N1사이에 직렬로 P-채널 MOS 트랜지스터(21 및 21')를, 노드 N1과 N2사이에 병렬로 N-채널 MOS 트랜지스터(22 및 22')를, MOS 트랜지스터(42)와 노드 N2사이에 병렬로 N-채널 MOS 트랜지스터(23 및 23')를 포함한다. 또한, MOS 트랜지스터(21 내지 23)은 입력 단자 IN1의 전압에 의해 제어되고, MOS 트랜지스터(21' 및 23')는 입력 단자 IN2의 전압에 의해 제어된다.
D형 플립-플롭을 도시한 제12도에서, 제5, 7a, 7b ,7c 또는 8도에 도시된 제1실시예 또는 제9도에 도시된 제2실시예는 CMOS 인버터(1201)에 적용될 수 있다.
상술한 실시예에서, 바이폴라 트랜지스터가 NPN형이지만, PNP형의 바이폴라 트랜지스터를 사용하는 것이 가능하다.
앞서 설명된 바와 같이, 본 발명에 따르면, 전압 클램프 회로는 출력 단자의 전압에 따라 해제되기 때문에, 출력 전압 스윙은 증가될 수 있다.

Claims (29)

  1. 입력 단자(IN), 출력 단자(OUT), 상기 출력 단자에 접속되고 2개의 바이폴라 트랜지스터(11, 12)로 형성된 푸쉬-풀 버퍼(1), 상기 입력 단자와 상기 푸쉬-풀 버퍼 사이에 접속되고 상기 입력 단자의 전압에 따라 상기 바이폴라 트랜지스터들 중 하나를 턴온시키고 상기 바이폴라 트랜지스터들 중 다른 하나를 턴오프 시키는 제어 회로(2), 상기 바이폴라 트랜지스터들의 베이스들 중 하나에 접속되고, 이 베이스 전압을 순방향 전압으로 클램프시키고, 상기 바이폴라 트랜지스터들의 베이스들 중 해당 베이스의 베이스 입력 임피던스 보다 높은 임피던스를 갖는 전압 클램프 회로(3), 상기 출력 단자에 접속되고, 상기 출력 단자의 전압을 검출하는 전압 검출 회로(41), 및 상기 전압 검출 회로와 상기 전압 클램프 회로에 접속되고, 상기 전압 검출 회로의 출력(N3)에 따라 상기 전압 클램프 회로의 클램프 동작을 해제하는 클램프 해제 회로(42, 43)을 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  2. 제1전력 공급 단자(Vcc), 제2전력 공급 단자(GND), 상기 제1전력 공급 단자와 상기 출력 단자 사이에 접속된 제1바이폴라 트랜지스터(11), 상기 출력 단자와 상기 제2전력 공급 단자 사이에 접속된 제2바이폴라 트랜지스터(12), 상기 제1및 제2바이폴라 트랜지스터의 베이스들에 접속되고 상기 제1및 제2바이폴라 트랜지스터들 중 하나를 턴온시키고 상기 제1및 제2바이폴라 트랜지스터들 중 하나를 턴오프시키는 제어 회로(2), 상기 제2바이폴라 트랜지스터의 베이스에 접속되고, 상기 제2바이폴라 트랜지스터의 베이스 전압을 상기 제2바이폴라 트랜지스터의 순방향 전압으로 클램프시키고, 상기 제2바이폴라 트랜지스터의 베이스와 에미터 사이의 임피던스 보다 높은 임피던스를 갖는 전압 클램프 회로(3), 상기 출력 단자에 접속되고, 상기 출력 단자의 전압을 검출하는 전압 검출 회로(41), 상기 전압 검출 회로와 상기 전압 클램프 회로 사이에 접속되고 상기 전압 검출 회로의 출력(N3)에 따라 상기 전압 클램프 회로의 클램프 동작을 해제하는 클램프 해제 회로(42, 43)을 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  3. 제2항에 있어서, 상기 전압 검출 회로와 상기 제2바이폴라 트랜지스터의 베이스 사이에 접속되고, 상기 전압 검출 회로의 출력에 따라 상기 제2바이폴라 트랜지스터를 디세이블링하는 디세이블링 회로(44)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  4. 제2항에 있어서, 상기 출력 단자와 전력 공급 단자 사이에 접속되고, 상기 출력 단자의 전압을 상기 전압 검출 회로의 출력에 따라 상기 전력 공급 단자의 전압으로 되게 하는 스위치(45)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  5. 고 전력 공급 단자(Vcc), 저 전력 공급 단자(GND), 입력 단자(IN), 출력 단자(OUT), 제1, 제2및 제3노드(N1, N2, N3), 상기 고 전력 공급 단자에 접속된 콜렉터, 상기 출력 단자에 접속된 에미터, 및 상기 제1노드에 접속된 베이스를 갖는 제1NPN형 트랜지스터(11), 상기 출력 단자에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제2노드에 접속된 베이스를 갖는 제2NPN형 트랜지스터(12), 상기 고 전력 공급 단자와 상기 제1노드 사이에 접속되고 상기 입력 단자에 접속된 게이트를 갖는 제1P-채널 MOS 트랜지스터(21), 상기 제1노드와 상기 제2노드 사이에 접속되고 상기 입력 단자에 접속된 게이트를 갖는 제1N-채널 MOS 트랜지스터(22), 상기 출력 단자에 접속된 입력과 상기 제3노드에 접속된 출력을 갖는 전압 검출 회로(41), 상기 고 전력 공급 단자에 접속된 소스, NMOS 트랜지스터(23)의 드레인에 접속된 드레인, 및 상기 제3노드에 접속된 게이트를 갖는 제2P-채널 MOS 트랜지스터(42), 상기 제2P-채널 MOS 트랜지스터의 드레인과 상기 제2노드 사이에 접속되고, 상기 입력 단자에 접속된 게이트를 갖는 제2N-채널 MOS 트랜지스터(23), 상기 고 전력 공급 단자에 접속된 소스, 상기 제3노드에 접속된 드레인, 및 상기 제3노드에 접속된 게이트를 갖는 제3P-채널 MOS 트랜지스터(43), 및 상기 제2노드와 상기 저 전력 공급 단자 사이에 접속된 전압 클램프 회로(3)을 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  6. 제5항에 있어서, 상기 전압 검출 회로는 CMOS 인버터를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  7. 제5항에 있어서, 상기 전압 클램프 회로는 상기 제2노드에 접속된 제1저항 수단(32), 및 상기 제2노드에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제1저항에 접속된 베이스를 갖는 제3NPN 트랜지스터(34)를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  8. 제7항에 있어서, 상기 제1저항 수단은 온 상태 MOS 트랜지스터(32')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  9. 제7항에 있어서, 상기 전압 클램프 회로는 상기 제2노드와 상기 제3NPN형 트랜지스터의 콜렉터 사이에 접속된 제2저항 수단(33)을 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  10. 제9항에 있어서, 상기 제2저항 수단은 온 상태 MOS 트랜지스터(33')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  11. 제7항에 있어서, 상기 전압 클램프 회로는 상기 제3NPN형 트랜지스터의 베이스와 상기 저 전력 공급 단자 사이에 접속된 캐패시터(35)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  12. 제5항에 있어서, 상기 전압 클램프 회로는 상기 제2노드에 접속된 제2저항 수단(33)과, 상기 제2저항 수단에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제2노드에 접속된 베이스를 갖는 제3NPN 트랜지스터(34)를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  13. 제12항에 있어서, 상기 제2저항 수단은 온 상태 MOS 트랜지스터(33')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  14. 제12항에 있어서, 상기 전압 클램프 회로는 상기 제3NPN형 트랜지스터의 베이스와 상기 저 전력 공급 단자 사이에 접속된 캐패시터(35)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  15. 제5항에 있어서, 상기 제2노드와 상기 저 전력 공급 단자 사이에 접속되고, 상기 제3노드에 접속된 게이트를 갖는 제3N-채널 MOS 트랜지스터(44)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  16. 제5항에 있어서, 상기 출력 단자와 상기 저 전력 공급 단자 사이에 접속되고, 상기 제3노드에 접속된 게이트를 갖는 제4 N-채널 MOS 트랜지스터(45)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  17. 고 전력 공급 단자(Vcc), 저 전력 공급 단자(GND), 입력 단자(IN), 출력 단자(OUT), 제1, 제2, 제3및 제4 노드(N1, N2, N3, N4) 상기 고 전력 공급 단자에 접속된 콜렉터, 상기 출력 단자에 접속된 에미터, 및 상기 제1노드에 접속된 베이스를 갖는 제1NPN형 트랜지스터(11), 상기 출력 단자에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제4 노드에 접속된 베이스를 갖는 제2NPN형 트랜지스터(12), 상기 고 전력 공급 단자와 상기 제1노드 사이에 접속되고 상기 입력 단자에 접속된 게이트를 갖는 제1P-채널 MOS 트랜지스터(21), 상기 제1노드와 상기 제2노드 사이에 접속되고 상기 입력 단자에 접속된 게이트를 갖는 제1N-채널 MOS 트랜지스터(22), 상기 출력 단자에 접속된 입력과 상기 제3노드에 접속된 출력을 갖는 전압 검출 회로(41), 상기 고 전력 공급 단자에 접속된 소스, NMOS 트랜지스터(23)의 드레인에 접속된 드레인, 및 상기 제3노드에 접속된 게이트를 갖는 제2P-채널 MOS 트랜지스터(42), 상기 제2P-채널 MOS 트랜지스터의 드레인과 상기 제2노드 사이에 접속되고, 상기 입력 단자에 접속된 게이트를 갖는 제2N-채널 MOS 트랜지스터(23), 상기 고 전력 공급 단자에 접속된 소스, 상기 제3노드에 접속된 드레인, 및 상기 제3노드에 접속된 게이트를 갖는 제3P-채널 MOS 트랜지스터(43), 상기 제2노드와 상기 저 전력 공급 단자 사이에 접속된 제1전압 클림프 회로(3), 및 상기 제4 노드와 상기 고 전력 공급 단자 및 저 전력 공급 단자에 접속된 제2전압 클램프 회로(5)를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  18. 제17항에 있어서, 상기 전압 검출 회로는 CMOS 인버터를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  19. 제17항에 있어서, 상기 제1전압 클램프 회로는 상기 제2노드에 접속된 제1저항 수단(32), 및 상기 제2노드에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제1저항 수단에 접속된 베이스를 갖는 제3NPN 트랜지스터(34)를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  20. 제19항에 있어서, 상기 제1저항 수단은 온 상태 MOS 트랜지스터(32')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  21. 제19항에 있어서, 상기 제1전압 클램프 회로는 상기 제2노드와 상기 제3NPN형 트랜지스터의 콜렉터 사이에 접속된 제2저항 수단(33)을 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  22. 제21항에 있어서, 상기 제2저항 수단은 온 상태 MOS 트랜지스터(33')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  23. 제19항에 있어서, 상기 제1전압 클램프 회로는 상기 제3NPN형 트랜지스터의 베이스와 상기 저 전력 공급 단자 사이에 접속된 캐패시터(35)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  24. 제17항에 있어서, 상기 제1전압 클램프 회로는 상기 제2노드에 접속된 제2저항 수단(33)와, 및 상기 제2저항 수단에 접속된 콜렉터, 상기 저 전력 공급 단자에 접속된 에미터, 및 상기 제2노드에 접속된 베이스를 갖는 제3NPN 트랜지스터(34)를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  25. 제24항에 있어서, 상기 저항 수단은 온 상태 MOS 트랜지스터(33')를 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  26. 제24항에 있어서, 상기 제1전압 클램프 회로는 상기 제3NPN형 트랜지스터의 베이스와 상기 저 전력 공급 단자 사이에 접속된 캐패시터(35)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  27. 제17항에 있어서, 상기 제2노드와 상기 저 전력 공급 단자 사이에 접속되고, 상기 제3노드에 접속된 게이트를 갖는 제3N-채널 MOS 트랜지스터(44)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  28. 제17항에 있어서, 상기 출력 단자와 상기 저 전력 공급 단자 사이에 접속되고 상기 제3노드에 접속된 게이트를 갖는 제4 N-채널 MOS 트랜지스터(45)를 더 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
  29. 제17항에 있어서, 상기 제2전압 클램프 회로는 상기 고 전력 공급 단자와 상기 제4 노드 사이에 접속된 제3저항 수단(51), 콜렉터, 베이스, 및 상기 저 전력 공급 단자에 접속된 에미터를 갖는 제4 NPN형 트랜지스터(54), 상기 제4 노드와 상기 제4 NPN형 트랜지스터의 베이스 사이에 접속된 제4 저항 수단(52), 및 상기 제4 노드와 상기 제4 NPN형 트랜지스터의 콜렉터 사이에 접속된 제5 저항 수단(53)을 포함하는 것을 특징으로 하는 푸쉬-풀 형 논리 장치.
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