JP3249355B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JP3249355B2 JP3249355B2 JP27020495A JP27020495A JP3249355B2 JP 3249355 B2 JP3249355 B2 JP 3249355B2 JP 27020495 A JP27020495 A JP 27020495A JP 27020495 A JP27020495 A JP 27020495A JP 3249355 B2 JP3249355 B2 JP 3249355B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ集積回
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
路の出力トランジスタ保護用のスパークキラーダイオー
ドを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】２相あるいは３相モータドライバ用等の
バイポーラ集積回路では、その１相分として図６に示し
たように、２つのＮＰＮトランジスタ１、２を用い一方
のトランジスタ１のエミッタと他方のトランジスタ２の
コレクタとの接続点から出力端子３を取り出した回路が
多用されている。２つのトランジスタの１、２の一方が
ＯＮし他方がＯＦＦする事により、出力端子３に接続さ
れたモータ（図示せず）を正方向あるいは逆方向に回転
させるような電流を流すものである。
バイポーラ集積回路では、その１相分として図６に示し
たように、２つのＮＰＮトランジスタ１、２を用い一方
のトランジスタ１のエミッタと他方のトランジスタ２の
コレクタとの接続点から出力端子３を取り出した回路が
多用されている。２つのトランジスタの１、２の一方が
ＯＮし他方がＯＦＦする事により、出力端子３に接続さ
れたモータ（図示せず）を正方向あるいは逆方向に回転
させるような電流を流すものである。
【０００３】モータのような誘導性負荷の場合、モータ
の回転／停止に伴う正／逆方向の起電力が発生する。従
来は、ＩＣ化されたトランジスタ２のコレクタ・エミッ
タ間にショットキーバリアダイオード４を接続し、前記
逆方向起電力によって出力端子３がＧＮＤ電位より低く
又はＶＣＣ電位より高くなった際にダイオード４がＯＮ
する事で前記起電力を固定電位へ逃がし、出力トランジ
スタ２とＩＣ内部を保護していた。特にダイオード４に
数Ａもの大電流を流す場合は、ダイオード４として個別
部品を用いて構成していた。
の回転／停止に伴う正／逆方向の起電力が発生する。従
来は、ＩＣ化されたトランジスタ２のコレクタ・エミッ
タ間にショットキーバリアダイオード４を接続し、前記
逆方向起電力によって出力端子３がＧＮＤ電位より低く
又はＶＣＣ電位より高くなった際にダイオード４がＯＮ
する事で前記起電力を固定電位へ逃がし、出力トランジ
スタ２とＩＣ内部を保護していた。特にダイオード４に
数Ａもの大電流を流す場合は、ダイオード４として個別
部品を用いて構成していた。
【０００４】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。バイポーラＩＣにおいてダイオードを
構成する場合、多くはＮＰＮトランジスタのＰＮ接合を
利用して形成するのが通常である（例えば、特願平７ー
１４３０２号）。図７を参照して、ＮＰＮトランジスタ
５は、Ｐ基板６上のＮ型エピタキシャル層を分離して形
成した島領域７をコレクタとし、表面にＰ型のベース領
域８とＮ＋エミッタ領域９を形成して構成される。１０
はコレクタコンタクト領域、１１はＮ＋埋め込み層、１
２はＰ＋分離領域である。ダイオード１３は、ＮＰＮト
ランジスタ５のベース・コレクタ接合を利用する。つま
り島領域７をカソードとし、ベース拡散で形成した領域
をアノード領域１４とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、Ｎ
ＰＮトランジスタ５のエミッタ・ベース接合を用いる
例、島領域７基板６とのＰＮ接合を利用する例がある
が、前者は耐圧が数Ｖしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板６
にＯＮ動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。バイポーラＩＣにおいてダイオードを
構成する場合、多くはＮＰＮトランジスタのＰＮ接合を
利用して形成するのが通常である（例えば、特願平７ー
１４３０２号）。図７を参照して、ＮＰＮトランジスタ
５は、Ｐ基板６上のＮ型エピタキシャル層を分離して形
成した島領域７をコレクタとし、表面にＰ型のベース領
域８とＮ＋エミッタ領域９を形成して構成される。１０
はコレクタコンタクト領域、１１はＮ＋埋め込み層、１
２はＰ＋分離領域である。ダイオード１３は、ＮＰＮト
ランジスタ５のベース・コレクタ接合を利用する。つま
り島領域７をカソードとし、ベース拡散で形成した領域
をアノード領域１４とするのである。この場合エミッタ
は利用しない。他にダイオードを形成する例として、Ｎ
ＰＮトランジスタ５のエミッタ・ベース接合を用いる
例、島領域７基板６とのＰＮ接合を利用する例がある
が、前者は耐圧が数Ｖしかなく先の用途には不向きであ
り、後者はアノードが接地電位に固定され、且つ基板６
にＯＮ動作時の大電流を流すので、寄生効果防止の点か
ら望ましくない。
【０００５】
【発明が解決しようとする課題】しかしながら、図７の
構成でも前記アノード領域１４と島領域７との接合面積
を増大することにより数Ａもの電流容量を確保すること
はできるものの、島領域７から基板６への漏れ電流ｉの
存在が無視できなくなる。例えばダイオード１３に１Ａ
の電流を流すと、基板６への漏れ電流ｉが数十ｍＡにも
なり、これが基板６の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってＩＣの
破壊という事態を招く事になる。
構成でも前記アノード領域１４と島領域７との接合面積
を増大することにより数Ａもの電流容量を確保すること
はできるものの、島領域７から基板６への漏れ電流ｉの
存在が無視できなくなる。例えばダイオード１３に１Ａ
の電流を流すと、基板６への漏れ電流ｉが数十ｍＡにも
なり、これが基板６の電位を上昇させて他の素子を誤動
作させたり、最悪の場合はラッチアップに陥ってＩＣの
破壊という事態を招く事になる。
【０００６】
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、ダイオードを構成するため
に縦型ＰＮＰトランジスタ構造を利用するものであり、
縦型ＰＮＰトランジスタのコレクタ埋め込み層、コレク
タ導出領域、およびエミッタ領域をアノードとし、縦型
ＰＮＰトランジスタのベースをカソードとし、且つコレ
クタ埋め込み層とコレクタ導出領域の周囲をＮ＋埋め込
み層とＮ＋導出領域とで囲み、Ｎ＋埋め込み層とＮ＋導
出領域にアノードと同じ電位あるいはアノードより高い
電位を与え、アノードと基板との間をＮ＋型の高濃度層
で分離することにより、アノードから基板への漏れ電流
を大幅に低減するものである。
欠点に鑑みなされたもので、ダイオードを構成するため
に縦型ＰＮＰトランジスタ構造を利用するものであり、
縦型ＰＮＰトランジスタのコレクタ埋め込み層、コレク
タ導出領域、およびエミッタ領域をアノードとし、縦型
ＰＮＰトランジスタのベースをカソードとし、且つコレ
クタ埋め込み層とコレクタ導出領域の周囲をＮ＋埋め込
み層とＮ＋導出領域とで囲み、Ｎ＋埋め込み層とＮ＋導
出領域にアノードと同じ電位あるいはアノードより高い
電位を与え、アノードと基板との間をＮ＋型の高濃度層
で分離することにより、アノードから基板への漏れ電流
を大幅に低減するものである。
【０００７】
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、第１、第２および第
３の島領域２１ａ、２３ｂ、２３ｃに各々ＮＰＮトラン
ジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイ
オード２４を集積化したバイポーラＩＣを示す断面図で
ある。
説明する。図１は本発明によって、第１、第２および第
３の島領域２１ａ、２３ｂ、２３ｃに各々ＮＰＮトラン
ジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイ
オード２４を集積化したバイポーラＩＣを示す断面図で
ある。
【０００８】同図において、２５はＰ型のシリコン半導
体基板、２６はＮ＋型の埋め込み層、２７ａ、２７ｂは
Ｐ＋分離領域、２８はＮＰＮトランジスタ２２のＰ型の
ベース領域、２９はＮＰＮトランジスタ２２のＮ＋型の
エミッタ領域、３０はＮＰＮトランジスタ２２のＮ＋型
のコレクタ低抵抗領域、３１はＰ＋コレクタ埋め込み
層、３２はＰ＋コレクタ導出領域、３３はＮ型のウェル
領域、３４はＰ＋型のエミッタ領域、３５はＮ＋ベース
コンタクト領域、３６は縦型ＰＮＰトランジスタのＮ＋
導出領域、３７はＰ＋アノード埋め込み層、３８はＰ＋
アノード導出領域、３９はＰ＋アノード領域、４０はＮ
＋カソードコンタクト領域、４１はダイオード２４のＮ
＋導出領域、４２は酸化膜、４３は酸化膜４２に設けた
コンタクトホールを介して各拡散領域にコンタクトする
アルミ電極である。
体基板、２６はＮ＋型の埋め込み層、２７ａ、２７ｂは
Ｐ＋分離領域、２８はＮＰＮトランジスタ２２のＰ型の
ベース領域、２９はＮＰＮトランジスタ２２のＮ＋型の
エミッタ領域、３０はＮＰＮトランジスタ２２のＮ＋型
のコレクタ低抵抗領域、３１はＰ＋コレクタ埋め込み
層、３２はＰ＋コレクタ導出領域、３３はＮ型のウェル
領域、３４はＰ＋型のエミッタ領域、３５はＮ＋ベース
コンタクト領域、３６は縦型ＰＮＰトランジスタのＮ＋
導出領域、３７はＰ＋アノード埋め込み層、３８はＰ＋
アノード導出領域、３９はＰ＋アノード領域、４０はＮ
＋カソードコンタクト領域、４１はダイオード２４のＮ
＋導出領域、４２は酸化膜、４３は酸化膜４２に設けた
コンタクトホールを介して各拡散領域にコンタクトする
アルミ電極である。
【０００９】第１、第２、第３の島領域２１ａ、２１
ｂ、２１ｃは、基板２５の上に形成したエピタキシャル
層をＰ＋分離領域２８ａ、２９ｂで接合分離することに
より形成されている。ＮＰＮトランジスタ２２のコレク
タ低抵抗領域３０は、第１の島領域２１ａの表面からＮ
＋埋め込み層２６に達し、ＮＰＮトランジスタ２２のコ
レクタ直列抵抗を減じる働きを有する。従ってこのトラ
ンジスタは高耐圧、大電流型であり図６の用途に適して
いる。
ｂ、２１ｃは、基板２５の上に形成したエピタキシャル
層をＰ＋分離領域２８ａ、２９ｂで接合分離することに
より形成されている。ＮＰＮトランジスタ２２のコレク
タ低抵抗領域３０は、第１の島領域２１ａの表面からＮ
＋埋め込み層２６に達し、ＮＰＮトランジスタ２２のコ
レクタ直列抵抗を減じる働きを有する。従ってこのトラ
ンジスタは高耐圧、大電流型であり図６の用途に適して
いる。
【００１０】縦型ＰＮＰトランジスタ２３は、基板２５
表面からＮ＋埋め込み層２６に重畳して設けたＰ＋コレ
クタ埋め込み層３１がコレクタとなり、コレクタ埋め込
み層２６に達するコレクタ導出領域３２で囲まれたＮ型
領域をベースとする。この例ではＮウェル領域３３を設
けて、電界加速による高ｈｆｅ化とベース幅減による高
ｆｔ化、および高耐圧化（ＶCEO）を図っている。コレ
クタ導出領域３２の外側にはＮ＋導出領域３６を設けて
これを囲み、図示せぬ電極により電源電位ＶＣＣあるい
はエミッタ領域３４の電位を印加している。これはコレ
クタ導出領域３２をエミッタ、島領域２１ｂをベース、
分離領域２７ａ、２７ｂをコレクタとする寄生ＰＮＰト
ランジスタの発生を抑制するためであり、この縦型ＰＮ
Ｐトランジスタを前記大電力ＮＰＮトランジスタと相補
対にできる大電力型のＰＮＰトランジスタとすることが
できる。
表面からＮ＋埋め込み層２６に重畳して設けたＰ＋コレ
クタ埋め込み層３１がコレクタとなり、コレクタ埋め込
み層２６に達するコレクタ導出領域３２で囲まれたＮ型
領域をベースとする。この例ではＮウェル領域３３を設
けて、電界加速による高ｈｆｅ化とベース幅減による高
ｆｔ化、および高耐圧化（ＶCEO）を図っている。コレ
クタ導出領域３２の外側にはＮ＋導出領域３６を設けて
これを囲み、図示せぬ電極により電源電位ＶＣＣあるい
はエミッタ領域３４の電位を印加している。これはコレ
クタ導出領域３２をエミッタ、島領域２１ｂをベース、
分離領域２７ａ、２７ｂをコレクタとする寄生ＰＮＰト
ランジスタの発生を抑制するためであり、この縦型ＰＮ
Ｐトランジスタを前記大電力ＮＰＮトランジスタと相補
対にできる大電力型のＰＮＰトランジスタとすることが
できる。
【００１１】ダイオード２４の構造は、基本的に縦型Ｐ
ＮＰトランジスタ２３と同様である。即ち、埋め込み層
２６に重畳して設けたＰ＋アノード埋め込み層３７、島
領域２１ｃ表面からアノード埋め込み層３７に達するＰ
＋アノード導出領域３８で囲まれた島領域のＮ型層４４
の表面に形成したアノード領域３９をアノードとし、前
記アノード導出領域３９で囲まれた島領域のＮ型層４４
をカソードとしてＰＮ接合ダイオードが構成される。但
しアノード領域３９とアノード導出領域３８とは電極４
３ａにより短絡する。これをＰＮＰトランジスタでいえ
ば、エミッタ・コレクタ間を短絡して形成したダイオー
ドということになる。また、前記囲まれたＮ型層４４に
はＮウェル領域３３を形成しない。これは高濃度接合に
なることによるＰＮ接合の逆方向リーク電流が増大する
ことを防止するものである。
ＮＰトランジスタ２３と同様である。即ち、埋め込み層
２６に重畳して設けたＰ＋アノード埋め込み層３７、島
領域２１ｃ表面からアノード埋め込み層３７に達するＰ
＋アノード導出領域３８で囲まれた島領域のＮ型層４４
の表面に形成したアノード領域３９をアノードとし、前
記アノード導出領域３９で囲まれた島領域のＮ型層４４
をカソードとしてＰＮ接合ダイオードが構成される。但
しアノード領域３９とアノード導出領域３８とは電極４
３ａにより短絡する。これをＰＮＰトランジスタでいえ
ば、エミッタ・コレクタ間を短絡して形成したダイオー
ドということになる。また、前記囲まれたＮ型層４４に
はＮウェル領域３３を形成しない。これは高濃度接合に
なることによるＰＮ接合の逆方向リーク電流が増大する
ことを防止するものである。
【００１２】縦型ＰＮＰトランジスタ２３と同じく、ア
ノード埋め込み層３７とアノード導出領域３８を囲むよ
うに島領域２１ｃ表面から埋め込み層２６に達するＮ＋
型の導出領域４１が設けられ、電極４３によりアノード
領域３８と同じ電位あるいはアノード領域３８より高い
電位が与えられる。図２を参照して、図１のダイオード
部分の拡大断面図を図２（Ａ）、図７のダイオード部分
の拡大断面図を図２（Ｂ）に示す。図２（Ｂ）におい
て、ダイオードのＯＮ電流ｉの基板への漏れ電流は、ア
ノード領域１４をエミッタ、島領域７をベース、分離領
域をコレクタとする寄生ＰＮＰトランジスタ５０の電流
増幅率に依存するが、電流ｉが流れることは寄生ＰＮＰ
トランジスタ５０のベース・エミッタ接合がＯＮである
ことを意味するので、寄生ＰＮＰトランジスタは必ずＯ
Ｎ状態となり、基板２５への漏れ電流を止めることは不
可能である。
ノード埋め込み層３７とアノード導出領域３８を囲むよ
うに島領域２１ｃ表面から埋め込み層２６に達するＮ＋
型の導出領域４１が設けられ、電極４３によりアノード
領域３８と同じ電位あるいはアノード領域３８より高い
電位が与えられる。図２を参照して、図１のダイオード
部分の拡大断面図を図２（Ａ）、図７のダイオード部分
の拡大断面図を図２（Ｂ）に示す。図２（Ｂ）におい
て、ダイオードのＯＮ電流ｉの基板への漏れ電流は、ア
ノード領域１４をエミッタ、島領域７をベース、分離領
域をコレクタとする寄生ＰＮＰトランジスタ５０の電流
増幅率に依存するが、電流ｉが流れることは寄生ＰＮＰ
トランジスタ５０のベース・エミッタ接合がＯＮである
ことを意味するので、寄生ＰＮＰトランジスタは必ずＯ
Ｎ状態となり、基板２５への漏れ電流を止めることは不
可能である。
【００１３】これに対し図２（Ａ）の構成では、アノー
ド領域３９からＮ型層４４およびアノード導出領域３８
からＮ型層４４へＯＮ電流ｉが流れ、このときの基板２
５への漏れ電流は、アノード埋め込み層３７をエミッ
タ。埋め込み層２６をベース、基板２５をコレクタとす
る寄生ＰＮＰトランジスタ５０の動作に依存する。本発
明では埋め込み層２６に導出領域４１を介してアノード
埋め込み層３７と同電位あるいはそれより高い電位を与
えているので、寄生ＰＮＰトランジスタ５０のベース・
エミッタ接合がＯＮする事がない。従って、寄生ＰＮＰ
トランジスタ５０はＯＮすることなく、基板２５への漏
れ電流を防止できる。
ド領域３９からＮ型層４４およびアノード導出領域３８
からＮ型層４４へＯＮ電流ｉが流れ、このときの基板２
５への漏れ電流は、アノード埋め込み層３７をエミッ
タ。埋め込み層２６をベース、基板２５をコレクタとす
る寄生ＰＮＰトランジスタ５０の動作に依存する。本発
明では埋め込み層２６に導出領域４１を介してアノード
埋め込み層３７と同電位あるいはそれより高い電位を与
えているので、寄生ＰＮＰトランジスタ５０のベース・
エミッタ接合がＯＮする事がない。従って、寄生ＰＮＰ
トランジスタ５０はＯＮすることなく、基板２５への漏
れ電流を防止できる。
【００１４】図３以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図３（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２５６を準備する。基
板２５の表面を熱酸化して酸化膜を形成し、該酸化膜の
上にレジストを塗布、露光、現像し該レジストパターン
をマスクとして前記酸化膜をエッチングすることにより
酸化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２５表面に
アンチモンまたは砒素を初期拡散する。同様に、酸化膜
マスクまたはレジストマスクを用いてボロンを初期導入
し、Ｐ＋コレクタ埋め込み層３１、Ｐ＋アノード埋め込
み層３７、および分離領域２７ａを同時形成する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図３（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２５６を準備する。基
板２５の表面を熱酸化して酸化膜を形成し、該酸化膜の
上にレジストを塗布、露光、現像し該レジストパターン
をマスクとして前記酸化膜をエッチングすることにより
酸化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２５表面に
アンチモンまたは砒素を初期拡散する。同様に、酸化膜
マスクまたはレジストマスクを用いてボロンを初期導入
し、Ｐ＋コレクタ埋め込み層３１、Ｐ＋アノード埋め込
み層３７、および分離領域２７ａを同時形成する。
【００１５】図３（Ｂ）を参照して、前記酸化膜を除去
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚８〜１６μのエピタキシャル層５１を形成する。
エピタキシャル層５１表面に選択的にリンを初期拡散し
てＮ＋コレクタ導出領域、縦型ＰＮＰトランジスタ２３
のＮ＋導出領域３６、およびダイオード２４のＮ＋導出
領域４１を同時に形成する。
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚８〜１６μのエピタキシャル層５１を形成する。
エピタキシャル層５１表面に選択的にリンを初期拡散し
てＮ＋コレクタ導出領域、縦型ＰＮＰトランジスタ２３
のＮ＋導出領域３６、およびダイオード２４のＮ＋導出
領域４１を同時に形成する。
【００１６】続いて縦型ＰＮＰトランジスタ２３のＮウ
ェル領域をイオン注入により形成する。図４（Ａ）を参
照して、縦型ＰＮＰトランジスタ２３のＮウェル領域３
３をイオン注入により形成し、基板２５全体に約１１０
０℃、３〜４時間の熱処理を加えることにより、Ｎ型ウ
ェル領域３３他を熱拡散する。
ェル領域をイオン注入により形成する。図４（Ａ）を参
照して、縦型ＰＮＰトランジスタ２３のＮウェル領域３
３をイオン注入により形成し、基板２５全体に約１１０
０℃、３〜４時間の熱処理を加えることにより、Ｎ型ウ
ェル領域３３他を熱拡散する。
【００１７】図４（Ｂ）を参照して、エピタキシャル層
５０Ｐ＋分離領域２７ｂを形成し、エピタキシャル層５
０を複数の島領域２１ａ、２１ｂ、２１ｃを形成する。
図５（Ａ）を参照して、第２のエピタキシャル層３８表
面からボロンを拡散することによりＮＰＮトランジスタ
２４のＰ型ベース領域２８を形成し、更にボロンをイオ
ン注入してＰ＋型のアノード領域３９、Ｐ＋エミッタ領
域３４を形成し、更にリン又は砒素を拡散してカソード
コンタクト領域４０、ベースコンタクト領域３５、エミ
ッタ領域２９を形成する。
５０Ｐ＋分離領域２７ｂを形成し、エピタキシャル層５
０を複数の島領域２１ａ、２１ｂ、２１ｃを形成する。
図５（Ａ）を参照して、第２のエピタキシャル層３８表
面からボロンを拡散することによりＮＰＮトランジスタ
２４のＰ型ベース領域２８を形成し、更にボロンをイオ
ン注入してＰ＋型のアノード領域３９、Ｐ＋エミッタ領
域３４を形成し、更にリン又は砒素を拡散してカソード
コンタクト領域４０、ベースコンタクト領域３５、エミ
ッタ領域２９を形成する。
【００１８】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。
にアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用す
ることにより、ダイオード２４を効率よく組み込むこと
ができる。
【００１９】
【発明の効果】以上に説明したとおり、本発明によれば
基板２５への漏れ電流を大幅に低減したダイオード素子
２４を集積化できる利点を有する。漏れ電流を低減する
ことで、集積回路における誤動作、ラッチアップの防止
を図ることができる。従って出力トランジスタのスパー
クキラーダイオードをも集積化できるので、電子機器の
小型化、高密度化に寄与できるものである。また、縦型
ＰＮＰトランジスタ２３の構造を利用できるので、工程
を複雑にすることなく、集積化できる利点を有する。
基板２５への漏れ電流を大幅に低減したダイオード素子
２４を集積化できる利点を有する。漏れ電流を低減する
ことで、集積回路における誤動作、ラッチアップの防止
を図ることができる。従って出力トランジスタのスパー
クキラーダイオードをも集積化できるので、電子機器の
小型化、高密度化に寄与できるものである。また、縦型
ＰＮＰトランジスタ２３の構造を利用できるので、工程
を複雑にすることなく、集積化できる利点を有する。
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】従来例を説明する回路図である。
【図７】従来例を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/861 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (5)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の表面に形成した複数の逆導電型の埋め
込み層と、 前記基板の上に形成した逆導電型のエピタキシャル層
を、前記埋め込み層の各々を囲むように分離することで
形成した少なくとも第１、第２、及び第３の島領域と、 前記第１の島領域に形成した、一導電型のベース領域、
及び前記一導電型のベース領域の表面に形成した逆導電
型のエミッタ領域と、 前記第１の島領域の表面から前記逆導電型の埋め込み層
に達するコレクタ低抵抗領域と、 前記第２の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のコレクタ埋め込み層と、 前記第２の島領域の表面から前記コレクタ埋め込み層に
達する一導電型のコレクタ導出領域と、 前記コレクタ導出領域で囲まれた逆導電型のベース領域
と、 前記ベース領域の表面に形成した一導電型のエミッタ領
域と、 前記第３の島領域の前記逆導電型の埋め込み層に接して
埋め込まれた、一導電型のアノード埋め込み層と、 前記第３の島領域の表面から前記アノード埋め込み層に
達する一導電型のアノード導出領域と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
に形成した、一導電型のアノード領域、および逆導電型
のカソードコンタクト領域と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
み層に達し、前記アノード埋め込み層を囲む逆導電型の
導出領域と、 前記アノード領域と前記アノード導出領域とを短絡する
手段と、 前記逆導電型の導出領域に前記アノード領域と同じ電位
あるいは前記アノード領域の電位より高い電位を印加す
る手段とを具備することを特徴とする半導体集積回路。 - 【請求項２】 前記カソード領域が前記コレクタ低抵抗
領域と、前記アノード領域が前記逆電型のエミッタ領域
に各々接続され且つ前記コレクタ導出領域が出力端子に
接続されていることを特徴とする請求項１記載の半導体
集積回路。 - 【請求項３】 一導電型の半導体基板の表面に複数の逆
導電型の埋め込み層を形成する工程と、 前記埋め込み層に重畳する一導電型のコレクタ埋め込み
層とアノード埋め込み層を形成する工程と、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程と、 前記エピタキシャル層を分離して少なくとも第１、第
２、及び第３の島領域を形成する工程と、 前記第１の島領域にその表面から前記埋め込み層に達す
る逆導電型のコレクタ低抵抗領域を形成し、同時に前記
第３の島領域にその表面から前記埋め込み層に達する逆
導電型の導出領域を形成する工程と、 前記第２の島領域の表面にその表面から前記コレクタ埋
め込み層に達する一導電型のコレクタ導出領域を形成
し、同時に前記第３の島領域にその表面から前記アノー
ド埋め込み層に達するアノード導出領域を形成する工程
と、 前記第１の島領域に一導電型のベース領域と逆導電型の
エミッタ領域を形成して前記第１の島領域をコレクタと
するトランジスタを形成する工程と、 前記第２の島領域の前記コレクタ導出領域で囲まれた領
域に一導電型のエミッタ領域を形成し、前記コレクタ導
出領域で囲まれた領域をベースとするトランジスタを構
成する工程と、 前記第３の島領域のアノード導出領域で囲まれた逆導電
型の領域に一導電型のアノード領域を形成し、前記囲ま
れた領域をカソードとするダイオードを形成する工程
と、を具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項４】 前記コレクタ埋め込み層と同時に分離領
域の下部分を形成し、前記コレクタ導出領域の形成と同
時に分離領域の上部分を形成し、前記下部分と上部分と
を連結する事で前記エピタキシャル層を分離することを
特徴とする請求項３記載の半導体集積回路の製造方法。 - 【請求項５】 前記第２の島領域のエミッタ領域の形成
と前記第３の島領域のアノード領域とを同時に形成する
ことを特徴とする請求項３記載の半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27020495A JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27020495A JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116021A JPH09116021A (ja) | 1997-05-02 |
| JP3249355B2 true JP3249355B2 (ja) | 2002-01-21 |
Family
ID=17482987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27020495A Expired - Fee Related JP3249355B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3249355B2 (ja) |
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|---|---|---|---|---|
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| JP2006237079A (ja) * | 2005-02-22 | 2006-09-07 | Mitsumi Electric Co Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-10-18 JP JP27020495A patent/JP3249355B2/ja not_active Expired - Fee Related
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| JPH09116021A (ja) | 1997-05-02 |
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