JP4062226B2 - 基板検査装置 - Google Patents

Description

本発明は、回路基板の検査技術に係わり、特に、高速且つ大容量のデジタルデータを取り扱う画像処理の様な回路基板に対し、動作評価および機能検査を効率的に行うのに好適な検査装置に関するものである。

例えば、デジタル画像処理を行う回路は、データ補正用マトリクス演算や配列変換等を行う複数の演算ブロックを持ち、そのブロックの組み合せで構成されている。その回路の検証または機能検査では、回路基板を製品に装着し出力データを可視状態（モニター表示、プリンタ印字、等）にして目視することで判定したり、または、出力データの一部を取り込み、演算された設計値と同データであるかを判定している。

このような従来からの人による感応検査技術または代用した部分的な抽出検査技術では、検査対象の回路の保有する全ての機能を網羅する様な精度の高い判定を実施することは困難である。また、部分的な抽出検査では、製品使用時での不具合発生現象と回路との因果関係を解明するのは困難であり、不具合解析に時間がかかってしまう。

尚、回路基板の検査装置に関する従来技術としては、特許文献１，２に記載の技術がある。特許文献１の技術では、良品回路基板における実際の測定値をメモリなどに基準データとして記憶させておき、検査対象の回路基板で測定した測定値と、メモリに記憶されている基準データとを順次比較することによって回路基板の良否を判定している。

また、特許文献２では、良品基板から得られる正規の応答パターンデータと、テスト基板から得られる応答パターンデータとの差異をデータ検出手段によりディジタル的に検出する技術が開示されている。

しかし、これらの従来技術では、上述のデジタル画像処理を行う回路のように、複数の機能ブロックを有する回路基板を検査対象とした場合、どの機能ブロックに不具合があるのかを容易に特定することはできない。

また、上記従来技術では、良品基板から基準データおよび正規の応答パターンデータを得るための作業行程と、検査対象の基板からのデータを得るための作業工程が分かれているので、例えば、複写機に実装された画像処理基板のように、製品に実装された状態での基板の検査を行うことはできない。また、逆に、良品基板を実装した製品を用いて被検査基板の検査を行うことはできない。
特開２００１−２３５５０５号公報 特開平１−１００４７４号公報

解決しようとする問題点は、従来の技術では、複数の機能ブロックを有する回路基板における不具合のある機能ブロックの特定が容易でない点と、製品に実装された状態での基板の検査を行うことはできない点、また、良品基板を実装した製品を用いて被検査基板の検査を行うことはできない点などである。

上記目的を達成するため、本発明は、図１に示すように、被検査基板（２）の検査に用いる複数のテストデータ（１１ａ〜１１ｃ）を記憶装置（メモリ１１）に領域別に格納するテストデータ格納部（１２）と、記憶装置（１１）から指定のテストデータを読み出して被検査基板（２）への入力データビット幅に変換して該被検査基板（２）に入力するデータ出力部（１３）と、入力したテストデータに対して被検査基板（２）から出力される処理後データ（１１ｇ）を記憶装置（１１）のデータビット幅に変換して該記憶装置（１１）に領域別に格納するデータ入力部（１４）と、予め正常な被検査基板（２）から複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データ（１１ｄ〜１１ｆ）として記憶装置（１１）に領域別に格納する期待値データ格納部（１５）と、テストデータ（１１ａ〜１１ｃ）の格納領域アドレス情報と期待値データ（１１ｄ〜１１ｆ）の格納領域アドレス情報を対応付けて管理するアドレス管理部（１６）と、処理後データ（１１ｇ）と、この処理後データ（１１ｇ）元のテストデータ（１１ａ〜１１ｃ）にアドレス管理部（１６）で対応付けられた期待値データ（１１ｄ〜１１ｆ）とをビット毎、または任意のビット幅単位で逐次比較して、ビット幅毎に良否判定の結果をカウントしカウント結果を出力するハードウェアからなる比較判定部（１７）とを有し、被検査基板（２）を処理機能別に良否判定することを特徴とする。あるいは、テストデータ格納部（１２）を、被検査基板（３６）を設けた製品（３４）における当該被検査基板（３６）の前段部に接続し、製品（３４）の前段部から出力されたデータをテストデータとして記憶装置に格納すること、および、期待値データ格納部（１５）を、正常な被検査基板（３６）を設けた製品（３４）における当該被検査基板（３６）の後段部に接続し、製品（３４）の後段部から出力されたデータを期待値データとして記憶装置に格納すること等を特徴とする。

本発明によれば、画像処理回路のようなデジタルデータの演算アルゴリズム処理機能を保有する回路に対し、検査対象の回路の保有する全ての機能を網羅する様な精度の高い判定を実施することが可能である。また、そのような回路から処理出力されるデータを全て生データのまま直接取り込み、その取り込みデータを詳細にビット比較判定を行うことができ、より製品動作に近い形で回路(基板)単体での検査が実施可能である。またハードウェアによる比較のため、ソフトウェアより高速且つＯＳ（Operating System）等に左右されない安定したタイミングで比較判定の実行が可能である。よって高速で且つ大容量データを取り扱う画像処理回路の動作評価および検査判定を効率的に精度良く実施することが可能となる。また、製品における不具合発生にて回路基板に不具合起因する場合、不具合回路基板単体での解析に際し、製品実動作と同様の不具合発生する画像データを回路基板単体への入力データとして用いることができ、製品不具合現象を回路不具合現象として捉えることができる。出力画像イメージの何処で、どのように不具合が発生しているかを回路基板単体の解析で追うことが可能となる。また、従来の比較判定用基準値を別途計算により作成している技術では、カスタムＡＳＩＣ（Application Specific Integrated Circuit）を使用する様な複雑な演算アルゴリズムを持つ回路では出力された結果を容易に算出できず、期待値データとして容易に作成できないが、本発明では、この様な場合にも、期待値データを実際の製品からの出力データを用いることで、期待値データの作成容易にすることが可能となる。

以下、図を用いて本発明を実施するための最良の形態例を説明する。

図１は、本発明に係わる基板検査装置の構成例を示すブロック図であり、図２は、図１における基板検査装置を用いた検査システムの構成例を示す説明図である。図２において、２１は基板検査装置（図中「検査用回路」と記載）、２２は検査の対象となる被検査基板、２３はパーソナルコンピュータからなる制御装置（図中「制御ＰＣ」と記載）である。

基板検査装置２１は、図１における基板検査装置（図中「検査用回路」と記載）１に示すように、制御装置（「制御ＰＣ」）３との信号の入出力制御を行う制御部１０と、記憶装置としてのメモリ１１、制御部１０を介して制御装置３から入力される被検査基板２の検査に用いる複数のテストデータ１１ａ〜１１ｃをメモリ１１に領域別に格納するテストデータ格納部１２と、メモリ１１から例えば制御部１０を介して制御装置３から指定されるテストデータを読み出して被検査基板２に入力するデータ出力部１３と、入力したテストデータに対して被検査基板２から出力される処理後データ１１ｇをメモリ１１に格納するデータ入力部１４と、予め正常な被検査基板（２）から複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データ１１ｄ〜１１ｆとしてメモリ１１に領域別に格納する期待値データ格納部１５と、メモリ１１におけるテストデータ１１ａ〜１１ｃの格納領域アドレス情報と期待値データ１１ｄ〜１１ｆの格納領域アドレス情報を対応付けて管理するアドレス管理部１６と、処理後データ１１ｇとこの処理後データ１１ｇ元のテストデータ１１ａ〜１１ｃにアドレス管理部１６で対応付けられた期待値データ１１ｄ〜１１ｆとをビット毎に逐次比較して、指定のテストデータ（１１ａ〜１１ｃ）で特定される被検査基板におけるデータ処理ブロック２ａの各処理機能（１，２，…ｎ）の良否を判定する比較判定部（図中「データ比較判定部」と記載）１７とにより構成されている。

このような構成により、本例の基板検査装置１では、外部の制御装置３からのテストデータ１１ａ〜１１ｃを被検査装置２の各データ処理機能ブロック（処理１，２，…ｎ）に入力し、被検査装置２から出力される処理後データ（１〜ｎ）１１ｇを取り込みメモリ１１に格納する。そして、その格納した処理後データ（１〜ｎ）１１ｇと、予め正常な被検査装置（２）にテストデータ１１ａ〜１１ｃを入力して獲得しメモリ１１の所定領域に保有している期待値データ１１ｄ〜１１ｆとを比較判定回路１７において、ビット単位で比較照合することにより被検査基板２の動作検証を行う。

このように、基板検査装置１においては、ハードウェア上の大容量のメモリ１１を用い、メモリ１１の任意の領域サイズ指定でデータの入出力およびコピーを行う。また、比較判定部１７において、ハードウェア上でデータをビット毎に逐次比較判定する、

また、被検査基板２のデータ処理設定を変更した場合、出力される処理後データの変更に応じた複数の期待値データを用意しており、装置構成を変更することなく幾つかの検査を実施することが可能である。また、基板検査装置に検査用の入力データ（テストデータ）を複数用意しており、被検査基板２の回路内の処理機能ブロック（処理１，２，…ｎ）を検証する最適な組み合せパターンを選択し、被検査基板２の回路内にある個々の処理機能ブロックの動作検証を実施することができる。

尚、被検査基板２内にテストデータを生成するパターン発生回路２ｂを保有する場合は、このテストパターンデータを代用とすることも可能である。あるいは、次の図３で示すようにして、被検査基板２を製品動作設定にしておき、入力データを実際の製品に使用するデータを用いることで、被検査基板２の回路単体での動作を擬似的に製品装着状態における動作として検査を実施することができる。

図３は、本発明に係わる基板検査装置を用いた基板検査システムの構成例を示すブロック図であり、図４は、図３における基板検査システムで生成されるファイルの構成例を示す説明図出力ある。

図３に示す基板検査システムでは、被検査基板である画像処理部３２の検査に用いるテストデータとして、正常な画像処理部３６を実装した複写機製品３４から出力されるデータを用いる。

すなわち、本例では、ケーブルａにより、基板検査装置（図中「検査用回路」と記載）３１内の図示していないテストデータ格納部を、正常な被検査基板を設けた複写機製品３４におけるこの被検査基板の前段部に相当するスキャナ部３５の出力コネクタに接続し、テストデータ格納部により、スキャナ部３５から出力されたデータをテストデータとしてメモリ３１ｂに格納する。

また、ケーブルｂにより、基板検査装置３１内の図示していない期待値データ格納部を、複写機製品３４における被検査基板の後段部に相当するプリンタ部３７の入力コネクタ（被検査基板の出力コネクタ）に接続し、期待値データ格納部により、複写機製品３４における正常な被検査基板から出力されたデータを期待値データとしてメモリ３１ｂに格納する。

そして、基板検査装置３１は、複写機製品３４のスキャナ部３５から取得したテストデータを画像処理部（被検査基板）３２に入力し、画像処理部（被検査基板）３２から出力された処理後データと、複写機製品３４の正常な画像処理部３６から入手した期待値データとを比較して、画像処理部（被検査基板）３２に対する検査を行う。

このように本例では、被検査基板（画像処理部３２）へ入力するテストデータを予め用意する技術として、実際の製品（複写機製品３４）で使用されるデータを用いることが可能であり、また、基板検査装置３１に期待値データを予め用意する技術として、実際に製品（複写機製品３４）で使用されるデータを用いることが可能である。これにより、製品現象と同等の現象の再現性を得ることができ、基板不具合の解析が容易となる。

また、このようにメモリ３１ｂに格納したテストデータおよび期待値データは、制御ＰＣ３３においてアップロードして、図４に示すように、ヘッダ部分とデータ編集部分からなるファイルとして記憶媒体に格納する。そして、対象となる基板（被検査基板２，２２，３２等）の検査時には、制御ＰＣ３３から基板検査装置３１上のメモリ３１ｂヘ当該ファイルデータを転送（ダウンロード）する。このように、ファイル操作することによりテストデータおよび期待値データの取り扱いが容易となる。

尚、図３に示す例では、予め正常（良品）な被検査基板を実装した製品を利用して、他の被検査基板単体の検査を行う構成として説明したが、例えば、画像処理部３２に正常品を用い、複写機製品３４に実装された画像処理部３６に対する検査を行う構成としても良い。

すなわち、ケーブルａにより、基板検査装置３１内の図示していないテストデータ格納部を、良否が不明な検査対象の被検査基板（画像処理部３６）を実装した複写機製品３４におけるこの被検査基板（画像処理部３６）の前段部に相当するスキャナ部３５の出力コネクタに接続し、テストデータ格納部により、スキャナ部３５から出力されたデータをテストデータとしてメモリ３１ｂに格納する。

そして、基板検査装置３１内の図示していないデータ出力部により、メモリ３１ｂからテストデータを読み出して正常な被検査基板としての画像処理部３２に入力し、この正常な画像処理部３２から出力される処理後データを期待値データ格納部により期待値データとしてメモリ３１ｂに格納する。

また、ケーブルｂにより、基板検査装置３１内の図示していないデータ入力部を、複写機製品３４に実装された画像処理部３６（被検査基板）における後段部に相当するプリンタ部３７の入力コネクタ（画像処理部３６の出力コネクタ）に接続し、期待値データ格納部により、複写機製品３４における正常な被検査基板から出力されたデータを期待値データとしてメモリ３１ｂに格納する。

そして、基板検査装置３１内のデータ入力部により、複写機製品３４の画像処理部３６における後段部に相当する画像処理部３６の出力コネクタ（プリンタ部３７の入力コネクタ）から出力される処理後データをメモリ３１ｂに格納し、比較判定部において、処理後データと、対応する期待値データとを比較照合することで、複写機製品３４内部に実装された画像処理部３６（被検査基板）に対する検査を行う。

尚、正常さが保証された複写機製品３４のスキャナ部３５からの出力データ、および、画像処理部３６からの出力データをメモリに記憶した基板検査装置３１を、接続用のケーブルａ，ｂを介してのデータの流れを逆にすることで、当該被検査基板を実装した製品のエミュレーションに利用することができる。

すなわち、メモリに記憶したスキャナ部３５からの出力データを、ケーブルａを介して他の良否の不明な複写機製品（３４）の画像処理部（３６）に入力することにより、当該複写機製品（３４）の画像処理部（３６）およびプリンタ部３７の検査を行うことができ、また、メモリに記憶した画像処理部３６からの出力データを、ケーブルｂを介して他の良否の不明な複写機製品（３４）のプリンタ部（３７）に入力することにより、当該複写機製品（３４）のプリンタ部３７の検査を行うことができる。

次に、図１に示す例の基板検査装置１において、被検査基板２から処理出力される大容量の処理後データを効率よくメモリ１１に取り込むために設けたデータ入力部１４におけるデータ変換部１４ａに関して、図５を用いて説明する。図５は、図１における基板検査装置のデータ入力部に設けたデータ変換部の処理動作例を示す説明図である。

被検査基板２の出力データを基板検査装置１に取り込む際の、被検査基板２からの出力データのビット幅は、被検査基板２によって、基板検査装置１のメモリ１１のビット幅とは異なる。そこで、被検査基板２からの任意のビット幅の出力データをメモリ１１のデータビット幅に合わせるために、データ入力部１４にはデータ変換部１４ａを設けている。

すなわち、データ変換部１４ａは、被検査基板２からの数クロック分の出力データを基板検査装置上のＰＬＤ（Programmable Logic Device）内レジスタへ蓄えておき、出力データを分配し、メモリ１１のビット幅分のデータが揃ったところで、当該データをメモリ１１に書き込む。

例えば、図５に示すように、メモリ１１としてＳＤＲＡＭメモリ（データ幅６４ビット）を用いて、被検査基板２からの１６ビットデータ出力を取り込む場合、出力データ４回分をＳＤＲＡＭメモリの１アドレスに格納する。この時、ＳＤＲＡＭメモリ内データ６４ビットは全て有効データとして使用される。出力データの速度に対してＳＤＲＡＭメモリは１／４速度のアクセスで収まることになる。

これにより、メモリ１１のデータ使用容量の有効活用を図り、またメモリ１１への書込み回数が少なくなることで、高速な被検査基板２からのデータ出力に対して、メモリ１１のアクセス速度以上の取込みを行うことができる。また、被検査基板２のビット幅に対し、基板検査装置１上のＰＬＤ回路のレジスタを使用し、制御ＰＣ３のソフト側から任意に設定変更することで変更対応を容易にすることができる。

また、図１に示す例の基板検査装置１において、被検査基板２にメモリ１１から効率よく大容量のテストデータを入力するために設けたデータ出力部１３におけるデータ変換部１３ａに関して、図６を用いて説明する。図６は、図１における基板検査装置のデータ出力部に設けたデータ変換部の処理動作例を示す説明図である。

上述したように、被検査基板２によって、被検査基板２の処理ビット幅と、基板検査装置１のメモリ１１のビット幅とは異なり、基板検査装置１からの被検査基板２へのデータを、被検査基板２のビット幅に合わせる必要があり、そのために、データ出力部１３にデータ変換部１３ａを設けている。

すなわち、データ変換部１３ａは、メモリ１１からテストデータを読み出し、ハードウェア上のＰＬＤで当該データを分配し、被検査機基板２のビット幅分に合わせて時系列に出力する。

例えば、図６に示すように、メモリ１１としてＳＤＲＡＭメモリ（データ幅６４ビット）を用いて、被検査基板２に８ビットデータ入力する場合、ＳＤＲＡＭメモリの１アドレスの６４ビットデータを読み出し、８回に分けてデータ出力させる。この時、ＳＤＲＡＭメモリ内データ６４ビットは全て有効データとして使用される。被検査基板２へのデータ入力速度に対してＳＤＲＡＭメモリは１／８速度のアクセスで収まることになる。

これにより、メモリ１１のデータ使用容量の有効活用を図り、またメモリ１１からの読み込み回数が少なくなることで、高速な被検査基板２のデータ入力に対して、メモリ１１のアクセス速度以上の入力を行うことができる。また、被検査基板２のビット幅に対し、基板検査装置１上のＰＬＤ回路のレジスタを使用し、制御ＰＣ３のソフト側から任意に設定変更することで変更対応を容易にすることができる。

次に、図７から図１０を用いて、図１の基板検査装置１におけるデータ比較判定回路１７についてより詳細に説明する。

図７は、図１の基板検査装置における比較判定部の前段処理を行う回路の構成例を示す説明図であり、図８は、図１の基板検査装置におけるデータ比較判定回路の処理動作例を示す説明図であり、図９は、図１の基板検査装置におけるデータ比較判定回路の他の構成例を示す説明図、図１０は、図１の基板検査装置における比較判定部のメモリとのアクセス動作例を示す説明図である。

図７に示す例では、比較判定部の前段に、取り込みデータ（処理後データ）および基準データ（期待値データ）に対してビット単位で任意のビットマスクをかけるためのＯＲ回路を設け、比較判定部（１７）では、メモリ（１１）に格納した処理後データと期待値データとのビット比較判定を、ビット単位で任意にマスクデータを設けビットマスクをかけた上で行う。これにより、比較判定において不要データビットを省く判定が可能となる。

すなわち、図７では、６４ビットのデータを例としており、マスクデータ（mask）６４bitを設けて、データの比較判定を行う回路ブロックの前に「ＯＲ回路」を設けてマスク処理を行う。マスクデータbitが「１＝マスク有り」の場合、比較する取込みデータ（ＤＡＴＡ［６３．．．０］）と基準データ（期待値データ）（ｍ＿ＤＡＴＡ［６３．．．０］）は共に「１」となり 比較判定回路ブロックヘ入力されるので、比較した値は必ず一致する。また、マスクデータbitが「０＝マスク無し」の場合、取込みデータ（ＤＡＴＡ［６３．．．０］）と基準データ（期待値データ）（ｍ＿ＤＡＴＡ［６３．．．０］）のそれぞれは元のデータ値のまま比較判定回路ブロックヘ入力される。

尚、本例では、基板検査装置１のハードウェア上のＰＬＤ回路のマスクレジスタを使用し、制御ＰＣ３のソフト側から任意にビットマスク設定を行うことで変更対応を容易にすることができる。

また、図８に示すように、図１の基板検査装置１におけるデータ比較判定回路１７では、メモリ１１に格納した被検査基板２からの出力データ（処理後データ）と期待値データ（図中「基準データ」と記載）との比較判定において、任意にビット幅を設けビット幅毎の比較照合により判定を行う。判定結果としてビット幅毎に結果を出力する。

カラー出力画像ＣＭＹＫデータをメモリ１１の１アドレスに格納した場合、判定がＮＧ（エラー：処理後データと期待値データが不一致）となった個所の傾向により、何処の色データにＮＧが発生しているかを掴み、被検査基板２上の不具合個所（処理１，２，…ｎ）を容易に推測可能とする。例えば、ＹＭＣＫデータのうちのＹデータラインがＮＧである等を推測する。

尚、基板検査装置１のハードウェア上のＰＬＤ回路のレジスタを使用し、制御ＰＣ３のソフト側から任意にビット幅設定を変更可能とすることで、被検査基板２に合わせたビット幅変更の対応を容易にすることができる。

さらに、図８に示す例では、ビット幅毎の比較判定において、合致しない（ＮＧ）データ数をカウントし、このビット幅毎のカウント値を判定結果の出力として格納する。例えば、メモリ１１としてＳＤＲＡＭメモリ（データ幅６４ビット）を用いた場合、設定データ幅を１６ビットとし、１６ビット毎（×４ブロック）のＮＧカウントを結果として残す。また、設定データ幅を８ビットとすれば、８ビット毎（×８ブロック）のＮＧカウントを結果として残す。このようにして、ビット幅ブロック毎に結果を明らかにしておくことで、カウント結果をみることにより、何処の信号ラインがＮＧであるかを容易に判明できる。

また、図９に示すように、図１の基板検査装置１におけるデータ比較判定回路１７では、ビット幅のあるデータに対して、ビット幅毎に差分値を設けて比較する構成とし、範囲比較による判定を行う。

被検査回路２の構成上、アナログデータを回路内部にて使用する場合、処理出力されるデジタルデータ値にばらつきが生じる。この場合、本例のように、差分比較器９１〜９４を用いて差分値設定による比較判定を行うことが有効となる。例えば、被検査基板２からの正常出力データの値が「±１〜２」のばらつきがある場合、差分値「３」と設定し、期待値データに対し「±３」による判定を実施することで、ＯＫ判定を得ることができる。

尚、基板検査装置１のハードウェア（ＰＬＤ回路）上で比較判定回路１７における差分比較判定回路を実現し、ＰＬＤ回路のレジスタを使用することで、制御ＰＣ３のソフト側から任意に差分値を設定し対応を容易にすることができる。

また、図１０に示すように、基板検査装置１の比較判定回路１７において、比較判定エラー時の情報として、図８の例において説明したカウント値と共に、エラーの発生したオフセットアドレス(比較開始から何番目のアドレス)のみを、比較判定結果の出力としてレジスタに格納する。

エラー状況の詳細解析時には、制御ＰＣ３のソフトにおいて、期待値データと取込データ（処理後データ）との比較開始の各アドレスとエラーオフセットアドレスに基づき、記憶領域上の相当するアドレスから期待値データおよび取込データ（処理後データ）を読み出し、表示することができ、エラー内容を確認することが容易となる。さらに、これにより、エラー情報パラメータを削減することができ、例えばＰＬＤ回路の格納レジスタの使用量を少なく抑えることができる。

以上、図１〜図１０を用いて説明したように、本例では、画像処理回路のようなデジタルデータの演算アルゴリズム処理機能を保有する回路に対し、検査対象の回路の保有する全ての機能を網羅する様な精度の高い判定を実施することが可能である。また、そのような回路から処理出力されるデータを全て製品からの生データのまま直接取り込み、その取り込みデータを詳細にビット比較判定を行うことができ、より製品動作に近い形で回路(基板)単体での検査が実施可能である。またハードウェアによる比較のため、ソフトウェアより高速且つＯＳ等に左右されない安定したタイミングで比較判定の実行が可能である。よって高速で且つ大容量データを取り扱う画像処理回路の動作評価および検査判定を効率的に精度良く実施することが可能となる。また、製品における不具合発生にて回路基板に不具合起因する場合、不具合回路基板単体での解析に際し、製品実動作と同様の不具合発生する画像データを回路基板単体への入力データとして用いることができ、製品不具合現象を回路不具合現象として捉えることができる。出力画像イメージの何処で、どのように不具合が発生しているかを回路基板単体の解析で追うことが可能となる。また、従来の比較判定用基準値を別途計算により作成している技術では、カスタムＡＳＩＣを使用する様な複雑な演算アルゴリズムを持つ回路では、出力された結果を容易に算出できず、期待値データとして容易に作成できないが、本例では、この様な場合にも、期待値データを実際の製品からの出力データを用いることで、期待値データの作成容易にすることが可能となる。

尚、本発明は、図１〜図１０を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図３の例において、複写機製品３４における画像処理部（被検査基板）３６の検査を基板検査装置３１を用いて行う際、画像処理部３２（予め正常と確認された被検査基板）を用いて期待値データの生成とメモリ３１ｂへの格納を行っているが、制御ＰＣ３３から期待値データファイルを基板検査装置３１にダウンロードすることでも良く、さらに、当該期待値データファイルは、ネットワークを介して、例えば検査管理センタから制御ＰＣ３３に転送して基板検査装置３１にダウンロードすることでも良い。

また、本例では、基板検査装置を実装する製品として、複写機を例として説明したが、本発明の基板検査装置は、大容量データを取り扱う回路または製品における動作評価および機能検査に適用可能である。

本発明に係わる基板検査装置の構成例を示すブロック図である。 図１における基板検査装置を用いた検査システムの構成例を示す説明図である。 本発明に係わる基板検査装置を用いた基板検査システムの構成例を示すブロック図である。 図３における基板検査システムで生成されるファイルの構成例を示す説明図出力ある。 図１における基板検査装置のデータ入力部に設けたデータ変換部の処理動作例を示す説明図である。 図１における基板検査装置のデータ出力部に設けたデータ変換部の処理動作例を示す説明図である。 図１の基板検査装置における比較判定部の前段処理を行う回路の構成例を示す説明図である。 図１の基板検査装置におけるデータ比較判定回路の処理動作例を示す説明図である。 図１の基板検査装置におけるデータ比較判定回路の他の構成例を示す説明図である。 図１の基板検査装置における比較判定部のメモリとのアクセス動作例を示す説明図である。

符号の説明

１，２１，３１：基板検査装置（「検査用回路」）、２，２２：被検査基板、２ａ：データ処理ブロック、２ｂ：パターン発生回路、３：制御ＰＣ（パーソナルコンピュータ）、１０：制御部、１１：メモリ、１１ａ〜１１ｃ：テストデータ（「検査用入力データ１，２，…ｎ」）、１１ｄ〜１１ｆ：期待値データ（１，２，…ｎ）、１１ｇ：処理後データ（１〜ｎ）、１２：テストデータ格納部、１３：データ出力部、１３ａ：データ変換部、１４：データ入力部、１４ａ：データ変換部、１５：期待値データ格納部、１６：アドレス管理部、１７：比較判定部（「データ比較判定回路」）、３１ｂ：メモリ、３２：画像処理部（被検査基板）、３４：複写機製品、３５：スキャナ部、３６：画像処理部（被検査基板）、３７：プリンタ部、９１〜９４：差分比較器。

Claims (11)

1. 所定のデータを被検査基板に入力して、該被検査基板から出力されるデータと、上記所定のデータに基づき予め正常な被検査基板から出力されたデータとを比較して当該被検査基板の良否を判定する基板検査装置において、
   被検査基板の検査に用いる複数のテストデータを記憶装置に領域別に格納するテストデータ格納手段と、
   上記記憶装置から指定のテストデータを読み出して上記被検査基板への入力データビット幅に変換して該被検査基板に入力するデータ出力手段と、
   入力したテストデータに対して上記被検査基板から出力される処理後データを上記記憶装置のデータビット幅に変換して該記憶装置に領域別に格納するデータ入力手段と、
   予め正常な被検査基板から上記複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データとして上記記憶装置に領域別に格納する期待値データ格納手段と、
   上記テストデータの格納領域アドレス情報と上記期待値データの格納領域アドレス情報を対応付けて管理するアドレス管理手段と、
   上記処理後データと該処理後データ元のテストデータに上記アドレス管理手段で対応付けられた上記期待値データとをビット毎、または任意のビット幅単位で逐次比較して、ビット幅毎に良否判定の結果をカウントしカウント結果を出力するハードウェアからなる比較判定手段と
   を有し、上記被検査基板を処理機能別に良否判定を行うことを特徴とする基板検査装置。
2. 請求項１に記載の基板検査装置であって、
   上記テストデータ格納手段を、上記被検査基板を設けた製品における該被検査基板の前段部に接続する手段を有し、
   上記テストデータ格納手段により、上記製品における上記前段部から出力されたデータをテストデータとして上記記憶装置に格納することを特徴とする基板検査装置。
3. 請求項１もしくは請求項２のいずれかに記載の基板検査装置であって、
   上記期待値データ格納手段を、上記正常な被検査基板を設けた製品における該被検査基板の後段部に接続する手段を有し、
   上記期待値データ格納手段により、上記製品における上記後段部から出力されたデータを期待値データとして上記記憶装置に格納することを特徴とする基板検査装置。
4. 請求項１から請求項３のいずれかに記載の基板検査装置であって、
   上記処理後データおよび上記期待値データにビット単位でビットマスクをかけて上記比較判定手段に出力する手段を有することを特徴とする基板検査装置。
5. 請求項１から請求項４のいずれかに記載の基板検査装置であって、
   上記比較判定手段で上記任意のビット幅単位で比較判定するときは、合致しないデータ（ＮＧデータ）数をカウントする手段を有し、上記ＮＧデータ数のカウント値を判定結果として出力することを特徴とする基板検査装置。
6. 請求項１から請求項５のいずれかに記載の基板検査装置であって、
   上記比較判定手段は、上記期待値データに対して、上記任意のビット幅毎に予め定められた差分値を設定する手段を有し、該差分値の範囲でアナログデータの比較判定を行うことを特徴とする基板検査装置。
7. 請求項１から請求項６のいずれかに記載の基板検査装置であって、
   上記比較判定手段は、
   上記ＮＧデータが発生すると、
   上記処理後データと上記期待値データの各々の比較開始アドレスおよび上記ＮＧデータが発生した上記比較開始アドレスからのオフセットアドレスを、上記カウント値と共にエラー情報として出力することを特徴とする基板検査装置。
8. 所定のデータを被検査基板に入力して、該被検査基板から出力されるデータと、上記所定のデータに基づき予め正常な被検査基板から出力されたデータとを比較して当該被検査基板の良否を判定する基板検査装置であって、
   被検査基板の検査に用いる複数のテストデータを記憶装置に領域別に格納するテストデータ格納手段と、
   上記記憶装置から指定のテストデータを読み出して上記被検査基板への入力データビット幅に変換して該被検査基板に入力するデータ出力手段と、
   入力したテストデータに対して上記被検査基板から出力される処理後データを上記記憶装置のデータビット幅に変換して該記憶装置に領域別に格納するデータ入力手段と、
   予め正常な被検査基板から上記複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データとして上記記憶装置に領域別に格納する期待値データ格納手段と、
   上記テストデータの格納領域アドレス情報と上記期待値データの格納領域アドレス情報を対応付けて管理するアドレス管理手段と、
   上記処理後データと該処理後データ元のテストデータに上記アドレス管理手段で対応付けられた上記期待値データとをビット毎、または任意のビット幅単位で逐次比較して、ビット幅毎に良否判定の結果をカウントしカウント結果を出力するハードウェアからなる比較判定手段と、
   上記テストデータ格納手段を、上記正常な被検査基板を実装した製品における該被検査基板の前段部に接続する手段と、
   上記期待値データ格納手段を、上記正常な被検査基板を設けた製品における該被検査基板の後段部に接続する手段と
   を有し、
   上記テストデータ格納手段により、上記製品における上記正常な被検査基板の前段部から出力されたデータをテストデータとして上記記憶装置に格納し、
   上記期待値データ格納手段により、上記製品における上記正常な被検査基板の後段部から出力されたデータを期待値データとして上記記憶装置に格納することを特徴とする基板検査装置。
9. 所定のデータを被検査基板に入力して、該被検査基板から出力されるデータと、上記所定のデータに基づき予め正常な被検査基板から出力されたデータとを比較して当該被検査基板の良否を判定する基板検査装置であって、
   被検査基板の検査に用いる複数のテストデータを記憶装置に領域別に格納するテストデータ格納手段と、
   上記記憶装置から指定のテストデータを読み出して上記被検査基板への入力データビット幅に変換して該被検査基板に入力するデータ出力手段と、
   入力したテストデータに対して上記被検査基板から出力される処理後データを上記記憶装置のデータビット幅に変換して該記憶装置に領域別に格納するデータ入力手段と、
   予め正常な被検査基板から上記複数のテストデータのそれぞれの入力に対して出力される処理後データを期待値データとして上記記憶装置に領域別に格納する期待値データ格納手段と、
   上記テストデータの格納領域アドレス情報と上記期待値データの格納領域アドレス情報を対応付けて管理するアドレス管理手段と、
   上記処理後データと該処理後データ元のテストデータに上記アドレス管理手段で対応付けられた上記期待値データとをビット毎、または任意のビット幅単位で逐次比較して、ビット幅毎に良否判定の結果をカウントしカウント結果を出力するハードウェアからなる比較判定手段と、
   上記テストデータ格納手段を、検査対象の被検査基板を実装した製品における該被検査基板の前段部に接続する手段と、
   上記データ入力手段を、上記製品における上記被検査基板の後段部に接続する手段と
   を有し、
   上記テストデータ格納手段により、上記製品における前段部からのデータをテストデータとして上記記憶装置に格納し、上記データ出力部により、上記記憶装置から上記テストデータを読み出して上記正常な被検査基板に入力し、該正常な被検査基板から出力される処理後データを上記期待値データ格納手段により上記期待値データとして上記記憶装置に格納し、
   上記データ入力手段により、上記製品における後段部から出力される処理後データを上記記憶装置に格納することで、
   上記製品に実装された被検査基板に対する検査を行うことを特徴とする基板検査装置。
10. 請求項１から請求項９のいずれかに記載の基板検査装置であって、
    上記記憶装置に格納した上記テストデータおよび上記期待値データをアップロードしてファイルデータにファイル化する手段と、
    ファイル化されたファイルデータをダウンロードして上記記憶装置に格納する手段を有することを特徴とする基板検査装置。
11. 請求項１から請求項１０のいずれかに記載の基板検査装置であって、
    上記記憶装置に格納したテストデータを読み出して、被検査基板を実装した製品における該被検査基板に出力する手段と、
    上記記憶装置に格納した期待値データを読み出して上記製品における該被検査基板の後段部に出力する手段との少なくともいずれか一方を有し、上記製品のエミュレーションに用いられることを特徴とする基板検査装置。

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