JP4054321B2 - 半導体装置 - Google Patents
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Description
本発明の第1の実施形態について図面を参照しながら説明する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
200 N型MOSトランジスタ
10 半導体基板
11 素子分離領域
20 P型拡散領域
21 N型拡散領域
22 ゲート電極(デュアルゲート)
23 第2の共有配線(共有配線)
23a 配線下部
23b 配線上部
23A 第2の共有配線(共有配線)
30 コンタクトプラグ
31 入力信号用配線
32 電源配線
33 接地配線
34 出力信号用配線
35 第1の共有配線
36 第2の共有配線
37 信号配線
38 層間絶縁膜
40 境界線
Claims (12)
- P型不純物が導入されたシリコンを含む第1のゲート電極を有するP型MISトランジスタと、
N型不純物が導入されたシリコンを含む第2のゲート電極を有するN型MISトランジスタと、
前記P型MISトランジスタ及び前記N型MISトランジスタとを互いに接続し、電源電流又は接地電流の経路となり且つ上部をシリサイド化されたシリコンを含み、素子分離領域の上にのみ形成された共有配線とを備え、
前記第1のゲート電極及び前記第2のゲート電極は、上部をそれぞれシリサイド化されることにより互いに電気的に接続されており、
前記共有配線における配線下部である前記シリコンは、少なくともP型不純物が導入されたP型のポリシリコンからなるP型領域を有し、
前記共有配線における前記P型領域の線幅は、前記第1のゲート電極及び前記第2のゲート電極の線幅よりも大きく設定されており、
前記第1のゲート電極及び前記第2のゲート電極の線幅は0.15μm未満であり、前記共有配線における前記P型領域の線幅は0.15μm以上であることを特徴とする半導体装置。 - 前記共有配線における前記配線下部は、前記P型領域のみにより構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記共有配線における前記配線下部は、前記P型領域とN型不純物が導入されたN型のポリシリコンからなるN型領域とにより構成されており、
前記共有配線における前記N型領域の線幅は、前記第1のゲート電極及び前記第2のゲート電極の線幅と同一であることを特徴とする請求項1に記載の半導体装置。 - P型不純物が導入されたシリコンを含む第1のゲート電極を有するP型MISトランジスタと、
N型不純物が導入されたシリコンを含む第2のゲート電極を有するN型MISトランジスタと、
前記P型MISトランジスタ及び前記N型MISトランジスタとを互いに接続し、電源電流又は接地電流の経路となり且つ上部をシリサイド化されたシリコンを含み、素子分離領域の上に形成された共有配線とを備え、
前記第1のゲート電極及び前記第2のゲート電極は、上部をそれぞれシリサイド化されることにより互いに電気的に接続されており、
前記共有配線における配線下部である前記シリコンは、P型不純物が導入されたP型のポリシリコンからなるP型領域のみにより構成されており、
前記共有配線における前記P型領域の線幅は、前記第1のゲート電極及び前記第2のゲート電極の線幅よりも大きく設定されており、
前記第1のゲート電極及び前記第2のゲート電極の線幅は0.15μm未満であり、前記共有配線における前記P型領域の線幅は0.15μm以上であることを特徴とする半導体装置。 - P型不純物が導入されたシリコンを含む第1のゲート電極を有するP型MISトランジスタと、
N型不純物が導入されたシリコンを含む第2のゲート電極を有するN型MISトランジスタと、
前記P型MISトランジスタ及び前記N型MISトランジスタとを互いに接続し、電源電流又は接地電流の経路となり且つ上部をシリサイド化されたシリコンを含み、素子分離領域の上に形成された共有配線とを備え、
前記第1のゲート電極及び前記第2のゲート電極は、上部をそれぞれシリサイド化されることにより互いに電気的に接続されており、
前記共有配線における配線下部である前記シリコンは、P型不純物が導入されたP型のポリシリコンからなるP型領域とN型不純物が導入されたN型のポリシリコンからなるN型領域とにより構成されており、
前記共有配線における前記P型領域の線幅は、前記第1のゲート電極及び前記第2のゲート電極の線幅よりも大きく設定されており、
前記共有配線における前記N型領域の線幅は、前記第1のゲート電極及び前記第2のゲート電極の線幅と同一であり、
前記第1のゲート電極及び前記第2のゲート電極の線幅は0.15μm未満であり、前記共有配線における前記P型領域の線幅は0.15μm以上であることを特徴とする半導体装置。 - 前記第1のゲート電極及び前記第2のゲート電極は、デュアルゲート構造を有していることを特徴とする1〜5のうちのいずれか1項に記載の半導体装置。
- 前記第1のゲート電極及び前記第2のゲート電極におけるPN接合部分は、絶縁膜の上に形成された入力信号用配線とコンタクトプラグを介して接続されていることを特徴とする1〜6のうちのいずれか1項に記載の半導体装置。
- 前記P型MISトランジスタのドレインは、絶縁膜の上に形成された出力信号用配線とコンタクトプラグを介して接続されていることを特徴とする1〜7のうちのいずれか1項に記載の半導体装置。
- 前記共有配線は、前記半導体基板における前記素子分離領域の上に前記第1のゲート電極及び前記第2のゲート電極と並行に形成されていることを特徴とする1〜8のうちのいずれか1項に記載の半導体装置。
- 前記P型MISトランジスタのソースは電源線と接続され、前記N型MISトランジスタのソースは接地線と接続され、前記共有配線は前記P型MISトランジスタ及び前記N型MISトランジスタの互いのドレインと接続されることにより、前記第1のゲート電極及び前記第2のゲート電極はインバータ回路を構成することを特徴とする請求項1〜9のうちのいずれか1項に記載の半導体装置。
- 前記電源線及び前記接地線は、前記第1のゲート電極及び前記第2のゲート電極におけるゲート長方向に延びるように互いに並行に配置されており、絶縁膜の上における前記電源線と前記接地線との間の領域には、前記第1のゲート電極及び前記第2のゲート電極の上方で交差するように、金属からなる信号配線が形成されていることを特徴とする請求項10に記載の半導体装置。
- 前記第1のゲート電極及び前記第2のゲート電極は、コバルト、ニッケル、クロム、タングステン、チタン又はモリブデンによりシリサイド化されていることを特徴とする請求項1〜11のうちのいずれか1項に記載の半導体装置。
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