JP3672788B2 - 半導体装置のセルレイアウト構造およびレイアウト設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト構造に関するものであり、特に、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造と、このような構造のレイアウト設計方法に関する技術に属する。
【0002】
【従来の技術】
近年、MOS(Metal Oxide Semiconductor )トランジスタを用いたLSIにおいて、スタンバイ電流を低減させることが重要になっている。しかしながら、プロセスの微細化やLSIの低電圧化に伴う閾値電圧の低下によって、トランジスタのオフ状態におけるリーク電流は、無視できない程度にまで増大している。
【0003】
このような問題に対し、基板またはウェル電位をソース電位と異なる値に設定し、閾値電圧を見かけ上高く設定することによって、トランジスタのリーク電流を低減させる方法が知られている。この方法では、N型トランジスタについては基板電位をソース電位よりも低く設定し、P型トランジスタについては基板電位をソース電位よりも高く設定する。また、この方法を用いるためには、自動配置配線を用いたLSI設計において、スタンダードセルライブラリに含まれるセルデータについて、基板またはウェル電位をソース電位と異なる値に設定可能にする必要がある。
【0004】
図10は従来のセルレイアウト構造の一例を示す図である。図10に示すレイアウト構造では、P型MOSトランジスタ(以下「PMOS」と記す)TP7の基板またはウェルはNウェル上高濃度N型不純物拡散領域703からコンタクトホールを介し、正の電源電位VDDが給電されるVDD配線705に接続されている。また、PMOS TP7のソース701はコンタクトホールを介しVDD配線705に接続されている。一方、NMOSトランジスタ(以下「NMOS」と記す)TN7の基板またはウェルはPウェル上高濃度P型不純物拡散領域704からコンタクトホールを介し、負の電源電位VSSが給電されるVSS配線706に接続されている。また、NMOS TN7のソース702はコンタクトホールを介しVSS配線706に接続されている。このため、図10に示す構造では、基板またはウェル電位とソース電位とは共有されており、基板またはウェル電位をソース電位すなわち電源電位と異なる電位に設定することができない。
【0005】
図11は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。すなわち、図11の構造では、PMOS TP8の基板またはウェル電位はVDD配線805とは分離した配線807から給電することができ、NMOS TN8の基板またはウェル電位はVSS配線806とは分離した配線808から給電することができる。このため、図11に示す構造では、基板またはウェル電位として、ソース電位とは異なる電位を給電することができる。
【0006】
図12は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である(特開平10−154756号公報参照)。図12において、VDD配線901およびVSS配線902はセル内配線のための第1の配線層の上層に形成された第2の配線層に設けられている。PMOS TP9の基板またはウェル電位はPMOS基板またはNウェル上の高濃度N型不純物拡散領域904から給電され、VDD配線901からは給電されない。また、NMOS TN9の基板またはウェル電位はNMOS基板またはPウェル上の高濃度P型不純物拡散領域903から給電され、VSS配線902からは給電されない。基板またはウェル電位を給電する配線は、電源配線や信号線に用いられない配線層に設けられる。
【0007】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト構造には、以下のような問題がある。
【0008】
まず、図11に示すレイアウト構造では、図10の構造と比べて、各電源配線805〜808の配線幅が狭くなる。このため、電源配線のシート抵抗が増加し、給電経路において電位降下が生じやすくなる。例えばソース電位が下がると、トランジスタの能力が低下し、ひいてはLSIの性能が劣化する。一方、電源配線の配線幅を広く保とうとすると、その分、セルを高くする必要が生じ、セル面積が増大する。さらに、電源配線の配線幅が狭くなると、駆動能力の高いトランジスタが接続されたときにEM(Electro-Migration )等の現象が生じやすくなり、配線の信頼性が低下する。このため、トランジスタサイズを制限する等の対処が必要になる。
【0009】
また、図12のセルレイアウト構造では、電源配線を第2の配線層にのみ形成している。このため、自動配置配線等を用いたLSI設計において、第2の配線層における配線レイアウトの自由度を上げたい場合には、電源配線の配線幅を狭めざるを得ず、これにより、配線抵抗によって電源電位が降下する。このため、ソース電位が下がり、トランジスタの能力が低下し、ひいてはLSIの性能が劣化する。
【0010】
また、図12のセルレイアウト構造では、基板またはウェル電位の給電が不純物拡散領域によって行われている。不純物拡散領域は配線層に比べて1桁以上シート抵抗が高いため、電位降下が生じやすい。このため、基板またはウェル電位が安定せず、トランジスタの閾値変動等が生じ、LSI動作の信頼性が低下したり、スタンバイリーク電流が十分抑制できない、といった問題が生じる。また、電位降下を防ぐために、補強配線を所定間隔で挿入する方法も考えらるが、この場合でも、配線層を用いた場合に比べて補強配線の本数を大幅に増やす必要があるので、チップ面積の増大が懸念される。
【0011】
前記の問題に鑑み、本発明は、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、レイアウト面積の増大を抑えつつ、基板またはウェル電位や電源電位の電位降下を抑えることを課題とする。
【0012】
【課題を解決するための手段】
前記の課題を解決するために、請求項1の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第1の不純物拡散領域と、前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続された第1の配線と、前記第1の配線層の上層に形成された第2の配線層に前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線と、前記第1の配線層の基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分に前記第1の配線と分離して設けられており、前記第2の不純物拡散領域と電気的に接続された補強用配線とを備えたものである。
【0013】
請求項1の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、基板またはウェル電位を給電するための第2の不純物拡散領域に接続して、第1の配線層に補強用配線が設けられている。これにより、基板またはウェル電位の電位降下が抑制され、基板またはウェル電位がより安定する。しかも、補強用配線は、第2の不純物拡散領域および第2の配線と重なる部分に設けられるので、レイアウト面積は増大しない。
【0014】
また、請求項2の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第1の不純物拡散領域と、前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第1の配線と、前記第1の配線層の上層に形成された第2の配線層に前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線とを備えたものであり、前記第1の配線は、前記第1の配線層の基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分まで、延びているものである。
【0015】
請求項2の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、第1の不純物拡散領域と電源電位を給電するための第2の配線とを接続する第1の配線が、第1の配線層において第2の不純物拡散領域および第2の配線と重なる部分まで延びている。これにより、レイアウト面積の増大を招くことなく、電源電位の電位降下が抑制され、電源電位はより安定する。これにより、第2の配線層における配線レイアウトの自由度が向上する。
【0016】
そして、請求項3の発明では、前記請求項1または2の半導体装置のセルレイアウト構造における第1および第2の不純物拡散領域の表面に、サリサイド層が形成されているものとする。
【0017】
また、請求項4の発明では、前記請求項1または2の半導体装置のセルレイアウト構造における第1の配線層は、タングステン等の導電性高融点材料によって形成されたものとする。
【0018】
また、請求項5の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも1つは、基板表面に形成された第1の不純物拡散領域と、前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と接続された第1の配線と、前記第1の配線層の上層に形成された第2の配線層に前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線と、前記第1の配線層の基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分に前記第1の配線と分離して設けられており、前記第2の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第2の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第2の配線と前記補強用配線とを電気的に非接続にするステップを備えたものである。
【0019】
請求項5の発明は、請求項1の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項5の発明によると、第2の配線と補強用配線との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【0020】
また、請求項6の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも1つは、基板表面に形成された第1の不純物拡散領域と、前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第1の配線と、前記第1の配線層の上層に形成された第2の配線層に前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線とを備え、かつ、前記第1の配線は、前記第1の配線層の基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分まで延びているものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第1の配線と前記第2の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第1の配線と前記第2の不純物拡散領域とを電気的に非接続にするステップを備えたものである。
【0021】
請求項6の発明は、請求項2の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項6の発明によると、第1の配線と第2の不純物拡散領域との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【0022】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【0023】
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、(a)は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、(b)は図1(a)のA−A断面図、(c)は図1(a)のB−B断面図である。
【0024】
図1(a)において、TP1はNウェル上の高濃度P型不純物拡散領域101によって形成されたソース・ドレインとゲート電極とからなるP型MOSトランジスタ(以下「PMOS」と記す)であり、TN1はPウェル上の高濃度N型不純物拡散領域102によって形成されたソース・ドレインとゲート電極とからなるN型MOSトランジスタ(以下NMOSと記す)である。
【0025】
103はNウェル上に高濃度P型不純物拡散領域101と分離して形成され、PMOS TP1の基板またはウェル電位を給電するための高濃度N型不純物拡散領域であり、104はPウェル上に高濃度N型不純物拡散領域102と分離して形成され、NMOS TN1の基板またはウェル電位を給電するための高濃度P型不純物拡散領域である。
【0026】
また、基板上層には第1および第2の配線層が形成されている。第1の配線層において、高濃度N型不純物拡散領域103の上方には正の電位NWVDDが給電された配線(以下「NWVDD配線」と記す)105が設けられ、高濃度P型不純物拡散領域104の上方には負の電位PWVSSが給電された配線(以下「PWVSS配線」と記す)106が設けられている。また第2の配線層において、NWVDD配線105の上方には正の電源電位VDDが給電された配線(以下「VDD配線」と記す)107が設けられ、PWVSS配線106の上方には負の電源電位VSSが給電された配線(以下「VSS配線」と記す)108が設けられている。なお、図示の都合上、図1(a)において、高濃度N型不純物拡散領域103およびNWVDD配線105をVDD配線107よりも優先して示し、高濃度P型不純物拡散領域104およびPWVSS配線106をVSS配線108よりも優先して示している。
【0027】
NWVDD配線105とN型不純物拡散領域103とはコンタクトホールによって接続されており、これにより、PMOS TP1には基板またはウェル電位として正の電位NWVDDが給電される。また、VDD配線107とP型不純物拡散領域101とはコンタクトホールおよび第1の配線層に設けられた配線111を介して接続されており、これにより、PMOS TP1のソース電位として電源電位VDDが給電される。
【0028】
一方、PWVSS配線106とP型不純物拡散領域104とはコンタクトホールによって接続されており、これにより、NMOS TN1には基板またはウェル電位として負の電位PWVSSが給電される。また、VSS配線108とN型不純物拡散領域102とはコンタクトホールおよび第1の配線層に設けられた配線112を介して接続されており、これにより、NMOS TN1のソース電位として電源電位VSSが給電される。
【0029】
図1(b)において、Pウェル上高濃度P型不純物拡散領域104はサリサイド層109を有している。ここで、「サリサイド」とは自己整合的に形成した高融点金属シリサイドのことをいい、不純物拡散領域とタングステン、チタン、コバルト等の高融点金属層との合金を熱処理等により形成することによって、低抵抗化したものである。なお、PWVSS配線106と電気的に接続されれば、サリサイド層109は必ずしも必要ではない。
【0030】
図1(c)において、NMOS TN1のソースを形成する第1の不純物拡散領域としての不純物拡散領域102と基板またはウェル電位を給電する第2の不純物拡散領域としての不純物拡散領域104とは素子分離領域110によって電気的に絶縁されている。素子分離領域110はSTI(Shallow-Trench-Isolation)構造等からなり、SiO2 等の絶縁膜によって形成される。
【0031】
ソースを形成する不純物拡散領域102は、第1の配線層に設けられた第1の配線としての配線112を介して、第2の配線層に設けられた第2の配線としてのVSS配線108に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域104はコンタクトホールを介し、補強用配線としてのPWVSS配線106と電気的に接続されている。VSS配線108は、不純物拡散領域104と基板面垂直方向からみて重なりを有するように設けられており、PWVSS配線106は、第1の配線層の,基板面垂直方向からみて不純物拡散領域104およびVSS配線108と重なる部分に、配線112と分離して設けられている。
【0032】
このように、図1に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、不純物拡散領域に比して1桁以上シート抵抗の低い配線層の配線106を基板またはウェル電位を給電する不純物拡散領域104に接続しているため、基板またはウェル電位の供給経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。しかも、配線106は不純物領域104およびVSS配線108と重なる部分に設けられているので、この配線106を設けたことによってセル面積は増大しない。すなわち、セル面積の増大を招くことなく、基板またはウェル電位を安定させることができ、これにより、LSI動作の信頼性を向上させることができる。
【0033】
なお、図1(b),(c)ではNMOS TN1の断面構造のみを示しているが、PMOS TP1の断面構造もこれと同様であり、給電される電位が異なるのみである。
【0034】
また、第1の配線層は、タングステン等の導電性高融点材料によって形成するのが好ましい。この場合、配線幅と配線膜厚が同一であれば、アルミ配線や銅配線と比べて3桁程度EM等に強くなる。このため、配線膜厚を薄くしてセル内配線容量を低減できるので、LSIの性能を大きく向上させることができる。ところが、配線膜厚を薄くしたとき、シート抵抗がアルミ配線等に比べて2桁程度高くなるので、セル同士またはブロック同士を接続するグローバル配線としては適さない。このため、第1の配線層は、セル内配線用とするのが好ましい。
【0035】
このように第1の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分に、基板またはウェル電位の電位降下を防ぐための補強用配線を設けたので、レイアウト面積の増大を抑えつつ、基板またはウェル電位の電位降下を抑えることができる。これにより、基板またはウェル電位が安定し、トランジスタの閾値変動等が生じず、LSI動作の信頼性が高まり、スタンバイリーク電流を効果的に抑制することができる。
【0036】
(第2の実施形態)
図2は本発明の第2の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、(a)は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、(b)は図1(a)のC−C断面図、(c)は図1(a)のD−D断面図である。
【0037】
図2(a)において、TP2はNウェル上の高濃度P型不純物拡散領域201によって形成されたソース・ドレインとゲート電極とからなるPMOSであり、TN2はPウェル上の高濃度N型不純物拡散領域202によって形成されたソース・ドレインとゲート電極とからなるNMOSである。
【0038】
203はNウェル上に高濃度P型不純物拡散領域201と分離して形成され、PMOS TP2の基板またはウェル電位を給電するための高濃度N型不純物拡散領域であり、204はPウェル上に高濃度N型不純物拡散領域202と分離して形成され、NMOS TN2の基板またはウェル電位を給電するための高濃度P型不純物拡散領域である。
【0039】
また、基板上層には第1および第2の配線層が形成されている。第2の配線層において、高濃度N型不純物拡散領域203の上方にはVDD配線207が設けられ、高濃度P型不純物拡散領域204の上方にはVSS配線208が設けられている。また第1の配線層において、VDD配線207とコンタクトホールによって電気的に接続された配線205、およびVSS配線208とコンタクトホールによって電気的に接続された配線206が設けられている。なお、図示の都合上、図2(a)において、高濃度N型不純物拡散領域203および配線205をVDD配線207よりも優先して示し、高濃度P型不純物拡散領域204および配線206をVSS配線208よりも優先して示している。
【0040】
PMOS TP2には基板またはウェル電位として、N型不純物拡散領域203から正の電位NWVDDが給電される。また、VDD配線207とP型不純物拡散領域201とはコンタクトホールおよび第1の配線層に設けられた配線205を介して接続されており、これにより、PMOS TP2のソース電位として電源電位VDDが給電される。
【0041】
一方、NMOS TN2には基板またはウェル電位として、P型不純物拡散領域204から負の電位PWVSSが給電されている。また、VSS配線208とN型不純物拡散領域202とはコンタクトホールおよび第1の配線層に設けられた配線206を介して接続されており、これにより、NMOS TN2のソース電位として電源電位VSSが給電される。
【0042】
図2(b)において、Pウェル上高濃度P型不純物拡散領域204はサリサイド層209を有している。
【0043】
図3(c)において、NMOS TN2のソースを形成する第1の不純物拡散領域としての不純物拡散領域202と基板またはウェル電位を給電する第2の不純物拡散領域としての不純物拡散領域204とは素子分離領域210によって電気的に絶縁されている。素子分離領域210はSTI構造等からなり、SiO2 等の絶縁膜によって形成される。
【0044】
ソースを形成する不純物拡散領域202は、第1の配線層に設けられた第1の配線としての配線206を介して、第2の配線層に設けられた第2の配線としてのVSS配線208に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域204は負の電位PWVSSが給電されている。VSS配線208は、不純物拡散領域204と基板面垂直方向からみて重なりを有するように設けられており、配線206は、第1の配線層の,基板面垂直方向からみて不純物領域204およびVSS配線208と重なる部分まで、延びるように設けられている。
【0045】
このように、図2に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、VSS配線208とソースを形成する不純物拡散領域202とを接続する第1の配線層の配線206を不純物領域204およびVSS配線208と重なる部分まで延ばしているため、VSS配線208の配線幅を広げなくても、電源電位の供給経路における電位降下を防ぐことができ、電源電位をより安定させることができる。これにより、第2の配線層における配線レイアウトの自由度が向上する。しかも、配線206は不純物領域104およびVSS配線108と重なる部分に延ばされているので、配線206の配線幅の拡張によってセル面積は増大しない。
【0046】
なお、図2(b),(c)ではNMOS TN2の断面構造のみを示しているが、PMOS TN2の断面構造もこれと同様であり、給電される電位が異なるのみである。
【0047】
このように第2の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分まで、これらを接続する配線を延ばして設けたので、レイアウト面積の増大を抑えつつ、電源電位の電位降下を抑制することがせきる。これにより、第2の配線層における配線レイアウトの自由度が増し、セルの敷詰め率を向上させることができる。
【0048】
(第3の実施形態)
図1または図2に示すようなレイアウト構造を有するセルデータを、スタンダードセルライブラリに含めることによって、半導体装置のレイアウト設計の工数を大幅に削減することができる。すなわち、図1または図2に示すレイアウト構造では、基板またはウェル電位を電源電位とは独立して給電することができるが、この構造に、コンタクトホールをさらに設けるだけで、基板またはウェル電位と電源電位とを共有するレイアウト構造を容易に生成することができる。
【0049】
図3は本実施形態に係るレイアウト設計方法を説明するための図であり、基板またはウェル電位と電源電位とが分離したレイアウト構造から基板またはウェル電位と電源電位とを共有するレイアウト構造に変化させた結果を示す図である。同図中、(a)は図1のレイアウト構造から変化させたもの、(b)は図2のレイアウト構造から変化させたものである。
【0050】
図3(a)では、第2の配線層に設けられたVSS配線108と第1の配線層に設けられた配線106との間に、これらを電気的に接続するためのコンタクトホール121が設けられている。これにより、NMOS TN1の基板またはウェル電位として負の電源電位VSSが給電される。また図3(b)では、第1の配線層に設けられ、VSS配線208と接続された配線206とPウェル上高濃度P型不純物拡散領域204との間に、これらを電気的に接続するためのコンタクトホール221が設けられている。これにより、NMOS TN2の基板またはウェル電位として負の電源電位VSSが給電される。
【0051】
図1または図2のようなレイアウト構造を有するセルデータを用いてレイアウト設計を行う場合には、コンタクトホール121または221を設けることによって、極めて容易に、基板またはウェル電位と電源電位とを共有させることができる。したがって、例えばMOSトランジスタの閾値電圧を制御する必要がなく、基板またはウェル電位と電源電位とを共有させて電源配線や電源ピンの個数の削減等LSI設計の容易化を実現するときは、図3に示すようにコンタクトホール121または221を設ければよい。一方、MOSトランジスタの閾値電圧を制御するために基板またはウェル電位を電源電位と分離させたいときは、コンタクトホール121または221を設けないで、配線106とVSS配線108または配線206と不純物拡散領域204とを電気的に非接続にすればよい。
【0052】
また、セルライブラリの多数のセルデータが図1または図2のようなレイアウト構造である場合には、基板またはウェル電位と電源電位とを共有させるための修正が、マスク処理等の簡単な処理によって容易に行うことができる。このため、セルライブラリの新規作成や修正にかかるTATや工数の増大を回避することができる。
【0053】
なお、図1のPMOS TP1についても、VDD配線107とNWVDD配線105との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位VDDを給電させることができる。また 図2のPMOS TP2についても、VDD配線207と接続された第1の配線層の配線205とNウェル上高濃度N型不純物拡散領域203との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位VDDを給電させることができる。
【0054】
このように本実施形態によると、第2の配線層に設けられた電源電位を給電する配線と基板またはウェル電位を給電する不純物拡散領域とが重なりを有する構造において、その間の第1の配線層に配線を設けたセルデータを用いて、レイアウト設計を行う。このセルデータでは、コンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【0055】
(第4の実施形態)
本発明の第4の実施形態は、電源電位と異なる基板またはウェル電位を給電するための不純物拡散領域を有するセルを複数個直列に配置してレイアウトを構成する際に、セル同士の間に、補強給電を行うための補強給電用セルを配置するものである。これにより、基板またはウェル電位の給電経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。
【0056】
図4は本実施形態に係る補強給電用セルのレイアウト構造の一例を示す図である。同図中、(a)は平面図、(b)は図4(a)のE−E断面図、(c)は図4(a)のF−F断面図である。図4に示す補強給電用セルは、第1の実施形態に係る図1のレイアウト構造を有するセルに対応したものである。
【0057】
図4(a)において、Nウェル上には給電用不純物拡散領域としての高濃度N型不純物拡散領域301が設けられている。この給電用不純物拡散領域301は、図1に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する,基板またはウェル電位が給電される不純物拡散領域103と電気的に接続されるように、構成されている。また、給電用不純物拡散領域301の上方の第2の配線層にはVDD配線303が設けられており、このVDD配線303は、図1に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するVDD配線107と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域301はVDD配線303と重ならない領域まで引き出されており、給電用配線305と接続されている。
【0058】
また同様に、Pウェル上には給電用不純物拡散領域としての高濃度P型不純物拡散領域302が設けられている。この給電用不純物拡散領域302は、図1に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する,基板またはウェル電位が給電される不純物拡散領域104と電気的に接続されるように、構成されている。また、給電用不純物拡散領域302の上方の第2の配線層にはVSS配線304が設けられており、このVSS配線304は、図1に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するVSS配線108と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域302はVSS配線304と重ならない領域まで引き出されており、給電用配線306と接続されている。
【0059】
図4(b)において、給電用不純物拡散領域302は第1の配線層に設けられた配線307および第2の配線層に設けられた給電用配線306とコンタクトホールを介して接続されている。また給電用不純物拡散層302のVSS配線304の下方から引き出された部分は、STI等の素子分離領域308によって隣接セルから離されており、これに接続された配線306,307もセル境界から離されている。309は給電用不純物拡散領域302上に形成されたサリサイド層である。
【0060】
また図4(c)から分かるように、VSS配線304と給電用配線306とは電気的に絶縁されている。したがって、給電用配線306には電源電位VSSとは異なる負の電位NWVSSを給電することができる。
【0061】
図4に示すような補強給電用セルを、図1に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線305,306に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。
【0062】
図5(a)は図1に示すセルを直列に配置したセル行に図4に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図5(a)では、図5(b)の回路図に示すようにインバータが直列に3段接続されており、第2段と第3段のインバータの間に補強給電用セルが配置されている。
【0063】
図1に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域103,104およびこれらに接続された第1の配線層の補強用配線105,106は、セルの両端まで延びている。このため、図1のセルを直列に配置した場合には、図5に示すように、不純物拡散領域103,104および補強用配線105,106はそれぞれ連続して接続される。また同様に、VDD配線107およびVSS配線108もセルの両端まで延びているので、セルを並べて配置した場合には、VDD配線107およびVSS配線108が連続して接続される。
【0064】
ここで、図4に示す補強給電用セルをセル間に配置することによって、給電用配線305からは正の電位NWVDDを、給電用配線306からは負の電位PWVSSを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図4に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域103,104、補強用配線105,106、VDD配線107およびVSS配線108の連続性は損なわれない。
【0065】
なお、図4の構造では、給電用不純物拡散領域301,302自体をVDD配線303またはVSS配線304の下方から引き出しているが、この代わりに、またはこれとともに、第1の配線層における配線を引き出してもよい。
【0066】
図6は本実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図である。同図中、(a)は平面図、(b)は図6(a)のG−G断面図、(c)は図6(a)のH−H断面図である。図6に示す補強給電用セルは、第2の実施形態に係る図2のレイアウト構造を有するセルに対応したものである。
【0067】
図6(a)において、Nウェル上には給電用不純物拡散領域としての高濃度N型不純物拡散領域401が設けられている。この給電用不純物拡散領域401は、図2に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する,基板またはウェル電位が給電される不純物拡散領域203と電気的に接続されるように、構成されている。また、給電用不純物拡散領域401の上方の第2の配線層にはVDD配線403が設けられており、このVDD配線403は、図2に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するVDD配線207と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域401はVDD配線403と重ならない領域まで引き出されており、給電用配線405と接続されている。
【0068】
また同様に、Pウェル上には給電用不純物拡散領域としての高濃度P型不純物拡散領域402が設けられている。この給電用不純物拡散領域402は、図2に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する,基板またはウェル電位が給電される不純物拡散領域204と電気的に接続されるように、構成されている。また、給電用不純物拡散領域402の上方の第2の配線層にはVSS配線404が設けられており、このVSS配線404は、図2に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するVSS配線208と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域342はVSS配線404と重ならない領域まで引き出されており、給電用配線406と接続されている。
【0069】
図6(b)において、給電用不純物拡散領域402は第1の配線層に設けられた配線407および第2の配線層に設けられた給電用配線406とコンタクトホールを介して接続されている。また給電用不純物拡散層402のVSS配線404の下方から引き出された部分は、STI等の素子分離領域408によって隣接セルから離されており、これに接続された配線406,407もセル境界から離されている。409は給電用不純物拡散領域402上に形成されたサリサイド層である。
【0070】
また図6(c)から分かるように、VSS配線404と給電用配線406とは電気的に絶縁されている。したがって、給電用配線406には電源電位VSSとは異なる負の電位NWVSSを給電することができる。
【0071】
図6に示すような補強給電用セルを、図2に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線405,406に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。図2に示すレイアウト構造では、図1に示すレイアウト構造に比べて基板またはウェル電位の電位降下が生じやすいが、図6に示すような補強給電用セルを用いることによって、これを回避することができる。
【0072】
図7は図2に示すセルを直列に配置したセル行に図6に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図7では図5(a)と同様に、図5(b)の回路図に示すようにインバータが直列に3段接続されており、第2段と第3段のインバータの間に補強給電用セルが配置されている。
【0073】
図2に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域203,204はセルの両端まで延びている。このため、図2のセルを直列に配置した場合には、図7に示すように、不純物拡散領域203,204はそれぞれ連続して接続される。また同様に、VDD配線207およびVSS配線208並びにこれらに接続された第1の配線層の配線205,206もセルの両端まで延びているので、セルを並べて配置した場合には、VDD配線207およびVSS配線208並びに配線205,206がそれぞれ連続して接続される。
【0074】
ここで、図6に示す補強給電用セルをセル間に配置することによって、給電用配線405からは正の電位NWVDDを、給電用配線406からは負の電位PWVSSを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図6に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域203,204、配線205,206、VDD配線207およびVSS配線208の連続性は損なわれない。
【0075】
図8は図4または図6に示すような補強給電用セルを配置したレイアウト構造の一例を示す図である。図8において、321はセル、322は補強給電用セル、323は電位補強配線である。各セル行は、複数のセル321が直列に配置されて構成されており、補強給電用セル322は各セル行において、ほぼ一定間隔で配置されている。さらに、レイアウト構造の上層において、セル行に直交する方向に配置された電位補強配線323に沿うように、補強給電用セル322はセル行に直交する方向においてほぼ直線状になるように、各セル行に配置されている。
【0076】
なお、近年のLSIでは、チップサイズは配線が占める面積に応じて決定される傾向にあるのに加え、図8に示すように補強給電用セル322は電位補強配線323の下に配置されるので、レイアウト面積は補強給電用セルの挿入によってはほとんど増加しない。
【0077】
図9は補強給電用セルを配置したレイアウト構造の他の例を示す図である。図9に示すように、補強給電用セル322は必ずしも電位補強配線323の下に配置する必要はない。電位補強配線323の近傍に配置すれば、電位補強配線323を延ばして接続することが可能である。このように、補強給電用セル322の配置に対する制約を緩和することによって、セル幅が互いに異なるセル321の配置の自由度が向上する。これにより、結果的にレイアウト面積が縮小されるという効果が得られる。
【0078】
【発明の効果】
以上のように本発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、レイアウト面積の増大を招くことなく、基板またはウェル電位の安定化、または電源電位の安定化を実現することができる。また、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、レイアウト設計の設計効率が格段に向上する。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る半導体装置のレイアウト構造を示す図であり、(a)はレイアウト平面図、(b),(c)は断面図である。
【図2】 本発明の第2の実施形態に係る半導体装置のレイアウト構造を示す図であり、(a)はレイアウト平面図、(b),(c)は断面図である。
【図3】 本発明の第3の実施形態に係るレイアウト設計方法を説明するための図であり、(a)は図1のレイアウト構造にコンタクトホールを設けた図、(b)は図2のレイアウト構造にコンタクトホールを設けた図である。
【図4】 本発明の第4の実施形態に係る補強給電用セルのレイアウト構造の一例を示す図であり、(a)はレイアウト平面図、(b),(c)は断面図である。
【図5】 (a)は図4の補強給電用セルを挿入したレイアウト構造を示す平面図、(b)は(a)の構造を表す回路図である。
【図6】 本発明の第4の実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図であり、(a)はレイアウト平面図、(b),(c)は断面図である。
【図7】 図6の補強給電用セルを挿入したレイアウト構造を示す平面図である。
【図8】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図9】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図10】 従来のセルレイアウト構造の一例を示す図である。
【図11】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【図12】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【符号の説明】
VDD 正の電源電位
VSS 負の電源電位
NWVDD 正の電位(基板またはウェル電位)
PWVSS 負の電位(基板またはウェル電位)
101,201 高濃度P型不純物拡散領域(第1の不純物拡散領域)
102,202 高濃度N型不純物拡散領域(第1の不純物拡散領域)
103,203 高濃度N型不純物拡散領域(第2の不純物拡散領域)
104,204 高濃度P型不純物拡散領域(第2の不純物拡散領域)
105 NWVDD配線(補強用配線)
106 PWVSS配線(補強用配線)
107,207 VDD配線(第2の配線)
108,208 VSS配線(第2の配線)
111 配線(第1の配線)
112 配線(第1の配線)
206 配線(第1の配線)
109,209 サリサイド層
121,221 コンタクトホール
301,302,401,402 給電用不純物拡散領域
305,306,405,406 給電用配線
321 セル
322 補強給電用セル
Claims (6)
- 基板表面に形成された第1の不純物拡散領域と、
前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、
前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続された第1の配線と、
前記第1の配線層の上層に形成された第2の配線層に、前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線と、
前記第1の配線層の,基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分に、前記第1の配線と分離して設けられており、前記第2の不純物拡散領域と電気的に接続された補強用配線とを備えた
ことを特徴とする半導体装置のセルレイアウト構造。 - 基板表面に形成された第1の不純物拡散領域と、
前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、
前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第1の配線と、
前記第1の配線層の上層に形成された第2の配線層に、前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線とを備え、
前記第1の配線は、前記第1の配線層の,基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分まで、延びている
ことを特徴とする半導体装置のセルレイアウト構造。 - 請求項1または2記載の半導体装置のセルレイアウト構造において、
前記第1および第2の不純物拡散領域の表面に、サリサイド層が形成されている
ことを特徴とする半導体装置のセルレイアウト構造。 - 請求項1または2記載の半導体装置のセルレイアウト構造において、
前記第1の配線層は、タングステン等の導電性高融点材料によって形成されたものである
ことを特徴とする半導体装置のセルレイアウト構造。 - セルライブラリを用いたレイアウト設計方法であって、
前記セルライブラリに含まれたセルデータの少なくとも1つは、
基板表面に形成された第1の不純物拡散領域と、
前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、
前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と接続された第1の配線と、
前記第1の配線層の上層に形成された第2の配線層に、前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線と、
前記第1の配線層の,基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分に、前記第1の配線と分離して設けられており、前記第2の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、
当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第2の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第2の配線と前記補強用配線とを電気的に非接続にするステップを備えた
ことを特徴とするレイアウト設計方法。 - セルライブラリを用いたレイアウト設計方法であって、
前記セルライブラリに含まれたセルデータの少なくとも1つは、
基板表面に形成された第1の不純物拡散領域と、
前記基板表面に前記第1の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第2の不純物拡散領域と、
前記基板上層に形成された第1の配線層に、前記第1の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の不純物拡散領域と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第1の配線と、
前記第1の配線層の上層に形成された第2の配線層に、前記第2の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第1の配線と電気的に接続され、前記第1の不純物拡散領域に電源電位を給電するための第2の配線とを備え、かつ、
前記第1の配線は、前記第1の配線層の,基板面垂直方向からみて前記第2の不純物拡散領域および第2の配線と重なる部分まで、延びているものであり、
当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第1の配線と前記第2の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第1の配線と前記第2の不純物拡散領域とを電気的に非接続にするステップを備えた
ことを特徴とするレイアウト設計方法。
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