JP3672788B2 - 半導体装置のセルレイアウト構造およびレイアウト設計方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト構造に関するものであり、特に、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造と、このような構造のレイアウト設計方法に関する技術に属する。
【０００２】
【従来の技術】
近年、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタを用いたＬＳＩにおいて、スタンバイ電流を低減させることが重要になっている。しかしながら、プロセスの微細化やＬＳＩの低電圧化に伴う閾値電圧の低下によって、トランジスタのオフ状態におけるリーク電流は、無視できない程度にまで増大している。
【０００３】
このような問題に対し、基板またはウェル電位をソース電位と異なる値に設定し、閾値電圧を見かけ上高く設定することによって、トランジスタのリーク電流を低減させる方法が知られている。この方法では、Ｎ型トランジスタについては基板電位をソース電位よりも低く設定し、Ｐ型トランジスタについては基板電位をソース電位よりも高く設定する。また、この方法を用いるためには、自動配置配線を用いたＬＳＩ設計において、スタンダードセルライブラリに含まれるセルデータについて、基板またはウェル電位をソース電位と異なる値に設定可能にする必要がある。
【０００４】
図１０は従来のセルレイアウト構造の一例を示す図である。図１０に示すレイアウト構造では、Ｐ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）ＴＰ７の基板またはウェルはＮウェル上高濃度Ｎ型不純物拡散領域７０３からコンタクトホールを介し、正の電源電位ＶＤＤが給電されるＶＤＤ配線７０５に接続されている。また、ＰＭＯＳ ＴＰ７のソース７０１はコンタクトホールを介しＶＤＤ配線７０５に接続されている。一方、ＮＭＯＳトランジスタ（以下「ＮＭＯＳ」と記す）ＴＮ７の基板またはウェルはＰウェル上高濃度Ｐ型不純物拡散領域７０４からコンタクトホールを介し、負の電源電位ＶＳＳが給電されるＶＳＳ配線７０６に接続されている。また、ＮＭＯＳ ＴＮ７のソース７０２はコンタクトホールを介しＶＳＳ配線７０６に接続されている。このため、図１０に示す構造では、基板またはウェル電位とソース電位とは共有されており、基板またはウェル電位をソース電位すなわち電源電位と異なる電位に設定することができない。
【０００５】
図１１は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。すなわち、図１１の構造では、ＰＭＯＳ ＴＰ８の基板またはウェル電位はＶＤＤ配線８０５とは分離した配線８０７から給電することができ、ＮＭＯＳ ＴＮ８の基板またはウェル電位はＶＳＳ配線８０６とは分離した配線８０８から給電することができる。このため、図１１に示す構造では、基板またはウェル電位として、ソース電位とは異なる電位を給電することができる。
【０００６】
図１２は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である（特開平１０−１５４７５６号公報参照）。図１２において、ＶＤＤ配線９０１およびＶＳＳ配線９０２はセル内配線のための第１の配線層の上層に形成された第２の配線層に設けられている。ＰＭＯＳ ＴＰ９の基板またはウェル電位はＰＭＯＳ基板またはＮウェル上の高濃度Ｎ型不純物拡散領域９０４から給電され、ＶＤＤ配線９０１からは給電されない。また、ＮＭＯＳ ＴＮ９の基板またはウェル電位はＮＭＯＳ基板またはＰウェル上の高濃度Ｐ型不純物拡散領域９０３から給電され、ＶＳＳ配線９０２からは給電されない。基板またはウェル電位を給電する配線は、電源配線や信号線に用いられない配線層に設けられる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト構造には、以下のような問題がある。
【０００８】
まず、図１１に示すレイアウト構造では、図１０の構造と比べて、各電源配線８０５〜８０８の配線幅が狭くなる。このため、電源配線のシート抵抗が増加し、給電経路において電位降下が生じやすくなる。例えばソース電位が下がると、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。一方、電源配線の配線幅を広く保とうとすると、その分、セルを高くする必要が生じ、セル面積が増大する。さらに、電源配線の配線幅が狭くなると、駆動能力の高いトランジスタが接続されたときにＥＭ（Electro-Migration ）等の現象が生じやすくなり、配線の信頼性が低下する。このため、トランジスタサイズを制限する等の対処が必要になる。
【０００９】
また、図１２のセルレイアウト構造では、電源配線を第２の配線層にのみ形成している。このため、自動配置配線等を用いたＬＳＩ設計において、第２の配線層における配線レイアウトの自由度を上げたい場合には、電源配線の配線幅を狭めざるを得ず、これにより、配線抵抗によって電源電位が降下する。このため、ソース電位が下がり、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。
【００１０】
また、図１２のセルレイアウト構造では、基板またはウェル電位の給電が不純物拡散領域によって行われている。不純物拡散領域は配線層に比べて１桁以上シート抵抗が高いため、電位降下が生じやすい。このため、基板またはウェル電位が安定せず、トランジスタの閾値変動等が生じ、ＬＳＩ動作の信頼性が低下したり、スタンバイリーク電流が十分抑制できない、といった問題が生じる。また、電位降下を防ぐために、補強配線を所定間隔で挿入する方法も考えらるが、この場合でも、配線層を用いた場合に比べて補強配線の本数を大幅に増やす必要があるので、チップ面積の増大が懸念される。
【００１１】
前記の問題に鑑み、本発明は、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、レイアウト面積の増大を抑えつつ、基板またはウェル電位や電源電位の電位降下を抑えることを課題とする。
【００１２】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものである。
【００１３】
請求項１の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、基板またはウェル電位を給電するための第２の不純物拡散領域に接続して、第１の配線層に補強用配線が設けられている。これにより、基板またはウェル電位の電位降下が抑制され、基板またはウェル電位がより安定する。しかも、補強用配線は、第２の不純物拡散領域および第２の配線と重なる部分に設けられるので、レイアウト面積は増大しない。
【００１４】
また、請求項２の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備えたものであり、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで、延びているものである。
【００１５】
請求項２の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、第１の不純物拡散領域と電源電位を給電するための第２の配線とを接続する第１の配線が、第１の配線層において第２の不純物拡散領域および第２の配線と重なる部分まで延びている。これにより、レイアウト面積の増大を招くことなく、電源電位の電位降下が抑制され、電源電位はより安定する。これにより、第２の配線層における配線レイアウトの自由度が向上する。
【００１６】
そして、請求項３の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１および第２の不純物拡散領域の表面に、サリサイド層が形成されているものとする。
【００１７】
また、請求項４の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１の配線層は、タングステン等の導電性高融点材料によって形成されたものとする。
【００１８】
また、請求項５の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第２の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第２の配線と前記補強用配線とを電気的に非接続にするステップを備えたものである。
【００１９】
請求項５の発明は、請求項１の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項５の発明によると、第２の配線と補強用配線との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２０】
また、請求項６の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備え、かつ、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで延びているものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第１の配線と前記第２の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第１の配線と前記第２の不純物拡散領域とを電気的に非接続にするステップを備えたものである。
【００２１】
請求項６の発明は、請求項２の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項６の発明によると、第１の配線と第２の不純物拡散領域との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
【００２４】
図１（ａ）において、ＴＰ１はＮウェル上の高濃度Ｐ型不純物拡散領域１０１によって形成されたソース・ドレインとゲート電極とからなるＰ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）であり、ＴＮ１はＰウェル上の高濃度Ｎ型不純物拡散領域１０２によって形成されたソース・ドレインとゲート電極とからなるＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと記す）である。
【００２５】
１０３はＮウェル上に高濃度Ｐ型不純物拡散領域１０１と分離して形成され、ＰＭＯＳ ＴＰ１の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、１０４はＰウェル上に高濃度Ｎ型不純物拡散領域１０２と分離して形成され、ＮＭＯＳ ＴＮ１の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００２６】
また、基板上層には第１および第２の配線層が形成されている。第１の配線層において、高濃度Ｎ型不純物拡散領域１０３の上方には正の電位ＮＷＶＤＤが給電された配線（以下「ＮＷＶＤＤ配線」と記す）１０５が設けられ、高濃度Ｐ型不純物拡散領域１０４の上方には負の電位ＰＷＶＳＳが給電された配線（以下「ＰＷＶＳＳ配線」と記す）１０６が設けられている。また第２の配線層において、ＮＷＶＤＤ配線１０５の上方には正の電源電位ＶＤＤが給電された配線（以下「ＶＤＤ配線」と記す）１０７が設けられ、ＰＷＶＳＳ配線１０６の上方には負の電源電位ＶＳＳが給電された配線（以下「ＶＳＳ配線」と記す）１０８が設けられている。なお、図示の都合上、図１（ａ）において、高濃度Ｎ型不純物拡散領域１０３およびＮＷＶＤＤ配線１０５をＶＤＤ配線１０７よりも優先して示し、高濃度Ｐ型不純物拡散領域１０４およびＰＷＶＳＳ配線１０６をＶＳＳ配線１０８よりも優先して示している。
【００２７】
ＮＷＶＤＤ配線１０５とＮ型不純物拡散領域１０３とはコンタクトホールによって接続されており、これにより、ＰＭＯＳ ＴＰ１には基板またはウェル電位として正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線１０７とＰ型不純物拡散領域１０１とはコンタクトホールおよび第１の配線層に設けられた配線１１１を介して接続されており、これにより、ＰＭＯＳ ＴＰ１のソース電位として電源電位ＶＤＤが給電される。
【００２８】
一方、ＰＷＶＳＳ配線１０６とＰ型不純物拡散領域１０４とはコンタクトホールによって接続されており、これにより、ＮＭＯＳ ＴＮ１には基板またはウェル電位として負の電位ＰＷＶＳＳが給電される。また、ＶＳＳ配線１０８とＮ型不純物拡散領域１０２とはコンタクトホールおよび第１の配線層に設けられた配線１１２を介して接続されており、これにより、ＮＭＯＳ ＴＮ１のソース電位として電源電位ＶＳＳが給電される。
【００２９】
図１（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域１０４はサリサイド層１０９を有している。ここで、「サリサイド」とは自己整合的に形成した高融点金属シリサイドのことをいい、不純物拡散領域とタングステン、チタン、コバルト等の高融点金属層との合金を熱処理等により形成することによって、低抵抗化したものである。なお、ＰＷＶＳＳ配線１０６と電気的に接続されれば、サリサイド層１０９は必ずしも必要ではない。
【００３０】
図１（ｃ）において、ＮＭＯＳ ＴＮ１のソースを形成する第１の不純物拡散領域としての不純物拡散領域１０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域１０４とは素子分離領域１１０によって電気的に絶縁されている。素子分離領域１１０はＳＴＩ（Shallow-Trench-Isolation）構造等からなり、ＳｉＯ2 等の絶縁膜によって形成される。
【００３１】
ソースを形成する不純物拡散領域１０２は、第１の配線層に設けられた第１の配線としての配線１１２を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線１０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域１０４はコンタクトホールを介し、補強用配線としてのＰＷＶＳＳ配線１０６と電気的に接続されている。ＶＳＳ配線１０８は、不純物拡散領域１０４と基板面垂直方向からみて重なりを有するように設けられており、ＰＷＶＳＳ配線１０６は、第１の配線層の，基板面垂直方向からみて不純物拡散領域１０４およびＶＳＳ配線１０８と重なる部分に、配線１１２と分離して設けられている。
【００３２】
このように、図１に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、不純物拡散領域に比して１桁以上シート抵抗の低い配線層の配線１０６を基板またはウェル電位を給電する不純物拡散領域１０４に接続しているため、基板またはウェル電位の供給経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。しかも、配線１０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に設けられているので、この配線１０６を設けたことによってセル面積は増大しない。すなわち、セル面積の増大を招くことなく、基板またはウェル電位を安定させることができ、これにより、ＬＳＩ動作の信頼性を向上させることができる。
【００３３】
なお、図１（ｂ），（ｃ）ではＮＭＯＳ ＴＮ１の断面構造のみを示しているが、ＰＭＯＳ ＴＰ１の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００３４】
また、第１の配線層は、タングステン等の導電性高融点材料によって形成するのが好ましい。この場合、配線幅と配線膜厚が同一であれば、アルミ配線や銅配線と比べて３桁程度ＥＭ等に強くなる。このため、配線膜厚を薄くしてセル内配線容量を低減できるので、ＬＳＩの性能を大きく向上させることができる。ところが、配線膜厚を薄くしたとき、シート抵抗がアルミ配線等に比べて２桁程度高くなるので、セル同士またはブロック同士を接続するグローバル配線としては適さない。このため、第１の配線層は、セル内配線用とするのが好ましい。
【００３５】
このように第１の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分に、基板またはウェル電位の電位降下を防ぐための補強用配線を設けたので、レイアウト面積の増大を抑えつつ、基板またはウェル電位の電位降下を抑えることができる。これにより、基板またはウェル電位が安定し、トランジスタの閾値変動等が生じず、ＬＳＩ動作の信頼性が高まり、スタンバイリーク電流を効果的に抑制することができる。
【００３６】
（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＣ−Ｃ断面図、（ｃ）は図１（ａ）のＤ−Ｄ断面図である。
【００３７】
図２（ａ）において、ＴＰ２はＮウェル上の高濃度Ｐ型不純物拡散領域２０１によって形成されたソース・ドレインとゲート電極とからなるＰＭＯＳであり、ＴＮ２はＰウェル上の高濃度Ｎ型不純物拡散領域２０２によって形成されたソース・ドレインとゲート電極とからなるＮＭＯＳである。
【００３８】
２０３はＮウェル上に高濃度Ｐ型不純物拡散領域２０１と分離して形成され、ＰＭＯＳ ＴＰ２の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、２０４はＰウェル上に高濃度Ｎ型不純物拡散領域２０２と分離して形成され、ＮＭＯＳ ＴＮ２の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００３９】
また、基板上層には第１および第２の配線層が形成されている。第２の配線層において、高濃度Ｎ型不純物拡散領域２０３の上方にはＶＤＤ配線２０７が設けられ、高濃度Ｐ型不純物拡散領域２０４の上方にはＶＳＳ配線２０８が設けられている。また第１の配線層において、ＶＤＤ配線２０７とコンタクトホールによって電気的に接続された配線２０５、およびＶＳＳ配線２０８とコンタクトホールによって電気的に接続された配線２０６が設けられている。なお、図示の都合上、図２（ａ）において、高濃度Ｎ型不純物拡散領域２０３および配線２０５をＶＤＤ配線２０７よりも優先して示し、高濃度Ｐ型不純物拡散領域２０４および配線２０６をＶＳＳ配線２０８よりも優先して示している。
【００４０】
ＰＭＯＳ ＴＰ２には基板またはウェル電位として、Ｎ型不純物拡散領域２０３から正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線２０７とＰ型不純物拡散領域２０１とはコンタクトホールおよび第１の配線層に設けられた配線２０５を介して接続されており、これにより、ＰＭＯＳ ＴＰ２のソース電位として電源電位ＶＤＤが給電される。
【００４１】
一方、ＮＭＯＳ ＴＮ２には基板またはウェル電位として、Ｐ型不純物拡散領域２０４から負の電位ＰＷＶＳＳが給電されている。また、ＶＳＳ配線２０８とＮ型不純物拡散領域２０２とはコンタクトホールおよび第１の配線層に設けられた配線２０６を介して接続されており、これにより、ＮＭＯＳ ＴＮ２のソース電位として電源電位ＶＳＳが給電される。
【００４２】
図２（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域２０４はサリサイド層２０９を有している。
【００４３】
図３（ｃ）において、ＮＭＯＳ ＴＮ２のソースを形成する第１の不純物拡散領域としての不純物拡散領域２０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域２０４とは素子分離領域２１０によって電気的に絶縁されている。素子分離領域２１０はＳＴＩ構造等からなり、ＳｉＯ2 等の絶縁膜によって形成される。
【００４４】
ソースを形成する不純物拡散領域２０２は、第１の配線層に設けられた第１の配線としての配線２０６を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線２０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域２０４は負の電位ＰＷＶＳＳが給電されている。ＶＳＳ配線２０８は、不純物拡散領域２０４と基板面垂直方向からみて重なりを有するように設けられており、配線２０６は、第１の配線層の，基板面垂直方向からみて不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで、延びるように設けられている。
【００４５】
このように、図２に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、ＶＳＳ配線２０８とソースを形成する不純物拡散領域２０２とを接続する第１の配線層の配線２０６を不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで延ばしているため、ＶＳＳ配線２０８の配線幅を広げなくても、電源電位の供給経路における電位降下を防ぐことができ、電源電位をより安定させることができる。これにより、第２の配線層における配線レイアウトの自由度が向上する。しかも、配線２０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に延ばされているので、配線２０６の配線幅の拡張によってセル面積は増大しない。
【００４６】
なお、図２（ｂ），（ｃ）ではＮＭＯＳ ＴＮ２の断面構造のみを示しているが、ＰＭＯＳ ＴＮ２の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００４７】
このように第２の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分まで、これらを接続する配線を延ばして設けたので、レイアウト面積の増大を抑えつつ、電源電位の電位降下を抑制することがせきる。これにより、第２の配線層における配線レイアウトの自由度が増し、セルの敷詰め率を向上させることができる。
【００４８】
（第３の実施形態）
図１または図２に示すようなレイアウト構造を有するセルデータを、スタンダードセルライブラリに含めることによって、半導体装置のレイアウト設計の工数を大幅に削減することができる。すなわち、図１または図２に示すレイアウト構造では、基板またはウェル電位を電源電位とは独立して給電することができるが、この構造に、コンタクトホールをさらに設けるだけで、基板またはウェル電位と電源電位とを共有するレイアウト構造を容易に生成することができる。
【００４９】
図３は本実施形態に係るレイアウト設計方法を説明するための図であり、基板またはウェル電位と電源電位とが分離したレイアウト構造から基板またはウェル電位と電源電位とを共有するレイアウト構造に変化させた結果を示す図である。同図中、（ａ）は図１のレイアウト構造から変化させたもの、（ｂ）は図２のレイアウト構造から変化させたものである。
【００５０】
図３（ａ）では、第２の配線層に設けられたＶＳＳ配線１０８と第１の配線層に設けられた配線１０６との間に、これらを電気的に接続するためのコンタクトホール１２１が設けられている。これにより、ＮＭＯＳ ＴＮ１の基板またはウェル電位として負の電源電位ＶＳＳが給電される。また図３（ｂ）では、第１の配線層に設けられ、ＶＳＳ配線２０８と接続された配線２０６とＰウェル上高濃度Ｐ型不純物拡散領域２０４との間に、これらを電気的に接続するためのコンタクトホール２２１が設けられている。これにより、ＮＭＯＳ ＴＮ２の基板またはウェル電位として負の電源電位ＶＳＳが給電される。
【００５１】
図１または図２のようなレイアウト構造を有するセルデータを用いてレイアウト設計を行う場合には、コンタクトホール１２１または２２１を設けることによって、極めて容易に、基板またはウェル電位と電源電位とを共有させることができる。したがって、例えばＭＯＳトランジスタの閾値電圧を制御する必要がなく、基板またはウェル電位と電源電位とを共有させて電源配線や電源ピンの個数の削減等ＬＳＩ設計の容易化を実現するときは、図３に示すようにコンタクトホール１２１または２２１を設ければよい。一方、ＭＯＳトランジスタの閾値電圧を制御するために基板またはウェル電位を電源電位と分離させたいときは、コンタクトホール１２１または２２１を設けないで、配線１０６とＶＳＳ配線１０８または配線２０６と不純物拡散領域２０４とを電気的に非接続にすればよい。
【００５２】
また、セルライブラリの多数のセルデータが図１または図２のようなレイアウト構造である場合には、基板またはウェル電位と電源電位とを共有させるための修正が、マスク処理等の簡単な処理によって容易に行うことができる。このため、セルライブラリの新規作成や修正にかかるＴＡＴや工数の増大を回避することができる。
【００５３】
なお、図１のＰＭＯＳ ＴＰ１についても、ＶＤＤ配線１０７とＮＷＶＤＤ配線１０５との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。また 図２のＰＭＯＳ ＴＰ２についても、ＶＤＤ配線２０７と接続された第１の配線層の配線２０５とＮウェル上高濃度Ｎ型不純物拡散領域２０３との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。
【００５４】
このように本実施形態によると、第２の配線層に設けられた電源電位を給電する配線と基板またはウェル電位を給電する不純物拡散領域とが重なりを有する構造において、その間の第１の配線層に配線を設けたセルデータを用いて、レイアウト設計を行う。このセルデータでは、コンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００５５】
（第４の実施形態）
本発明の第４の実施形態は、電源電位と異なる基板またはウェル電位を給電するための不純物拡散領域を有するセルを複数個直列に配置してレイアウトを構成する際に、セル同士の間に、補強給電を行うための補強給電用セルを配置するものである。これにより、基板またはウェル電位の給電経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。
【００５６】
図４は本実施形態に係る補強給電用セルのレイアウト構造の一例を示す図である。同図中、（ａ）は平面図、（ｂ）は図４（ａ）のＥ−Ｅ断面図、（ｃ）は図４（ａ）のＦ−Ｆ断面図である。図４に示す補強給電用セルは、第１の実施形態に係る図１のレイアウト構造を有するセルに対応したものである。
【００５７】
図４（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域３０１が設けられている。この給電用不純物拡散領域３０１は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０１の上方の第２の配線層にはＶＤＤ配線３０３が設けられており、このＶＤＤ配線３０３は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線１０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０１はＶＤＤ配線３０３と重ならない領域まで引き出されており、給電用配線３０５と接続されている。
【００５８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域３０２が設けられている。この給電用不純物拡散領域３０２は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０２の上方の第２の配線層にはＶＳＳ配線３０４が設けられており、このＶＳＳ配線３０４は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線１０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０２はＶＳＳ配線３０４と重ならない領域まで引き出されており、給電用配線３０６と接続されている。
【００５９】
図４（ｂ）において、給電用不純物拡散領域３０２は第１の配線層に設けられた配線３０７および第２の配線層に設けられた給電用配線３０６とコンタクトホールを介して接続されている。また給電用不純物拡散層３０２のＶＳＳ配線３０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域３０８によって隣接セルから離されており、これに接続された配線３０６，３０７もセル境界から離されている。３０９は給電用不純物拡散領域３０２上に形成されたサリサイド層である。
【００６０】
また図４（ｃ）から分かるように、ＶＳＳ配線３０４と給電用配線３０６とは電気的に絶縁されている。したがって、給電用配線３０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００６１】
図４に示すような補強給電用セルを、図１に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線３０５，３０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。
【００６２】
図５（ａ）は図１に示すセルを直列に配置したセル行に図４に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図５（ａ）では、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００６３】
図１に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域１０３，１０４およびこれらに接続された第１の配線層の補強用配線１０５，１０６は、セルの両端まで延びている。このため、図１のセルを直列に配置した場合には、図５に示すように、不純物拡散領域１０３，１０４および補強用配線１０５，１０６はそれぞれ連続して接続される。また同様に、ＶＤＤ配線１０７およびＶＳＳ配線１０８もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線１０７およびＶＳＳ配線１０８が連続して接続される。
【００６４】
ここで、図４に示す補強給電用セルをセル間に配置することによって、給電用配線３０５からは正の電位ＮＷＶＤＤを、給電用配線３０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図４に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域１０３，１０４、補強用配線１０５，１０６、ＶＤＤ配線１０７およびＶＳＳ配線１０８の連続性は損なわれない。
【００６５】
なお、図４の構造では、給電用不純物拡散領域３０１，３０２自体をＶＤＤ配線３０３またはＶＳＳ配線３０４の下方から引き出しているが、この代わりに、またはこれとともに、第１の配線層における配線を引き出してもよい。
【００６６】
図６は本実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図である。同図中、（ａ）は平面図、（ｂ）は図６（ａ）のＧ−Ｇ断面図、（ｃ）は図６（ａ）のＨ−Ｈ断面図である。図６に示す補強給電用セルは、第２の実施形態に係る図２のレイアウト構造を有するセルに対応したものである。
【００６７】
図６（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域４０１が設けられている。この給電用不純物拡散領域４０１は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０１の上方の第２の配線層にはＶＤＤ配線４０３が設けられており、このＶＤＤ配線４０３は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線２０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域４０１はＶＤＤ配線４０３と重ならない領域まで引き出されており、給電用配線４０５と接続されている。
【００６８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域４０２が設けられている。この給電用不純物拡散領域４０２は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０２の上方の第２の配線層にはＶＳＳ配線４０４が設けられており、このＶＳＳ配線４０４は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線２０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３４２はＶＳＳ配線４０４と重ならない領域まで引き出されており、給電用配線４０６と接続されている。
【００６９】
図６（ｂ）において、給電用不純物拡散領域４０２は第１の配線層に設けられた配線４０７および第２の配線層に設けられた給電用配線４０６とコンタクトホールを介して接続されている。また給電用不純物拡散層４０２のＶＳＳ配線４０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域４０８によって隣接セルから離されており、これに接続された配線４０６，４０７もセル境界から離されている。４０９は給電用不純物拡散領域４０２上に形成されたサリサイド層である。
【００７０】
また図６（ｃ）から分かるように、ＶＳＳ配線４０４と給電用配線４０６とは電気的に絶縁されている。したがって、給電用配線４０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００７１】
図６に示すような補強給電用セルを、図２に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線４０５，４０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。図２に示すレイアウト構造では、図１に示すレイアウト構造に比べて基板またはウェル電位の電位降下が生じやすいが、図６に示すような補強給電用セルを用いることによって、これを回避することができる。
【００７２】
図７は図２に示すセルを直列に配置したセル行に図６に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図７では図５（ａ）と同様に、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００７３】
図２に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域２０３，２０４はセルの両端まで延びている。このため、図２のセルを直列に配置した場合には、図７に示すように、不純物拡散領域２０３，２０４はそれぞれ連続して接続される。また同様に、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びにこれらに接続された第１の配線層の配線２０５，２０６もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びに配線２０５，２０６がそれぞれ連続して接続される。
【００７４】
ここで、図６に示す補強給電用セルをセル間に配置することによって、給電用配線４０５からは正の電位ＮＷＶＤＤを、給電用配線４０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図６に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域２０３，２０４、配線２０５，２０６、ＶＤＤ配線２０７およびＶＳＳ配線２０８の連続性は損なわれない。
【００７５】
図８は図４または図６に示すような補強給電用セルを配置したレイアウト構造の一例を示す図である。図８において、３２１はセル、３２２は補強給電用セル、３２３は電位補強配線である。各セル行は、複数のセル３２１が直列に配置されて構成されており、補強給電用セル３２２は各セル行において、ほぼ一定間隔で配置されている。さらに、レイアウト構造の上層において、セル行に直交する方向に配置された電位補強配線３２３に沿うように、補強給電用セル３２２はセル行に直交する方向においてほぼ直線状になるように、各セル行に配置されている。
【００７６】
なお、近年のＬＳＩでは、チップサイズは配線が占める面積に応じて決定される傾向にあるのに加え、図８に示すように補強給電用セル３２２は電位補強配線３２３の下に配置されるので、レイアウト面積は補強給電用セルの挿入によってはほとんど増加しない。
【００７７】
図９は補強給電用セルを配置したレイアウト構造の他の例を示す図である。図９に示すように、補強給電用セル３２２は必ずしも電位補強配線３２３の下に配置する必要はない。電位補強配線３２３の近傍に配置すれば、電位補強配線３２３を延ばして接続することが可能である。このように、補強給電用セル３２２の配置に対する制約を緩和することによって、セル幅が互いに異なるセル３２１の配置の自由度が向上する。これにより、結果的にレイアウト面積が縮小されるという効果が得られる。
【００７８】
【発明の効果】
以上のように本発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、レイアウト面積の増大を招くことなく、基板またはウェル電位の安定化、または電源電位の安定化を実現することができる。また、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、レイアウト設計の設計効率が格段に向上する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図２】 本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図３】 本発明の第３の実施形態に係るレイアウト設計方法を説明するための図であり、（ａ）は図１のレイアウト構造にコンタクトホールを設けた図、（ｂ）は図２のレイアウト構造にコンタクトホールを設けた図である。
【図４】 本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の一例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図５】 （ａ）は図４の補強給電用セルを挿入したレイアウト構造を示す平面図、（ｂ）は（ａ）の構造を表す回路図である。
【図６】 本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図７】 図６の補強給電用セルを挿入したレイアウト構造を示す平面図である。
【図８】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図９】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図１０】 従来のセルレイアウト構造の一例を示す図である。
【図１１】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【図１２】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【符号の説明】
ＶＤＤ 正の電源電位
ＶＳＳ 負の電源電位
ＮＷＶＤＤ 正の電位（基板またはウェル電位）
ＰＷＶＳＳ 負の電位（基板またはウェル電位）
１０１，２０１ 高濃度Ｐ型不純物拡散領域（第１の不純物拡散領域）
１０２，２０２ 高濃度Ｎ型不純物拡散領域（第１の不純物拡散領域）
１０３，２０３ 高濃度Ｎ型不純物拡散領域（第２の不純物拡散領域）
１０４，２０４ 高濃度Ｐ型不純物拡散領域（第２の不純物拡散領域）
１０５ ＮＷＶＤＤ配線（補強用配線）
１０６ ＰＷＶＳＳ配線（補強用配線）
１０７，２０７ ＶＤＤ配線（第２の配線）
１０８，２０８ ＶＳＳ配線（第２の配線）
１１１ 配線（第１の配線）
１１２ 配線（第１の配線）
２０６ 配線（第１の配線）
１０９，２０９ サリサイド層
１２１，２２１ コンタクトホール
３０１，３０２，４０１，４０２ 給電用不純物拡散領域
３０５，３０６，４０５，４０６ 給電用配線
３２１ セル
３２２ 補強給電用セル
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト構造に関するものであり、特に、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造と、このような構造のレイアウト設計方法に関する技術に属する。
【０００２】
【従来の技術】
近年、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタを用いたＬＳＩにおいて、スタンバイ電流を低減させることが重要になっている。しかしながら、プロセスの微細化やＬＳＩの低電圧化に伴う閾値電圧の低下によって、トランジスタのオフ状態におけるリーク電流は、無視できない程度にまで増大している。
【０００３】
このような問題に対し、基板またはウェル電位をソース電位と異なる値に設定し、閾値電圧を見かけ上高く設定することによって、トランジスタのリーク電流を低減させる方法が知られている。この方法では、Ｎ型トランジスタについては基板電位をソース電位よりも低く設定し、Ｐ型トランジスタについては基板電位をソース電位よりも高く設定する。また、この方法を用いるためには、自動配置配線を用いたＬＳＩ設計において、スタンダードセルライブラリに含まれるセルデータについて、基板またはウェル電位をソース電位と異なる値に設定可能にする必要がある。
【０００４】
図１０は従来のセルレイアウト構造の一例を示す図である。図１０に示すレイアウト構造では、Ｐ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）ＴＰ７の基板またはウェルはＮウェル上高濃度Ｎ型不純物拡散領域７０３からコンタクトホールを介し、正の電源電位ＶＤＤが給電されるＶＤＤ配線７０５に接続されている。また、ＰＭＯＳ ＴＰ７のソース７０１はコンタクトホールを介しＶＤＤ配線７０５に接続されている。一方、ＮＭＯＳトランジスタ（以下「ＮＭＯＳ」と記す）ＴＮ７の基板またはウェルはＰウェル上高濃度Ｐ型不純物拡散領域７０４からコンタクトホールを介し、負の電源電位ＶＳＳが給電されるＶＳＳ配線７０６に接続されている。また、ＮＭＯＳ ＴＮ７のソース７０２はコンタクトホールを介しＶＳＳ配線７０６に接続されている。このため、図１０に示す構造では、基板またはウェル電位とソース電位とは共有されており、基板またはウェル電位をソース電位すなわち電源電位と異なる電位に設定することができない。
【０００５】
図１１は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。すなわち、図１１の構造では、ＰＭＯＳ ＴＰ８の基板またはウェル電位はＶＤＤ配線８０５とは分離した配線８０７から給電することができ、ＮＭＯＳ ＴＮ８の基板またはウェル電位はＶＳＳ配線８０６とは分離した配線８０８から給電することができる。このため、図１１に示す構造では、基板またはウェル電位として、ソース電位とは異なる電位を給電することができる。
【０００６】
図１２は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である（特開平１０−１５４７５６号公報参照）。図１２において、ＶＤＤ配線９０１およびＶＳＳ配線９０２はセル内配線のための第１の配線層の上層に形成された第２の配線層に設けられている。ＰＭＯＳ ＴＰ９の基板またはウェル電位はＰＭＯＳ基板またはＮウェル上の高濃度Ｎ型不純物拡散領域９０４から給電され、ＶＤＤ配線９０１からは給電されない。また、ＮＭＯＳ ＴＮ９の基板またはウェル電位はＮＭＯＳ基板またはＰウェル上の高濃度Ｐ型不純物拡散領域９０３から給電され、ＶＳＳ配線９０２からは給電されない。基板またはウェル電位を給電する配線は、電源配線や信号線に用いられない配線層に設けられる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のレイアウト構造には、以下のような問題がある。
【０００８】
まず、図１１に示すレイアウト構造では、図１０の構造と比べて、各電源配線８０５〜８０８の配線幅が狭くなる。このため、電源配線のシート抵抗が増加し、給電経路において電位降下が生じやすくなる。例えばソース電位が下がると、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。一方、電源配線の配線幅を広く保とうとすると、その分、セルを高くする必要が生じ、セル面積が増大する。さらに、電源配線の配線幅が狭くなると、駆動能力の高いトランジスタが接続されたときにＥＭ（Electro-Migration ）等の現象が生じやすくなり、配線の信頼性が低下する。このため、トランジスタサイズを制限する等の対処が必要になる。
【０００９】
また、図１２のセルレイアウト構造では、電源配線を第２の配線層にのみ形成している。このため、自動配置配線等を用いたＬＳＩ設計において、第２の配線層における配線レイアウトの自由度を上げたい場合には、電源配線の配線幅を狭めざるを得ず、これにより、配線抵抗によって電源電位が降下する。このため、ソース電位が下がり、トランジスタの能力が低下し、ひいてはＬＳＩの性能が劣化する。
【００１０】
また、図１２のセルレイアウト構造では、基板またはウェル電位の給電が不純物拡散領域によって行われている。不純物拡散領域は配線層に比べて１桁以上シート抵抗が高いため、電位降下が生じやすい。このため、基板またはウェル電位が安定せず、トランジスタの閾値変動等が生じ、ＬＳＩ動作の信頼性が低下したり、スタンバイリーク電流が十分抑制できない、といった問題が生じる。また、電位降下を防ぐために、補強配線を所定間隔で挿入する方法も考えらるが、この場合でも、配線層を用いた場合に比べて補強配線の本数を大幅に増やす必要があるので、チップ面積の増大が懸念される。
【００１１】
前記の問題に鑑み、本発明は、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、レイアウト面積の増大を抑えつつ、基板またはウェル電位や電源電位の電位降下を抑えることを課題とする。
【００１２】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものである。
【００１３】
請求項１の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、基板またはウェル電位を給電するための第２の不純物拡散領域に接続して、第１の配線層に補強用配線が設けられている。これにより、基板またはウェル電位の電位降下が抑制され、基板またはウェル電位がより安定する。しかも、補強用配線は、第２の不純物拡散領域および第２の配線と重なる部分に設けられるので、レイアウト面積は増大しない。
【００１４】
また、請求項２の発明が講じた解決手段は、半導体装置のセルレイアウト構造として、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備えたものであり、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで、延びているものである。
【００１５】
請求項２の発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、第１の不純物拡散領域と電源電位を給電するための第２の配線とを接続する第１の配線が、第１の配線層において第２の不純物拡散領域および第２の配線と重なる部分まで延びている。これにより、レイアウト面積の増大を招くことなく、電源電位の電位降下が抑制され、電源電位はより安定する。これにより、第２の配線層における配線レイアウトの自由度が向上する。
【００１６】
そして、請求項３の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１および第２の不純物拡散領域の表面に、サリサイド層が形成されているものとする。
【００１７】
また、請求項４の発明では、前記請求項１または２の半導体装置のセルレイアウト構造における第１の配線層は、タングステン等の導電性高融点材料によって形成されたものとする。
【００１８】
また、請求項５の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と接続された第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第２の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第２の配線と前記補強用配線とを電気的に非接続にするステップを備えたものである。
【００１９】
請求項５の発明は、請求項１の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項５の発明によると、第２の配線と補強用配線との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２０】
また、請求項６の発明が講じた解決手段は、セルライブラリを用いたレイアウト設計方法として、前記セルライブラリに含まれたセルデータの少なくとも１つは、基板表面に形成された第１の不純物拡散領域と、前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、前記第１の配線層の上層に形成された第２の配線層に前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備え、かつ、前記第１の配線は、前記第１の配線層の基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで延びているものであり、かつ、当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第１の配線と前記第２の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第１の配線と前記第２の不純物拡散領域とを電気的に非接続にするステップを備えたものである。
【００２１】
請求項６の発明は、請求項２の発明に係るレイアウト構造を有するセルデータを用いるものである。すなわち、請求項６の発明によると、第１の配線と第２の不純物拡散領域との間のコンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ断面図、（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
【００２４】
図１（ａ）において、ＴＰ１はＮウェル上の高濃度Ｐ型不純物拡散領域１０１によって形成されたソース・ドレインとゲート電極とからなるＰ型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と記す）であり、ＴＮ１はＰウェル上の高濃度Ｎ型不純物拡散領域１０２によって形成されたソース・ドレインとゲート電極とからなるＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと記す）である。
【００２５】
１０３はＮウェル上に高濃度Ｐ型不純物拡散領域１０１と分離して形成され、ＰＭＯＳ ＴＰ１の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、１０４はＰウェル上に高濃度Ｎ型不純物拡散領域１０２と分離して形成され、ＮＭＯＳ ＴＮ１の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００２６】
また、基板上層には第１および第２の配線層が形成されている。第１の配線層において、高濃度Ｎ型不純物拡散領域１０３の上方には正の電位ＮＷＶＤＤが給電された配線（以下「ＮＷＶＤＤ配線」と記す）１０５が設けられ、高濃度Ｐ型不純物拡散領域１０４の上方には負の電位ＰＷＶＳＳが給電された配線（以下「ＰＷＶＳＳ配線」と記す）１０６が設けられている。また第２の配線層において、ＮＷＶＤＤ配線１０５の上方には正の電源電位ＶＤＤが給電された配線（以下「ＶＤＤ配線」と記す）１０７が設けられ、ＰＷＶＳＳ配線１０６の上方には負の電源電位ＶＳＳが給電された配線（以下「ＶＳＳ配線」と記す）１０８が設けられている。なお、図示の都合上、図１（ａ）において、高濃度Ｎ型不純物拡散領域１０３およびＮＷＶＤＤ配線１０５をＶＤＤ配線１０７よりも優先して示し、高濃度Ｐ型不純物拡散領域１０４およびＰＷＶＳＳ配線１０６をＶＳＳ配線１０８よりも優先して示している。
【００２７】
ＮＷＶＤＤ配線１０５とＮ型不純物拡散領域１０３とはコンタクトホールによって接続されており、これにより、ＰＭＯＳ ＴＰ１には基板またはウェル電位として正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線１０７とＰ型不純物拡散領域１０１とはコンタクトホールおよび第１の配線層に設けられた配線１１１を介して接続されており、これにより、ＰＭＯＳ ＴＰ１のソース電位として電源電位ＶＤＤが給電される。
【００２８】
一方、ＰＷＶＳＳ配線１０６とＰ型不純物拡散領域１０４とはコンタクトホールによって接続されており、これにより、ＮＭＯＳ ＴＮ１には基板またはウェル電位として負の電位ＰＷＶＳＳが給電される。また、ＶＳＳ配線１０８とＮ型不純物拡散領域１０２とはコンタクトホールおよび第１の配線層に設けられた配線１１２を介して接続されており、これにより、ＮＭＯＳ ＴＮ１のソース電位として電源電位ＶＳＳが給電される。
【００２９】
図１（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域１０４はサリサイド層１０９を有している。ここで、「サリサイド」とは自己整合的に形成した高融点金属シリサイドのことをいい、不純物拡散領域とタングステン、チタン、コバルト等の高融点金属層との合金を熱処理等により形成することによって、低抵抗化したものである。なお、ＰＷＶＳＳ配線１０６と電気的に接続されれば、サリサイド層１０９は必ずしも必要ではない。
【００３０】
図１（ｃ）において、ＮＭＯＳ ＴＮ１のソースを形成する第１の不純物拡散領域としての不純物拡散領域１０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域１０４とは素子分離領域１１０によって電気的に絶縁されている。素子分離領域１１０はＳＴＩ（Shallow-Trench-Isolation）構造等からなり、ＳｉＯ2 等の絶縁膜によって形成される。
【００３１】
ソースを形成する不純物拡散領域１０２は、第１の配線層に設けられた第１の配線としての配線１１２を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線１０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域１０４はコンタクトホールを介し、補強用配線としてのＰＷＶＳＳ配線１０６と電気的に接続されている。ＶＳＳ配線１０８は、不純物拡散領域１０４と基板面垂直方向からみて重なりを有するように設けられており、ＰＷＶＳＳ配線１０６は、第１の配線層の，基板面垂直方向からみて不純物拡散領域１０４およびＶＳＳ配線１０８と重なる部分に、配線１１２と分離して設けられている。
【００３２】
このように、図１に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、不純物拡散領域に比して１桁以上シート抵抗の低い配線層の配線１０６を基板またはウェル電位を給電する不純物拡散領域１０４に接続しているため、基板またはウェル電位の供給経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。しかも、配線１０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に設けられているので、この配線１０６を設けたことによってセル面積は増大しない。すなわち、セル面積の増大を招くことなく、基板またはウェル電位を安定させることができ、これにより、ＬＳＩ動作の信頼性を向上させることができる。
【００３３】
なお、図１（ｂ），（ｃ）ではＮＭＯＳ ＴＮ１の断面構造のみを示しているが、ＰＭＯＳ ＴＰ１の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００３４】
また、第１の配線層は、タングステン等の導電性高融点材料によって形成するのが好ましい。この場合、配線幅と配線膜厚が同一であれば、アルミ配線や銅配線と比べて３桁程度ＥＭ等に強くなる。このため、配線膜厚を薄くしてセル内配線容量を低減できるので、ＬＳＩの性能を大きく向上させることができる。ところが、配線膜厚を薄くしたとき、シート抵抗がアルミ配線等に比べて２桁程度高くなるので、セル同士またはブロック同士を接続するグローバル配線としては適さない。このため、第１の配線層は、セル内配線用とするのが好ましい。
【００３５】
このように第１の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分に、基板またはウェル電位の電位降下を防ぐための補強用配線を設けたので、レイアウト面積の増大を抑えつつ、基板またはウェル電位の電位降下を抑えることができる。これにより、基板またはウェル電位が安定し、トランジスタの閾値変動等が生じず、ＬＳＩ動作の信頼性が高まり、スタンバイリーク電流を効果的に抑制することができる。
【００３６】
（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図である。同図中、（ａ）は基板またはウェル電位と電源電位とが分離されたセルのレイアウト構造を示す平面図、（ｂ）は図１（ａ）のＣ−Ｃ断面図、（ｃ）は図１（ａ）のＤ−Ｄ断面図である。
【００３７】
図２（ａ）において、ＴＰ２はＮウェル上の高濃度Ｐ型不純物拡散領域２０１によって形成されたソース・ドレインとゲート電極とからなるＰＭＯＳであり、ＴＮ２はＰウェル上の高濃度Ｎ型不純物拡散領域２０２によって形成されたソース・ドレインとゲート電極とからなるＮＭＯＳである。
【００３８】
２０３はＮウェル上に高濃度Ｐ型不純物拡散領域２０１と分離して形成され、ＰＭＯＳ ＴＰ２の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、２０４はＰウェル上に高濃度Ｎ型不純物拡散領域２０２と分離して形成され、ＮＭＯＳ ＴＮ２の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。
【００３９】
また、基板上層には第１および第２の配線層が形成されている。第２の配線層において、高濃度Ｎ型不純物拡散領域２０３の上方にはＶＤＤ配線２０７が設けられ、高濃度Ｐ型不純物拡散領域２０４の上方にはＶＳＳ配線２０８が設けられている。また第１の配線層において、ＶＤＤ配線２０７とコンタクトホールによって電気的に接続された配線２０５、およびＶＳＳ配線２０８とコンタクトホールによって電気的に接続された配線２０６が設けられている。なお、図示の都合上、図２（ａ）において、高濃度Ｎ型不純物拡散領域２０３および配線２０５をＶＤＤ配線２０７よりも優先して示し、高濃度Ｐ型不純物拡散領域２０４および配線２０６をＶＳＳ配線２０８よりも優先して示している。
【００４０】
ＰＭＯＳ ＴＰ２には基板またはウェル電位として、Ｎ型不純物拡散領域２０３から正の電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線２０７とＰ型不純物拡散領域２０１とはコンタクトホールおよび第１の配線層に設けられた配線２０５を介して接続されており、これにより、ＰＭＯＳ ＴＰ２のソース電位として電源電位ＶＤＤが給電される。
【００４１】
一方、ＮＭＯＳ ＴＮ２には基板またはウェル電位として、Ｐ型不純物拡散領域２０４から負の電位ＰＷＶＳＳが給電されている。また、ＶＳＳ配線２０８とＮ型不純物拡散領域２０２とはコンタクトホールおよび第１の配線層に設けられた配線２０６を介して接続されており、これにより、ＮＭＯＳ ＴＮ２のソース電位として電源電位ＶＳＳが給電される。
【００４２】
図２（ｂ）において、Ｐウェル上高濃度Ｐ型不純物拡散領域２０４はサリサイド層２０９を有している。
【００４３】
図３（ｃ）において、ＮＭＯＳ ＴＮ２のソースを形成する第１の不純物拡散領域としての不純物拡散領域２０２と基板またはウェル電位を給電する第２の不純物拡散領域としての不純物拡散領域２０４とは素子分離領域２１０によって電気的に絶縁されている。素子分離領域２１０はＳＴＩ構造等からなり、ＳｉＯ2 等の絶縁膜によって形成される。
【００４４】
ソースを形成する不純物拡散領域２０２は、第１の配線層に設けられた第１の配線としての配線２０６を介して、第２の配線層に設けられた第２の配線としてのＶＳＳ配線２０８に電気的に接続されている。基板またはウェル電位を給電する不純物拡散領域２０４は負の電位ＰＷＶＳＳが給電されている。ＶＳＳ配線２０８は、不純物拡散領域２０４と基板面垂直方向からみて重なりを有するように設けられており、配線２０６は、第１の配線層の，基板面垂直方向からみて不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで、延びるように設けられている。
【００４５】
このように、図２に示すレイアウト構造では、基板またはウェル電位を、電源電位とは分離した独立の電位として給電することができる。また、ＶＳＳ配線２０８とソースを形成する不純物拡散領域２０２とを接続する第１の配線層の配線２０６を不純物領域２０４およびＶＳＳ配線２０８と重なる部分まで延ばしているため、ＶＳＳ配線２０８の配線幅を広げなくても、電源電位の供給経路における電位降下を防ぐことができ、電源電位をより安定させることができる。これにより、第２の配線層における配線レイアウトの自由度が向上する。しかも、配線２０６は不純物領域１０４およびＶＳＳ配線１０８と重なる部分に延ばされているので、配線２０６の配線幅の拡張によってセル面積は増大しない。
【００４６】
なお、図２（ｂ），（ｃ）ではＮＭＯＳ ＴＮ２の断面構造のみを示しているが、ＰＭＯＳ ＴＮ２の断面構造もこれと同様であり、給電される電位が異なるのみである。
【００４７】
このように第２の実施形態によると、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、基板またはウェル電位を給電する不純物拡散領域と電源電位を供給する配線とが重なった部分まで、これらを接続する配線を延ばして設けたので、レイアウト面積の増大を抑えつつ、電源電位の電位降下を抑制することがせきる。これにより、第２の配線層における配線レイアウトの自由度が増し、セルの敷詰め率を向上させることができる。
【００４８】
（第３の実施形態）
図１または図２に示すようなレイアウト構造を有するセルデータを、スタンダードセルライブラリに含めることによって、半導体装置のレイアウト設計の工数を大幅に削減することができる。すなわち、図１または図２に示すレイアウト構造では、基板またはウェル電位を電源電位とは独立して給電することができるが、この構造に、コンタクトホールをさらに設けるだけで、基板またはウェル電位と電源電位とを共有するレイアウト構造を容易に生成することができる。
【００４９】
図３は本実施形態に係るレイアウト設計方法を説明するための図であり、基板またはウェル電位と電源電位とが分離したレイアウト構造から基板またはウェル電位と電源電位とを共有するレイアウト構造に変化させた結果を示す図である。同図中、（ａ）は図１のレイアウト構造から変化させたもの、（ｂ）は図２のレイアウト構造から変化させたものである。
【００５０】
図３（ａ）では、第２の配線層に設けられたＶＳＳ配線１０８と第１の配線層に設けられた配線１０６との間に、これらを電気的に接続するためのコンタクトホール１２１が設けられている。これにより、ＮＭＯＳ ＴＮ１の基板またはウェル電位として負の電源電位ＶＳＳが給電される。また図３（ｂ）では、第１の配線層に設けられ、ＶＳＳ配線２０８と接続された配線２０６とＰウェル上高濃度Ｐ型不純物拡散領域２０４との間に、これらを電気的に接続するためのコンタクトホール２２１が設けられている。これにより、ＮＭＯＳ ＴＮ２の基板またはウェル電位として負の電源電位ＶＳＳが給電される。
【００５１】
図１または図２のようなレイアウト構造を有するセルデータを用いてレイアウト設計を行う場合には、コンタクトホール１２１または２２１を設けることによって、極めて容易に、基板またはウェル電位と電源電位とを共有させることができる。したがって、例えばＭＯＳトランジスタの閾値電圧を制御する必要がなく、基板またはウェル電位と電源電位とを共有させて電源配線や電源ピンの個数の削減等ＬＳＩ設計の容易化を実現するときは、図３に示すようにコンタクトホール１２１または２２１を設ければよい。一方、ＭＯＳトランジスタの閾値電圧を制御するために基板またはウェル電位を電源電位と分離させたいときは、コンタクトホール１２１または２２１を設けないで、配線１０６とＶＳＳ配線１０８または配線２０６と不純物拡散領域２０４とを電気的に非接続にすればよい。
【００５２】
また、セルライブラリの多数のセルデータが図１または図２のようなレイアウト構造である場合には、基板またはウェル電位と電源電位とを共有させるための修正が、マスク処理等の簡単な処理によって容易に行うことができる。このため、セルライブラリの新規作成や修正にかかるＴＡＴや工数の増大を回避することができる。
【００５３】
なお、図１のＰＭＯＳ ＴＰ１についても、ＶＤＤ配線１０７とＮＷＶＤＤ配線１０５との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。また 図２のＰＭＯＳ ＴＰ２についても、ＶＤＤ配線２０７と接続された第１の配線層の配線２０５とＮウェル上高濃度Ｎ型不純物拡散領域２０３との間にコンタクトホールを設けることによって、基板またはウェル電位として正の電源電位ＶＤＤを給電させることができる。
【００５４】
このように本実施形態によると、第２の配線層に設けられた電源電位を給電する配線と基板またはウェル電位を給電する不純物拡散領域とが重なりを有する構造において、その間の第１の配線層に配線を設けたセルデータを用いて、レイアウト設計を行う。このセルデータでは、コンタクトホールの有無によって、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、設計効率が格段に向上する。
【００５５】
（第４の実施形態）
本発明の第４の実施形態は、電源電位と異なる基板またはウェル電位を給電するための不純物拡散領域を有するセルを複数個直列に配置してレイアウトを構成する際に、セル同士の間に、補強給電を行うための補強給電用セルを配置するものである。これにより、基板またはウェル電位の給電経路における電位降下を防ぐことができ、基板またはウェル電位をより安定させることができる。
【００５６】
図４は本実施形態に係る補強給電用セルのレイアウト構造の一例を示す図である。同図中、（ａ）は平面図、（ｂ）は図４（ａ）のＥ−Ｅ断面図、（ｃ）は図４（ａ）のＦ−Ｆ断面図である。図４に示す補強給電用セルは、第１の実施形態に係る図１のレイアウト構造を有するセルに対応したものである。
【００５７】
図４（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域３０１が設けられている。この給電用不純物拡散領域３０１は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０１の上方の第２の配線層にはＶＤＤ配線３０３が設けられており、このＶＤＤ配線３０３は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線１０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０１はＶＤＤ配線３０３と重ならない領域まで引き出されており、給電用配線３０５と接続されている。
【００５８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域３０２が設けられている。この給電用不純物拡散領域３０２は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域１０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域３０２の上方の第２の配線層にはＶＳＳ配線３０４が設けられており、このＶＳＳ配線３０４は、図１に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線１０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３０２はＶＳＳ配線３０４と重ならない領域まで引き出されており、給電用配線３０６と接続されている。
【００５９】
図４（ｂ）において、給電用不純物拡散領域３０２は第１の配線層に設けられた配線３０７および第２の配線層に設けられた給電用配線３０６とコンタクトホールを介して接続されている。また給電用不純物拡散層３０２のＶＳＳ配線３０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域３０８によって隣接セルから離されており、これに接続された配線３０６，３０７もセル境界から離されている。３０９は給電用不純物拡散領域３０２上に形成されたサリサイド層である。
【００６０】
また図４（ｃ）から分かるように、ＶＳＳ配線３０４と給電用配線３０６とは電気的に絶縁されている。したがって、給電用配線３０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００６１】
図４に示すような補強給電用セルを、図１に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線３０５，３０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。
【００６２】
図５（ａ）は図１に示すセルを直列に配置したセル行に図４に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図５（ａ）では、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００６３】
図１に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域１０３，１０４およびこれらに接続された第１の配線層の補強用配線１０５，１０６は、セルの両端まで延びている。このため、図１のセルを直列に配置した場合には、図５に示すように、不純物拡散領域１０３，１０４および補強用配線１０５，１０６はそれぞれ連続して接続される。また同様に、ＶＤＤ配線１０７およびＶＳＳ配線１０８もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線１０７およびＶＳＳ配線１０８が連続して接続される。
【００６４】
ここで、図４に示す補強給電用セルをセル間に配置することによって、給電用配線３０５からは正の電位ＮＷＶＤＤを、給電用配線３０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図４に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域１０３，１０４、補強用配線１０５，１０６、ＶＤＤ配線１０７およびＶＳＳ配線１０８の連続性は損なわれない。
【００６５】
なお、図４の構造では、給電用不純物拡散領域３０１，３０２自体をＶＤＤ配線３０３またはＶＳＳ配線３０４の下方から引き出しているが、この代わりに、またはこれとともに、第１の配線層における配線を引き出してもよい。
【００６６】
図６は本実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図である。同図中、（ａ）は平面図、（ｂ）は図６（ａ）のＧ−Ｇ断面図、（ｃ）は図６（ａ）のＨ−Ｈ断面図である。図６に示す補強給電用セルは、第２の実施形態に係る図２のレイアウト構造を有するセルに対応したものである。
【００６７】
図６（ａ）において、Ｎウェル上には給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域４０１が設けられている。この給電用不純物拡散領域４０１は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０３と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０１の上方の第２の配線層にはＶＤＤ配線４０３が設けられており、このＶＤＤ配線４０３は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線２０７と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域４０１はＶＤＤ配線４０３と重ならない領域まで引き出されており、給電用配線４０５と接続されている。
【００６８】
また同様に、Ｐウェル上には給電用不純物拡散領域としての高濃度Ｐ型不純物拡散領域４０２が設けられている。この給電用不純物拡散領域４０２は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する，基板またはウェル電位が給電される不純物拡散領域２０４と電気的に接続されるように、構成されている。また、給電用不純物拡散領域４０２の上方の第２の配線層にはＶＳＳ配線４０４が設けられており、このＶＳＳ配線４０４は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線２０８と電気的に接続されるように、構成されている。さらに、給電用不純物拡散領域３４２はＶＳＳ配線４０４と重ならない領域まで引き出されており、給電用配線４０６と接続されている。
【００６９】
図６（ｂ）において、給電用不純物拡散領域４０２は第１の配線層に設けられた配線４０７および第２の配線層に設けられた給電用配線４０６とコンタクトホールを介して接続されている。また給電用不純物拡散層４０２のＶＳＳ配線４０４の下方から引き出された部分は、ＳＴＩ等の素子分離領域４０８によって隣接セルから離されており、これに接続された配線４０６，４０７もセル境界から離されている。４０９は給電用不純物拡散領域４０２上に形成されたサリサイド層である。
【００７０】
また図６（ｃ）から分かるように、ＶＳＳ配線４０４と給電用配線４０６とは電気的に絶縁されている。したがって、給電用配線４０６には電源電位ＶＳＳとは異なる負の電位ＮＷＶＳＳを給電することができる。
【００７１】
図６に示すような補強給電用セルを、図２に示すレイアウト構造のセルからなるセル行に適宜挿入し、給電用配線４０５，４０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。図２に示すレイアウト構造では、図１に示すレイアウト構造に比べて基板またはウェル電位の電位降下が生じやすいが、図６に示すような補強給電用セルを用いることによって、これを回避することができる。
【００７２】
図７は図２に示すセルを直列に配置したセル行に図６に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図７では図５（ａ）と同様に、図５（ｂ）の回路図に示すようにインバータが直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セルが配置されている。
【００７３】
図２に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域２０３，２０４はセルの両端まで延びている。このため、図２のセルを直列に配置した場合には、図７に示すように、不純物拡散領域２０３，２０４はそれぞれ連続して接続される。また同様に、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びにこれらに接続された第１の配線層の配線２０５，２０６もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びに配線２０５，２０６がそれぞれ連続して接続される。
【００７４】
ここで、図６に示す補強給電用セルをセル間に配置することによって、給電用配線４０５からは正の電位ＮＷＶＤＤを、給電用配線４０６からは負の電位ＰＷＶＳＳを、基板またはウェル電位の補強のためにそれぞれ給電することができる。そして、図６に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域２０３，２０４、配線２０５，２０６、ＶＤＤ配線２０７およびＶＳＳ配線２０８の連続性は損なわれない。
【００７５】
図８は図４または図６に示すような補強給電用セルを配置したレイアウト構造の一例を示す図である。図８において、３２１はセル、３２２は補強給電用セル、３２３は電位補強配線である。各セル行は、複数のセル３２１が直列に配置されて構成されており、補強給電用セル３２２は各セル行において、ほぼ一定間隔で配置されている。さらに、レイアウト構造の上層において、セル行に直交する方向に配置された電位補強配線３２３に沿うように、補強給電用セル３２２はセル行に直交する方向においてほぼ直線状になるように、各セル行に配置されている。
【００７６】
なお、近年のＬＳＩでは、チップサイズは配線が占める面積に応じて決定される傾向にあるのに加え、図８に示すように補強給電用セル３２２は電位補強配線３２３の下に配置されるので、レイアウト面積は補強給電用セルの挿入によってはほとんど増加しない。
【００７７】
図９は補強給電用セルを配置したレイアウト構造の他の例を示す図である。図９に示すように、補強給電用セル３２２は必ずしも電位補強配線３２３の下に配置する必要はない。電位補強配線３２３の近傍に配置すれば、電位補強配線３２３を延ばして接続することが可能である。このように、補強給電用セル３２２の配置に対する制約を緩和することによって、セル幅が互いに異なるセル３２１の配置の自由度が向上する。これにより、結果的にレイアウト面積が縮小されるという効果が得られる。
【００７８】
【発明の効果】
以上のように本発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、レイアウト面積の増大を招くことなく、基板またはウェル電位の安定化、または電源電位の安定化を実現することができる。また、基板またはウェル電位と電源電位とを共有させる構造と、分離させる構造とが、ともに容易に生成可能になり、レイアウト設計の設計効率が格段に向上する。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図２】 本発明の第２の実施形態に係る半導体装置のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図３】 本発明の第３の実施形態に係るレイアウト設計方法を説明するための図であり、（ａ）は図１のレイアウト構造にコンタクトホールを設けた図、（ｂ）は図２のレイアウト構造にコンタクトホールを設けた図である。
【図４】 本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の一例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図５】 （ａ）は図４の補強給電用セルを挿入したレイアウト構造を示す平面図、（ｂ）は（ａ）の構造を表す回路図である。
【図６】 本発明の第４の実施形態に係る補強給電用セルのレイアウト構造の他の例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ）は断面図である。
【図７】 図６の補強給電用セルを挿入したレイアウト構造を示す平面図である。
【図８】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図９】 補強給電用セルを配置したレイアウト構造の一例を示す図である。
【図１０】 従来のセルレイアウト構造の一例を示す図である。
【図１１】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【図１２】 従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位と電源電位とが分離して給電可能に構成された構造を示す図である。
【符号の説明】
ＶＤＤ 正の電源電位
ＶＳＳ 負の電源電位
ＮＷＶＤＤ 正の電位（基板またはウェル電位）
ＰＷＶＳＳ 負の電位（基板またはウェル電位）
１０１，２０１ 高濃度Ｐ型不純物拡散領域（第１の不純物拡散領域）
１０２，２０２ 高濃度Ｎ型不純物拡散領域（第１の不純物拡散領域）
１０３，２０３ 高濃度Ｎ型不純物拡散領域（第２の不純物拡散領域）
１０４，２０４ 高濃度Ｐ型不純物拡散領域（第２の不純物拡散領域）
１０５ ＮＷＶＤＤ配線（補強用配線）
１０６ ＰＷＶＳＳ配線（補強用配線）
１０７，２０７ ＶＤＤ配線（第２の配線）
１０８，２０８ ＶＳＳ配線（第２の配線）
１１１ 配線（第１の配線）
１１２ 配線（第１の配線）
２０６ 配線（第１の配線）
１０９，２０９ サリサイド層
１２１，２２１ コンタクトホール
３０１，３０２，４０１，４０２ 給電用不純物拡散領域
３０５，３０６，４０５，４０６ 給電用配線
３２１ セル
３２２ 補強給電用セル
Claims (6)
- 基板表面に形成された第１の不純物拡散領域と、
前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、
前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続された第１の配線と、
前記第１の配線層の上層に形成された第２の配線層に、前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、
前記第１の配線層の，基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に、前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えた
ことを特徴とする半導体装置のセルレイアウト構造。 - 基板表面に形成された第１の不純物拡散領域と、
前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、
前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、
前記第１の配線層の上層に形成された第２の配線層に、前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備え、
前記第１の配線は、前記第１の配線層の，基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで、延びている
ことを特徴とする半導体装置のセルレイアウト構造。 - 請求項１または２記載の半導体装置のセルレイアウト構造において、
前記第１および第２の不純物拡散領域の表面に、サリサイド層が形成されている
ことを特徴とする半導体装置のセルレイアウト構造。 - 請求項１または２記載の半導体装置のセルレイアウト構造において、
前記第１の配線層は、タングステン等の導電性高融点材料によって形成されたものである
ことを特徴とする半導体装置のセルレイアウト構造。 - セルライブラリを用いたレイアウト設計方法であって、
前記セルライブラリに含まれたセルデータの少なくとも１つは、
基板表面に形成された第１の不純物拡散領域と、
前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、
前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と接続された第１の配線と、
前記第１の配線層の上層に形成された第２の配線層に、前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線と、
前記第１の配線層の，基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分に、前記第１の配線と分離して設けられており、前記第２の不純物拡散領域と電気的に接続された補強用配線とを備えたものであり、
当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第２の配線と前記補強用配線とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第２の配線と前記補強用配線とを電気的に非接続にするステップを備えた
ことを特徴とするレイアウト設計方法。 - セルライブラリを用いたレイアウト設計方法であって、
前記セルライブラリに含まれたセルデータの少なくとも１つは、
基板表面に形成された第１の不純物拡散領域と、
前記基板表面に前記第１の不純物拡散領域と分離して形成され、基板またはウェル電位を給電するための第２の不純物拡散領域と、
前記基板上層に形成された第１の配線層に、前記第１の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の不純物拡散領域と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第１の配線と、
前記第１の配線層の上層に形成された第２の配線層に、前記第２の不純物拡散領域と基板面垂直方向からみて重なりを有するように設けられており、前記第１の配線と電気的に接続され、前記第１の不純物拡散領域に電源電位を給電するための第２の配線とを備え、かつ、
前記第１の配線は、前記第１の配線層の，基板面垂直方向からみて前記第２の不純物拡散領域および第２の配線と重なる部分まで、延びているものであり、
当該セルについて、基板またはウェル電位と電源電位とを共有させるときは、コンタクトホールを設けることによって前記第１の配線と前記第２の不純物拡散領域とを電気的に接続する一方、基板またはウェル電位と電源電位とを分離させるときは、前記第１の配線と前記第２の不純物拡散領域とを電気的に非接続にするステップを備えた
ことを特徴とするレイアウト設計方法。
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