JPH08220192A - 組み込み型自己テスト論理回路 - Google Patents
組み込み型自己テスト論理回路Info
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- JPH08220192A JPH08220192A JP7044804A JP4480495A JPH08220192A JP H08220192 A JPH08220192 A JP H08220192A JP 7044804 A JP7044804 A JP 7044804A JP 4480495 A JP4480495 A JP 4480495A JP H08220192 A JPH08220192 A JP H08220192A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/318385—Random or pseudo-random test pattern
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/3181—Functional testing
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Abstract
(57)【要約】
【目的】 複数のＬＳＩを搭載しＢＩＳＴ制御を行なう
基板において、故障の発生したＬＳＩを特定可能とし、
故障が発生した個所を指摘可能とする。 【構成】 各検査対象ＬＳＩ102〜105内の各ＦＦ152
は、固有のスキャンアドレスが割り当てられスキャン可
能なＦＦであり、検査制御ＬＳＩ101の制御の下にラン
ダムアクセススキャンコントロール回路151により、デ
ータの読み出し、書き込みが行なわれる。検査制御ＬＳ
Ｉは、スキャン制御部とＢＩＳＴ（組み込み型自己テス
ト）制御部を備え、ＢＩＳＴ制御部は、疑似乱数発生器
128と、アドレスインクリメンタ121と、検査対象ＬＳＩ
数の単一入力線形フィードバックレジスタ（ＳＩＳＲ）
からなる符号圧縮器118を備え、スキャンイン時、各フ
リップフロップに疑似乱数を順次書き込み、スキャンア
ウト時、各フリップフロップ内のデータを読み出し、前
記符号圧縮器の対応する各ＳＩＳＲに入力する。
基板において、故障の発生したＬＳＩを特定可能とし、
故障が発生した個所を指摘可能とする。 【構成】 各検査対象ＬＳＩ102〜105内の各ＦＦ152
は、固有のスキャンアドレスが割り当てられスキャン可
能なＦＦであり、検査制御ＬＳＩ101の制御の下にラン
ダムアクセススキャンコントロール回路151により、デ
ータの読み出し、書き込みが行なわれる。検査制御ＬＳ
Ｉは、スキャン制御部とＢＩＳＴ（組み込み型自己テス
ト）制御部を備え、ＢＩＳＴ制御部は、疑似乱数発生器
128と、アドレスインクリメンタ121と、検査対象ＬＳＩ
数の単一入力線形フィードバックレジスタ（ＳＩＳＲ）
からなる符号圧縮器118を備え、スキャンイン時、各フ
リップフロップに疑似乱数を順次書き込み、スキャンア
ウト時、各フリップフロップ内のデータを読み出し、前
記符号圧縮器の対応する各ＳＩＳＲに入力する。
Description
【０００１】
【産業上の利用分野】本発明は故障診断可能な論理回路
に係り、特に多数のＬＳＩを搭載する基板や多数の論理
ブロックより構成される大規模なＬＳＩ、ＭＣＭ（Ｍｕ
ｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）等の故障診断の高速
化、故障解析の容易化を可能にする自己診断可能な論理
回路に関する。
に係り、特に多数のＬＳＩを搭載する基板や多数の論理
ブロックより構成される大規模なＬＳＩ、ＭＣＭ（Ｍｕ
ｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）等の故障診断の高速
化、故障解析の容易化を可能にする自己診断可能な論理
回路に関する。
【０００２】
【従来の技術】大規模論理回路（以下ＬＳＩ）の故障診
断を容易にする技術として最も代表的なものに、全ての
フリップフロップに値の設定読み出しを可能とする回路
を付加するスキャン設計方式がある。スキャン設計によ
り順序回路の状態遷移の複雑さを、パタン印加前の状態
を考慮する必要のない組み合わせ回路にすることにより
故障診断を容易にする。スキャン設計方式はシフトレジ
スタを用いて鎖状に接続されたフリップフロップに次々
と値を設定していくシフトスキャンと、各フリップフロ
ップに固有のアドレス決めておき、このアドレスにより
選択されたフリップフロップに値を設定、読み出しする
アドレススキャンに大別される。一般的にはシフトスキ
ャンの方が単純な回路で設計可能であるが、一方ランダ
ムアクセススキャンでは必要なフリップフロップの値だ
けを設定したり、読み出したするのに有利である。
断を容易にする技術として最も代表的なものに、全ての
フリップフロップに値の設定読み出しを可能とする回路
を付加するスキャン設計方式がある。スキャン設計によ
り順序回路の状態遷移の複雑さを、パタン印加前の状態
を考慮する必要のない組み合わせ回路にすることにより
故障診断を容易にする。スキャン設計方式はシフトレジ
スタを用いて鎖状に接続されたフリップフロップに次々
と値を設定していくシフトスキャンと、各フリップフロ
ップに固有のアドレス決めておき、このアドレスにより
選択されたフリップフロップに値を設定、読み出しする
アドレススキャンに大別される。一般的にはシフトスキ
ャンの方が単純な回路で設計可能であるが、一方ランダ
ムアクセススキャンでは必要なフリップフロップの値だ
けを設定したり、読み出したするのに有利である。
【０００３】ここで、代表的なシフトスキャン回路であ
る、ＬＳＳＤについて図３により説明する、ランダムア
クセススキャン回路については、実施例１におけるラン
ダムアクセススキャンコントロール回路により説明す
る。図３においてスキャンイン３２２、システムクロッ
ク３２４、シフトクロックＣ１ ３２５、及びＣ２ ３
２６、スキャンアウト３２７はエッジピン、３１３〜３
２０はフリップフロップである。スキャンインピン３２
２から全フリップフロップを経由してスキャンアウトピ
ンにいたるチェインをスキャンチェインと呼ぶ。各フリ
ップフロップは２個１組で２相のクロックにより制御さ
れる、２個１組のフリップフロップの前段のフリップフ
ロップはシステムクロックとシフトクロックＣ１の二つ
のクロックを有しており、システムクロックを入力した
場合、論理回路３１１からデータを入力し、Ｃ１クロッ
クを入力した場合、スキャンチェイン側からデータを入
力する。シフトクロックＣ２を入力することにより、２
個１組のフリップフロップの前段のフリップフロップの
値を後段のフリップフロップに取り込むことができる。
テストデータのスキャンイン・アウト、つまり、スキャ
ンチェイン中のデータの移動をする場合、Ｃ１のクロッ
クを入力し、スキャンインよりフリップフロップ３１３
へデータが、フリップフロップ３１５、３１７、３１９
はシフトチェイン前段のフリップフロップ３１４、３１
６、３１８よりデータを取り込む、続いて、Ｃ２を入力
すると、各組のフリップフロップのデータが後段のフリ
ップフロップ３１４、３１６、３１８、３２０へ取り込
まれ、論理回路３１２、スキャンアウトへ出力される。
フリップフロップが論理回路からデータを取り込む、つ
まり、通常の動作の場合、システムクロック３２４を入
力し、前段のフリップフロップにデータを論理回路３１
１より取り込む、次にＣ２を入力すると、後段のフリッ
プフロップにデータが取り込まれ、論理回路３１２へデ
ータが出力される。
る、ＬＳＳＤについて図３により説明する、ランダムア
クセススキャン回路については、実施例１におけるラン
ダムアクセススキャンコントロール回路により説明す
る。図３においてスキャンイン３２２、システムクロッ
ク３２４、シフトクロックＣ１ ３２５、及びＣ２ ３
２６、スキャンアウト３２７はエッジピン、３１３〜３
２０はフリップフロップである。スキャンインピン３２
２から全フリップフロップを経由してスキャンアウトピ
ンにいたるチェインをスキャンチェインと呼ぶ。各フリ
ップフロップは２個１組で２相のクロックにより制御さ
れる、２個１組のフリップフロップの前段のフリップフ
ロップはシステムクロックとシフトクロックＣ１の二つ
のクロックを有しており、システムクロックを入力した
場合、論理回路３１１からデータを入力し、Ｃ１クロッ
クを入力した場合、スキャンチェイン側からデータを入
力する。シフトクロックＣ２を入力することにより、２
個１組のフリップフロップの前段のフリップフロップの
値を後段のフリップフロップに取り込むことができる。
テストデータのスキャンイン・アウト、つまり、スキャ
ンチェイン中のデータの移動をする場合、Ｃ１のクロッ
クを入力し、スキャンインよりフリップフロップ３１３
へデータが、フリップフロップ３１５、３１７、３１９
はシフトチェイン前段のフリップフロップ３１４、３１
６、３１８よりデータを取り込む、続いて、Ｃ２を入力
すると、各組のフリップフロップのデータが後段のフリ
ップフロップ３１４、３１６、３１８、３２０へ取り込
まれ、論理回路３１２、スキャンアウトへ出力される。
フリップフロップが論理回路からデータを取り込む、つ
まり、通常の動作の場合、システムクロック３２４を入
力し、前段のフリップフロップにデータを論理回路３１
１より取り込む、次にＣ２を入力すると、後段のフリッ
プフロップにデータが取り込まれ、論理回路３１２へデ
ータが出力される。
【０００４】スキャン設計されたＬＳＩを、より効率的
に検査する方法として、テストのための実行制御回路を
被テスト回路の内部に組み込んでテストを行う組み込み
型自己テスト（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ
以下ＢＩＳＴと略す。）がある。図２にＢＩＳＴの概
念図を示す。ＢＩＳＴではスキャン設計された被検査回
路２０２とその被検査回路に大量のパターンを与えるた
めの疑似乱数テストパターン発生器２０１、出力応答系
列を圧縮し最終パターンでのみの比較で良否判定するた
めの、パターン圧縮器２０３より構成される。通常パタ
ーン発生器、パターン圧縮器には線形フィードバックレ
ジスタ（Ｌｉｎｅｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ
Ｒｅｇｉｓｔｅｒ 以下ＬＦＳＲと略す。）を用いる。
ＬＦＳＲを用いたパターン発生器では「全て０」を除く
全てのパターンを疑似ランダム的に発生することが可能
である。また、ＬＦＳＲを用いたデータ圧縮方法をシグ
ネチャ解析、圧縮用ＬＳＦＲをシグネチャアナライザと
いう。ＬＦＳＲを利用した疑似乱数発生器の例を図４
に、シグネチャアナライザの例を図５に示す。また、多
くのＬＳＩを搭載した基板では個々のＬＳＩで乱数発生
器、パタン圧縮器を持たずに、１つのＢＩＳＴ制御部で
複数のＬＳＩのＢＩＳＴ制御を行う方法がある。この場
合乱数発生器パタン圧縮器等を複数用意しなくて良いた
め、ハードウェアオーバヘッドが少ないという利点があ
る。
に検査する方法として、テストのための実行制御回路を
被テスト回路の内部に組み込んでテストを行う組み込み
型自己テスト（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ
以下ＢＩＳＴと略す。）がある。図２にＢＩＳＴの概
念図を示す。ＢＩＳＴではスキャン設計された被検査回
路２０２とその被検査回路に大量のパターンを与えるた
めの疑似乱数テストパターン発生器２０１、出力応答系
列を圧縮し最終パターンでのみの比較で良否判定するた
めの、パターン圧縮器２０３より構成される。通常パタ
ーン発生器、パターン圧縮器には線形フィードバックレ
ジスタ（Ｌｉｎｅｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ
Ｒｅｇｉｓｔｅｒ 以下ＬＦＳＲと略す。）を用いる。
ＬＦＳＲを用いたパターン発生器では「全て０」を除く
全てのパターンを疑似ランダム的に発生することが可能
である。また、ＬＦＳＲを用いたデータ圧縮方法をシグ
ネチャ解析、圧縮用ＬＳＦＲをシグネチャアナライザと
いう。ＬＦＳＲを利用した疑似乱数発生器の例を図４
に、シグネチャアナライザの例を図５に示す。また、多
くのＬＳＩを搭載した基板では個々のＬＳＩで乱数発生
器、パタン圧縮器を持たずに、１つのＢＩＳＴ制御部で
複数のＬＳＩのＢＩＳＴ制御を行う方法がある。この場
合乱数発生器パタン圧縮器等を複数用意しなくて良いた
め、ハードウェアオーバヘッドが少ないという利点があ
る。
【０００５】
【発明が解決しようとする課題】従来の技術で記述し
た、複数のＬＳＩのＢＩＳＴ制御を同一基板上の一つの
ＬＳＩで行う方法の場合、パタン圧縮器が１つのため故
障のあるＬＳＩを特定できないという欠点がある、これ
を、解決するために、基板上のＬＳＩを個別にテスト検
査するということが考えられるが、この場合は、検査の
ための時間が多くかかるという問題が発生する。また、
従来のＬＦＳＲを利用した符合圧縮器では一度中のデー
タを取り出すと、中のデータが破壊されてしまうため、
中断して途中で良否判定し、その後続きのテストを行う
ことができない。単純に回路の良否の判定であれば、大
量のパタンで全てのテストを実行後、良否の判定のみで
よいが、不良解析時などに膨大なＢＩＳＴのテストパタ
ン中のどの部分で故障が発生したかの解析を行うために
は、ある程度のパタンまでを実行したところで、圧縮符
合を取り出し、良否判定を行い、ここで不良が発見され
れば、不良解析時に、解析するパタンを少ないテストパ
タンに限定可能である。しかし、この時点で不良が発見
されない場合、検査結果を格納している符合圧縮器の内
容が検査結果取り出しのために破壊されてしまうため、
再び１番最初のパタンからの検査やり直しとなる。従来
のＢＩＳＴでの不良解析では不良の発生したテストパタ
ンを限定するためには、１番最初のパタンからの検査や
り直しを何回も繰り返す必要があった。
た、複数のＬＳＩのＢＩＳＴ制御を同一基板上の一つの
ＬＳＩで行う方法の場合、パタン圧縮器が１つのため故
障のあるＬＳＩを特定できないという欠点がある、これ
を、解決するために、基板上のＬＳＩを個別にテスト検
査するということが考えられるが、この場合は、検査の
ための時間が多くかかるという問題が発生する。また、
従来のＬＦＳＲを利用した符合圧縮器では一度中のデー
タを取り出すと、中のデータが破壊されてしまうため、
中断して途中で良否判定し、その後続きのテストを行う
ことができない。単純に回路の良否の判定であれば、大
量のパタンで全てのテストを実行後、良否の判定のみで
よいが、不良解析時などに膨大なＢＩＳＴのテストパタ
ン中のどの部分で故障が発生したかの解析を行うために
は、ある程度のパタンまでを実行したところで、圧縮符
合を取り出し、良否判定を行い、ここで不良が発見され
れば、不良解析時に、解析するパタンを少ないテストパ
タンに限定可能である。しかし、この時点で不良が発見
されない場合、検査結果を格納している符合圧縮器の内
容が検査結果取り出しのために破壊されてしまうため、
再び１番最初のパタンからの検査やり直しとなる。従来
のＢＩＳＴでの不良解析では不良の発生したテストパタ
ンを限定するためには、１番最初のパタンからの検査や
り直しを何回も繰り返す必要があった。
【０００６】本発明の目的は、複数のＬＳＩを搭載しＢ
ＩＳＴ制御を行なう基板において、故障の発生したＬＳ
Ｉを特定可能とし不良解析を容易に行なえるようにする
ことにある。本発明の他の目的は、ＢＩＳＴの膨大なテ
ストパタンにおいて、故障が発生した個所を指摘可能と
し、不良解析を容易にすることにある。
ＩＳＴ制御を行なう基板において、故障の発生したＬＳ
Ｉを特定可能とし不良解析を容易に行なえるようにする
ことにある。本発明の他の目的は、ＢＩＳＴの膨大なテ
ストパタンにおいて、故障が発生した個所を指摘可能と
し、不良解析を容易にすることにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、夫々が固有の検査ＬＳＩアドレスを割り
当てられた複数の検査対象ＬＳＩと１つの検査制御ＬＳ
Ｉを備える組み込み型自己テスト論理回路であって、前
記各検査対象ＬＳＩは、固有のスキャンアドレスが割り
当てられスキャン可能なフリップフロップであり、入出
力ピンと内在するＲＡＭの入出力ピン全てに付加された
フリップフロップおよび内在するフリップフロップと、
デコーダを有し、与えられたスキャンアドレスによりフ
リップフロップを選択し、選択されたフリップフロップ
の読み出しまたは書き込みを行ない、前記検査制御ＬＳ
Ｉは、スキャン制御部とＢＩＳＴ（組み込み型自己テス
ト）制御部と該両制御部をスキャン／ＢＩＳＴモード切
替信号により選択するセレクタを備え、前記スキャン制
御部は、外部より与えられるスキャンアドレスと検査対
象ＬＳＩアドレスにより検査対象ＬＳＩの任意のフリッ
プフロップを指定し、外部から与えられるスキャンイン
データを書き込むスキャンインまたは指定されたフリッ
プフロップ内のデータを読み出すスキャンアウトを行な
い、前記ＢＩＳＴ制御部は、テストパターン用疑似乱数
を発生する疑似乱数発生器と、テスト用クロックに従い
順次スキャンアドレスを出力するアドレスインクリメン
タと、検査対象ＬＳＩ数の単一入力線形フィードバック
レジスタ（ＳＩＳＲ）からなる符号圧縮器を備え、スキ
ャンイン時、スキャンアドレスで指定される各検査対象
ＬＳＩのフリップフロップに前記疑似乱数を順次書き込
み、スキャンアウト時、スキャンアドレスで指定される
各検査対象ＬＳＩのフリップフロップ内のデータを読み
出し、前記符号圧縮器の対応する各ＳＩＳＲに入力する
ようにしている。さらに、前記符合圧縮器は、１つの制
御入力により、全てのＳＩＳＲのフィードバックループ
を切断し、全てのＳＩＳＲへの入力信号を阻止すると同
時に、各ＳＩＳＲを直列に接続し、かつ、１番前段のＳ
ＩＳＲの出力と一番後段のＳＩＳＲの入力を接続し、ル
ープ状のシフトレジスタになるよう構成し、圧縮符合取
り出し時に、内部データの破壊を防ぐ非破壊シフトルー
プを備えるようにしている。また、検査対象ＬＳＩ数の
単一入力線形フィードバックレジスタ（ＳＩＳＲ）から
なる符号圧縮器に替えて、複数の入力を、１つのフィー
ドバックループにより符号圧縮を行う多入力符号圧縮器
（ＭＩＳＲ）を備え、該ＭＩＳＲは、１つの制御入力よ
り、ＭＩＳＲのフィードバックループを切断し、全ての
入力信号を阻止し、ループ状のシフトレジスタを構成
し、圧縮符合取り出し時に、内部データの破壊を防ぐ非
破壊シフトループを備えるようにしている。
め、本発明は、夫々が固有の検査ＬＳＩアドレスを割り
当てられた複数の検査対象ＬＳＩと１つの検査制御ＬＳ
Ｉを備える組み込み型自己テスト論理回路であって、前
記各検査対象ＬＳＩは、固有のスキャンアドレスが割り
当てられスキャン可能なフリップフロップであり、入出
力ピンと内在するＲＡＭの入出力ピン全てに付加された
フリップフロップおよび内在するフリップフロップと、
デコーダを有し、与えられたスキャンアドレスによりフ
リップフロップを選択し、選択されたフリップフロップ
の読み出しまたは書き込みを行ない、前記検査制御ＬＳ
Ｉは、スキャン制御部とＢＩＳＴ（組み込み型自己テス
ト）制御部と該両制御部をスキャン／ＢＩＳＴモード切
替信号により選択するセレクタを備え、前記スキャン制
御部は、外部より与えられるスキャンアドレスと検査対
象ＬＳＩアドレスにより検査対象ＬＳＩの任意のフリッ
プフロップを指定し、外部から与えられるスキャンイン
データを書き込むスキャンインまたは指定されたフリッ
プフロップ内のデータを読み出すスキャンアウトを行な
い、前記ＢＩＳＴ制御部は、テストパターン用疑似乱数
を発生する疑似乱数発生器と、テスト用クロックに従い
順次スキャンアドレスを出力するアドレスインクリメン
タと、検査対象ＬＳＩ数の単一入力線形フィードバック
レジスタ（ＳＩＳＲ）からなる符号圧縮器を備え、スキ
ャンイン時、スキャンアドレスで指定される各検査対象
ＬＳＩのフリップフロップに前記疑似乱数を順次書き込
み、スキャンアウト時、スキャンアドレスで指定される
各検査対象ＬＳＩのフリップフロップ内のデータを読み
出し、前記符号圧縮器の対応する各ＳＩＳＲに入力する
ようにしている。さらに、前記符合圧縮器は、１つの制
御入力により、全てのＳＩＳＲのフィードバックループ
を切断し、全てのＳＩＳＲへの入力信号を阻止すると同
時に、各ＳＩＳＲを直列に接続し、かつ、１番前段のＳ
ＩＳＲの出力と一番後段のＳＩＳＲの入力を接続し、ル
ープ状のシフトレジスタになるよう構成し、圧縮符合取
り出し時に、内部データの破壊を防ぐ非破壊シフトルー
プを備えるようにしている。また、検査対象ＬＳＩ数の
単一入力線形フィードバックレジスタ（ＳＩＳＲ）から
なる符号圧縮器に替えて、複数の入力を、１つのフィー
ドバックループにより符号圧縮を行う多入力符号圧縮器
（ＭＩＳＲ）を備え、該ＭＩＳＲは、１つの制御入力よ
り、ＭＩＳＲのフィードバックループを切断し、全ての
入力信号を阻止し、ループ状のシフトレジスタを構成
し、圧縮符合取り出し時に、内部データの破壊を防ぐ非
破壊シフトループを備えるようにしている。
【０００８】
【作用】上記手段により、複数ＬＳＩを搭載した基板お
いてＢＩＳＴ制御部分が１つにまとめられ、ＬＳＩの検
査結果を格納する符合圧縮器が複数搭載されているの
で、故障の発生したＬＳＩを特定することが可能にな
り、不良解析を容易にすることができる。また、複数の
符合圧縮器を符合圧縮モード、データ取り出しモードの
２つのモードで切り替え可能とし、データ取り出しモー
ドのとき、全符合圧縮器で一つのループ状のシフトレジ
スタを形成し、データ取り出し後も符合圧縮器の内容の
破壊を防止しているため、ＢＩＳＴの中断および継続実
行が可能となり、ＢＩＳＴの膨大なテストパタンにおけ
る故障個所を検知することが可能となり、不良解析を容
易にすることができる。
いてＢＩＳＴ制御部分が１つにまとめられ、ＬＳＩの検
査結果を格納する符合圧縮器が複数搭載されているの
で、故障の発生したＬＳＩを特定することが可能にな
り、不良解析を容易にすることができる。また、複数の
符合圧縮器を符合圧縮モード、データ取り出しモードの
２つのモードで切り替え可能とし、データ取り出しモー
ドのとき、全符合圧縮器で一つのループ状のシフトレジ
スタを形成し、データ取り出し後も符合圧縮器の内容の
破壊を防止しているため、ＢＩＳＴの中断および継続実
行が可能となり、ＢＩＳＴの膨大なテストパタンにおけ
る故障個所を検知することが可能となり、不良解析を容
易にすることができる。
【０００９】
【実施例】図１に１実施例を示す。基板上に複数の被検
査ＬＳＩ１０２〜１０５と１つの検査制御を行うＬＳＩ
１０１が搭載されている。これら、被検査ＬＳＩはラン
ダムアクセススキャンコントロール回路１５１を付加し
たスキャン設計となっている。ここで使用しているラン
ダムアクセススキャンコントロール回路を図６を用いて
説明する。図６ではフリップフロップセル６２１〜６２
９（図１で代表して符号１５２を付して示すフリップフ
ロップセルに対応する）を含んだ構成として示す。図６
のランダムアクセススキャンコントロール回路のエッジ
ピンはスキャン回路の入力としてスキャンインデータ６
０１、スキャンイネーブル６０２、スキャンアドレス６
０４〜６０７、スキャン回路の出力として、スキャンア
ウトデータ６０８、他にＬＳＩのクロック入力のエッジ
ピン６０９、６１０がある。また、内部の構成は主に、
アドレスデコーダ６６０とフリップフロップセル６２１
〜６２９である。回路は、通常動作とスキャン動作の２
つの動作モードがある、この動作モードを選択するのが
スキャンイネーブル６０２である。スキャンイネーブル
６０２が‘０’の時通常モード、‘１’の時スキャンモ
ードで動作する。
査ＬＳＩ１０２〜１０５と１つの検査制御を行うＬＳＩ
１０１が搭載されている。これら、被検査ＬＳＩはラン
ダムアクセススキャンコントロール回路１５１を付加し
たスキャン設計となっている。ここで使用しているラン
ダムアクセススキャンコントロール回路を図６を用いて
説明する。図６ではフリップフロップセル６２１〜６２
９（図１で代表して符号１５２を付して示すフリップフ
ロップセルに対応する）を含んだ構成として示す。図６
のランダムアクセススキャンコントロール回路のエッジ
ピンはスキャン回路の入力としてスキャンインデータ６
０１、スキャンイネーブル６０２、スキャンアドレス６
０４〜６０７、スキャン回路の出力として、スキャンア
ウトデータ６０８、他にＬＳＩのクロック入力のエッジ
ピン６０９、６１０がある。また、内部の構成は主に、
アドレスデコーダ６６０とフリップフロップセル６２１
〜６２９である。回路は、通常動作とスキャン動作の２
つの動作モードがある、この動作モードを選択するのが
スキャンイネーブル６０２である。スキャンイネーブル
６０２が‘０’の時通常モード、‘１’の時スキャンモ
ードで動作する。
【００１０】スキャンモードの時スキャンインデータ６
０１よりスキャンインする値を入力する、また、スキャ
ンアドレス６０３〜６０６より値を設定するフリップフ
ロップのアドレスを入力する。この状態で、クロック１
６０９を入力するとスキャンアドレスの示すフリップ
フロップに値が取り込まれる。たとえば、スキャンアド
レスが‘００００’のフリップフロップ６２１に‘１’
をスキャンインする場合、アドレスデコーダ６６０によ
り選択されたフリップフロップのアドレス線６４１が
‘１’の値を取り、また、スキャン時はスキャンイネー
ブル６０２が‘１’のため、スキャンインデータ６０１
とスキャンイネーブル６０２のＡＮＤ６１１の出力は
‘１’となる。フリップフロップ６２１内のＡＮＤ素子
６３２はスキャンアドレス６４１とスキャンイネーブル
６０２とＡＮＤ素子６１１の出力を入力し全て値が
‘１’であるため、出力値は‘１’となる。フリップフ
ロップ６２１のデータ入力６４０からのデータはスキャ
ンイネーブルの反転６１２とのＡＮＤ６３１により常に
‘０’である。ＯＲ素子６３３は６３１と６３２の出力
‘０’、‘１’を入力し‘１’の値を取る。この結果フ
リップフロップ６３４のデータは‘１’の値を取る。
０１よりスキャンインする値を入力する、また、スキャ
ンアドレス６０３〜６０６より値を設定するフリップフ
ロップのアドレスを入力する。この状態で、クロック１
６０９を入力するとスキャンアドレスの示すフリップ
フロップに値が取り込まれる。たとえば、スキャンアド
レスが‘００００’のフリップフロップ６２１に‘１’
をスキャンインする場合、アドレスデコーダ６６０によ
り選択されたフリップフロップのアドレス線６４１が
‘１’の値を取り、また、スキャン時はスキャンイネー
ブル６０２が‘１’のため、スキャンインデータ６０１
とスキャンイネーブル６０２のＡＮＤ６１１の出力は
‘１’となる。フリップフロップ６２１内のＡＮＤ素子
６３２はスキャンアドレス６４１とスキャンイネーブル
６０２とＡＮＤ素子６１１の出力を入力し全て値が
‘１’であるため、出力値は‘１’となる。フリップフ
ロップ６２１のデータ入力６４０からのデータはスキャ
ンイネーブルの反転６１２とのＡＮＤ６３１により常に
‘０’である。ＯＲ素子６３３は６３１と６３２の出力
‘０’、‘１’を入力し‘１’の値を取る。この結果フ
リップフロップ６３４のデータは‘１’の値を取る。
【００１１】いま、スキャンイネーブルの反転６１２と
スキャンアドレス６４１のＯＲ６３８はアドレスの選択
により‘１’の値を取る。また、クロック ６０９とＯ
Ｒ素子６３８のＡＮＤ素子６３５の出力はクロック１
６０９と同じになる。ここで、クロック１ ６０９が入
力されるとフリップフロップ６３４にＯＲ素子６３３か
ら値が取り込まれる。この動作がスキャンインである。
値の設定が必要な全てのフリップフロップにスキャンイ
ンした後、クロック６１０よりクロック２を入力する、
すると各フリップフロップセルからスキャンインされた
値が出力される。
スキャンアドレス６４１のＯＲ６３８はアドレスの選択
により‘１’の値を取る。また、クロック ６０９とＯ
Ｒ素子６３８のＡＮＤ素子６３５の出力はクロック１
６０９と同じになる。ここで、クロック１ ６０９が入
力されるとフリップフロップ６３４にＯＲ素子６３３か
ら値が取り込まれる。この動作がスキャンインである。
値の設定が必要な全てのフリップフロップにスキャンイ
ンした後、クロック６１０よりクロック２を入力する、
すると各フリップフロップセルからスキャンインされた
値が出力される。
【００１２】次に、通常モードつまり、スキャンイネー
ブル６０２を‘０’とし、クロック２ ６１０を入力す
るとフリップフロップ６３４の値がフリップフロップ６
３６に取り込まれデータ出力６３９から論理回路にスキ
ャンインされたデータが出力される。通常モードの場
合、スキャンイネーブルの反転６１２が‘１’であるた
め、ＯＲ素子６３８の値は全てのフリップフロップで
‘１’となる。
ブル６０２を‘０’とし、クロック２ ６１０を入力す
るとフリップフロップ６３４の値がフリップフロップ６
３６に取り込まれデータ出力６３９から論理回路にスキ
ャンインされたデータが出力される。通常モードの場
合、スキャンイネーブルの反転６１２が‘１’であるた
め、ＯＲ素子６３８の値は全てのフリップフロップで
‘１’となる。
【００１３】また、ＡＮＤ素子６３１は片側の入力が
‘１’であるためもう片側の入力である６４０の値をそ
のまま取る。スキャンイネーブル６０２が‘０’である
ためＡＮＤ素子６３２の出力は‘０’となるため、６３
１と６３２を入力する６３３のＯＲ素子は、６３１の値
を取る、つまりデータ入力６４０の値となる。ここで、
クロック１ ６０９を入力すると、ＡＮＤ素子６３５は
片側の入力であるＯＲ素子６３８が‘１’であるためク
ロック１の値をそのまま出力し、これにより、フリップ
フロップ６３４は論理回路側からの値を取り込む。この
ように、スキャンイン後に論理回路からの値を取り込む
動作をクロックアドバンスという。
‘１’であるためもう片側の入力である６４０の値をそ
のまま取る。スキャンイネーブル６０２が‘０’である
ためＡＮＤ素子６３２の出力は‘０’となるため、６３
１と６３２を入力する６３３のＯＲ素子は、６３１の値
を取る、つまりデータ入力６４０の値となる。ここで、
クロック１ ６０９を入力すると、ＡＮＤ素子６３５は
片側の入力であるＯＲ素子６３８が‘１’であるためク
ロック１の値をそのまま出力し、これにより、フリップ
フロップ６３４は論理回路側からの値を取り込む。この
ように、スキャンイン後に論理回路からの値を取り込む
動作をクロックアドバンスという。
【００１４】スキャンアウトを行うときは、まず、クロ
ック２ ６１０を入力しフリップフロップ６３４のデー
タをフリップフロップ６３６に設定する。つぎに、スキ
ャンイネーブルを‘１’としスキャンアウトしたいアド
レスを選択すればアドレスの選択されたフリップフロッ
プのデータが出力される。このとき、選択されたフリッ
プフロップセル以外のセルはＡＮＤ素子６３７により値
がつねに‘０’になっており、このため、全てのフリッ
プフロップセルのＯＲ６５０の出力は選択されたフリッ
プフロップセルの値をとる。
ック２ ６１０を入力しフリップフロップ６３４のデー
タをフリップフロップ６３６に設定する。つぎに、スキ
ャンイネーブルを‘１’としスキャンアウトしたいアド
レスを選択すればアドレスの選択されたフリップフロッ
プのデータが出力される。このとき、選択されたフリッ
プフロップセル以外のセルはＡＮＤ素子６３７により値
がつねに‘０’になっており、このため、全てのフリッ
プフロップセルのＯＲ６５０の出力は選択されたフリッ
プフロップセルの値をとる。
【００１５】つぎに、この構成で、被検査ＬＳＩ１０２
にスキャン動作を行う場合について説明する。他の被検
査ＬＳＩ１０３、１０４、１０５についても検査ＬＳＩ
アドレス１０９、１１０の値を変えるだけで全く同様に
スキャン動作を行う。まず、スキャン／ＢＩＳＴ切替信
号１１７の値を‘０’スキャン／通常論理切替信号１７
０の値を‘１’としスキャンモードを選択する。スキャ
ン／ＢＩＳＴ切替信号１１７が‘０’の場合セレクタ１
２２、１２７により、基板の外部よりスキャンアドレ
ス、スキャンデータを入力するための、スキャンアドレ
ス入力１１１〜１１４、スキャンデータ入力１１５が選
択され、各被検査ＬＳＩのスキャンアドレス１８３、１
８７、１９１、１９５、スキャンインデータ１８４、１
８８、１９２、１９６へと出力される。また、検査ＬＳ
Ｉアドレス１０９、１１０より被検査ＬＳＩ１０２の検
査ＬＳＩアドレス‘００’を入力し、この先につながる
デコーダ１２０に入力する、デコーダ１２０はアドレス
‘００’により４本の出力の内１本のみを‘１’とし残
りの３本を‘０’とする。デコーダ１２０の４つの出力
はそれぞれ、スキャン／通常論理切替信号１７０とのＡ
ＮＤ１７１、１７２、１７３、１７４につながってい
る。いま、をスキャン／通常論理切替信号１７０は
‘１’であるため、デコーダ１２０の出力そのままに、
ＡＮＤ素子１７１の出力のみが‘１’となり、１７２、
１７３、１７４の出力は‘０’となる。ＡＮＤ素子１７
１、１７２、１７３、１７４の出力は、スキャン／ＢＩ
ＳＴ切替信号１１７とのＯＲ１２３、１２４、１２５、
１２６につながっており、いまスキャン／ＢＩＳＴ切替
信号１１７は‘０’であるため、ＯＲ素子１２３の出力
のみが‘１’となり、１２４、１２５、１２６の出力は
‘０’となる。これらＯＲ素子１２３、１２４、１２
５、１２６はそれぞれ被検査対象ＬＳＩ１０２、１０
３、１０４、１０５のスキャンイネーブルにつながって
おり、これにより、ＬＳＩ通常論理で動作するか、スキ
ャン動作するかを選択する。つまり、スキャン／通常論
理切替信号１７０が‘１’でスキャン／ＢＩＳＴ切替信
号１１７‘０’の場合（スキャンモードの場合）、デコ
ーダ１２０の出力がそのまま、各被検査ＬＳＩ１０２、
１０３、１０４、１０５のスキャンイネーブル１８２、
１８６、１９０、１９４の値となる。今回は、ＯＲ素子
１２３の出力が‘１’、１２４、１２５、１２６の出力
が‘０’となり、被検査ＬＳＩ１０２のみが、スキャン
動作を行う。また、各、被検査ＬＳＩ１０２のスキャン
アウトデータ１８１、１８５、１８９、１９３は、検査
制御ＬＳＩのスキャンアウトデータセレクタ１１９につ
ながっており、ここで、検査ＬＳＩアドレス１０９、１
１０により、選択されスキャンデータ出力１０８より出
力される。いま、検査ＬＳＩアドレス１０９、１１０の
値は‘００’であるから、スキャンアウトデータ１８１
が選択されスキャンデータ出力１０８より出力される。
にスキャン動作を行う場合について説明する。他の被検
査ＬＳＩ１０３、１０４、１０５についても検査ＬＳＩ
アドレス１０９、１１０の値を変えるだけで全く同様に
スキャン動作を行う。まず、スキャン／ＢＩＳＴ切替信
号１１７の値を‘０’スキャン／通常論理切替信号１７
０の値を‘１’としスキャンモードを選択する。スキャ
ン／ＢＩＳＴ切替信号１１７が‘０’の場合セレクタ１
２２、１２７により、基板の外部よりスキャンアドレ
ス、スキャンデータを入力するための、スキャンアドレ
ス入力１１１〜１１４、スキャンデータ入力１１５が選
択され、各被検査ＬＳＩのスキャンアドレス１８３、１
８７、１９１、１９５、スキャンインデータ１８４、１
８８、１９２、１９６へと出力される。また、検査ＬＳ
Ｉアドレス１０９、１１０より被検査ＬＳＩ１０２の検
査ＬＳＩアドレス‘００’を入力し、この先につながる
デコーダ１２０に入力する、デコーダ１２０はアドレス
‘００’により４本の出力の内１本のみを‘１’とし残
りの３本を‘０’とする。デコーダ１２０の４つの出力
はそれぞれ、スキャン／通常論理切替信号１７０とのＡ
ＮＤ１７１、１７２、１７３、１７４につながってい
る。いま、をスキャン／通常論理切替信号１７０は
‘１’であるため、デコーダ１２０の出力そのままに、
ＡＮＤ素子１７１の出力のみが‘１’となり、１７２、
１７３、１７４の出力は‘０’となる。ＡＮＤ素子１７
１、１７２、１７３、１７４の出力は、スキャン／ＢＩ
ＳＴ切替信号１１７とのＯＲ１２３、１２４、１２５、
１２６につながっており、いまスキャン／ＢＩＳＴ切替
信号１１７は‘０’であるため、ＯＲ素子１２３の出力
のみが‘１’となり、１２４、１２５、１２６の出力は
‘０’となる。これらＯＲ素子１２３、１２４、１２
５、１２６はそれぞれ被検査対象ＬＳＩ１０２、１０
３、１０４、１０５のスキャンイネーブルにつながって
おり、これにより、ＬＳＩ通常論理で動作するか、スキ
ャン動作するかを選択する。つまり、スキャン／通常論
理切替信号１７０が‘１’でスキャン／ＢＩＳＴ切替信
号１１７‘０’の場合（スキャンモードの場合）、デコ
ーダ１２０の出力がそのまま、各被検査ＬＳＩ１０２、
１０３、１０４、１０５のスキャンイネーブル１８２、
１８６、１９０、１９４の値となる。今回は、ＯＲ素子
１２３の出力が‘１’、１２４、１２５、１２６の出力
が‘０’となり、被検査ＬＳＩ１０２のみが、スキャン
動作を行う。また、各、被検査ＬＳＩ１０２のスキャン
アウトデータ１８１、１８５、１８９、１９３は、検査
制御ＬＳＩのスキャンアウトデータセレクタ１１９につ
ながっており、ここで、検査ＬＳＩアドレス１０９、１
１０により、選択されスキャンデータ出力１０８より出
力される。いま、検査ＬＳＩアドレス１０９、１１０の
値は‘００’であるから、スキャンアウトデータ１８１
が選択されスキャンデータ出力１０８より出力される。
【００１６】次に、ＢＩＳＴモードでの動作について説
明する。ＢＩＳＴモード時は、スキャン／ＢＩＳＴ切替
信号１１７を‘１’としＢＩＳＴモードを選択、符号圧
縮器１１８の圧縮、取出し切替１０７を‘１’とし圧縮
モードとする。スキャン／ＢＩＳＴ切替信号１１７を
‘１’としたことで、セレクタ１２２、１２７はそれぞ
れアドレスインクリメンタ１２１、疑似乱数発生器１２
８を出力する。ここで、アドレスインクリメンタの例を
図７に示す。アドレスインクリメンタは必要に応じて次
々アドレスをインクリメントするカウンタである。ま
た、疑似乱数発生器は従来の技術と同じく図３のような
ＬＦＳＲによる乱数発生器である。
明する。ＢＩＳＴモード時は、スキャン／ＢＩＳＴ切替
信号１１７を‘１’としＢＩＳＴモードを選択、符号圧
縮器１１８の圧縮、取出し切替１０７を‘１’とし圧縮
モードとする。スキャン／ＢＩＳＴ切替信号１１７を
‘１’としたことで、セレクタ１２２、１２７はそれぞ
れアドレスインクリメンタ１２１、疑似乱数発生器１２
８を出力する。ここで、アドレスインクリメンタの例を
図７に示す。アドレスインクリメンタは必要に応じて次
々アドレスをインクリメントするカウンタである。ま
た、疑似乱数発生器は従来の技術と同じく図３のような
ＬＦＳＲによる乱数発生器である。
【００１７】いま、スキャン／ＢＩＳＴ切替信号１１７
が‘１’のため、ＯＲ素子１２３、１２４、１２５、１
２６の出力がすべて‘１’となるため４つのＬＳＩ１０
２、１０３、１０４、１０５が全てのスキャンイネーブ
ル１８２、１８４、１９０、１９４が‘１’となり、４
つのＬＳＩに同時に疑似乱数パタンの配布が可能とな
る。この状態でテストクロック１１６が入力されると全
ＬＳＩのフリップフロップに次々に疑似乱数のパタンが
設定されていく。全ての、フリップフロップに疑似乱数
パタンをセットし、クロックアドバンスの後、アドレス
インクリメンタによりアドレスを送出し、スキャンアウ
トを行う。スキャンアウトデータ１８１、１８５、１８
９、１９３は検査制御ＬＳＩ１０１の符号圧縮器１１８
につながっている。符号圧縮器では並列に読み込んだス
キャンアウトデータをＬＳＩ数の単一入力線形フィード
バックレジスタ（以下ＳＩＳＲ−Ｓｉｎｇｌｅ Ｉｎｐ
ｕｔ Ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ）で圧縮
する、圧縮器の動作につては後ほど説明する。スキャン
アウトが全て終了、つまり、符号圧縮器にて全てのフリ
ップフロップからのデータ圧縮が終わると、１つのテス
トパタンが完了する。実際のテストは、多数のテストパ
タンでを用いて行われるために、これら、ＢＩＳＴモー
ドとクロックをコントロールする論理が付加され、外部
からはクロックの入力だけで次々と疑似乱数パタンをＬ
ＳＩに付加し、検査を行う。
が‘１’のため、ＯＲ素子１２３、１２４、１２５、１
２６の出力がすべて‘１’となるため４つのＬＳＩ１０
２、１０３、１０４、１０５が全てのスキャンイネーブ
ル１８２、１８４、１９０、１９４が‘１’となり、４
つのＬＳＩに同時に疑似乱数パタンの配布が可能とな
る。この状態でテストクロック１１６が入力されると全
ＬＳＩのフリップフロップに次々に疑似乱数のパタンが
設定されていく。全ての、フリップフロップに疑似乱数
パタンをセットし、クロックアドバンスの後、アドレス
インクリメンタによりアドレスを送出し、スキャンアウ
トを行う。スキャンアウトデータ１８１、１８５、１８
９、１９３は検査制御ＬＳＩ１０１の符号圧縮器１１８
につながっている。符号圧縮器では並列に読み込んだス
キャンアウトデータをＬＳＩ数の単一入力線形フィード
バックレジスタ（以下ＳＩＳＲ−Ｓｉｎｇｌｅ Ｉｎｐ
ｕｔ Ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ）で圧縮
する、圧縮器の動作につては後ほど説明する。スキャン
アウトが全て終了、つまり、符号圧縮器にて全てのフリ
ップフロップからのデータ圧縮が終わると、１つのテス
トパタンが完了する。実際のテストは、多数のテストパ
タンでを用いて行われるために、これら、ＢＩＳＴモー
ドとクロックをコントロールする論理が付加され、外部
からはクロックの入力だけで次々と疑似乱数パタンをＬ
ＳＩに付加し、検査を行う。
【００１８】ＢＩＳＴで全てのテストパタンを完了後、
圧縮／取出し切替１０７を‘０’とし、圧縮されたテス
ト結果を１０６より取り出し、期待値照合を行い良否判
定を行う。ここで、この実施例の符号圧縮器の構造を図
８を用いて説明する、尚、図８では単純化のためＳＩＳ
Ｒ内のフリップフロップのリセット、及びクロックは省
略する。まず、圧縮／取出し切替８０２が‘１’の場
合、セレクタ８１６〜８１９は各ＬＳＩからのスキャン
アウトデータ８０３〜８０６を選択し、ＳＩＳＲ８１１
〜８１４はＬＳＩのスキャンアウトデータ８０３〜８０
６を入力する。この状態で、クロックを入力すると、各
ＳＩＳＲが動作しスキャンアウトデータを取込み、圧縮
する。テスト完了後、圧縮／取出し切替８０２を‘０’
とする。この状態では、セレクタ８１６〜８１９は全て
前段ののＳＩＳＲの出力を読み込むようになり、また、
ＡＮＤ素子８２１〜８２４により、各ＳＩＳＲのフィー
ドバックループストップさせ、全てのＳＩＳＲをつなげ
たループ状のシフトレジスタとなる。圧縮／取出し切替
８０２を‘０’としたまま、順次クロックを入力する
と、各ＳＩＳＲのデータが圧縮符号８０１として取り出
される。このとき、取り出されたデータはセレクタ８１
９を通ってＳＩＳＲ４に入力され、再びこのループ状の
シフトレジスタに入るため、全てのデータを取り出した
ときこの各ＳＩＳＲは取り出し開始前と全く同じ状態と
なる。再び、テストの続きを行う必要があれば、圧縮／
取出し切替８０２を‘１’とし、テストデータの圧縮を
行う。つまり、中断、継続実行を繰り返しながら、ＢＩ
ＳＴを行うことが可能であり、テストパタンのどの部分
で不良が発生したか知ることができ、不良解析容易とな
る。
圧縮／取出し切替１０７を‘０’とし、圧縮されたテス
ト結果を１０６より取り出し、期待値照合を行い良否判
定を行う。ここで、この実施例の符号圧縮器の構造を図
８を用いて説明する、尚、図８では単純化のためＳＩＳ
Ｒ内のフリップフロップのリセット、及びクロックは省
略する。まず、圧縮／取出し切替８０２が‘１’の場
合、セレクタ８１６〜８１９は各ＬＳＩからのスキャン
アウトデータ８０３〜８０６を選択し、ＳＩＳＲ８１１
〜８１４はＬＳＩのスキャンアウトデータ８０３〜８０
６を入力する。この状態で、クロックを入力すると、各
ＳＩＳＲが動作しスキャンアウトデータを取込み、圧縮
する。テスト完了後、圧縮／取出し切替８０２を‘０’
とする。この状態では、セレクタ８１６〜８１９は全て
前段ののＳＩＳＲの出力を読み込むようになり、また、
ＡＮＤ素子８２１〜８２４により、各ＳＩＳＲのフィー
ドバックループストップさせ、全てのＳＩＳＲをつなげ
たループ状のシフトレジスタとなる。圧縮／取出し切替
８０２を‘０’としたまま、順次クロックを入力する
と、各ＳＩＳＲのデータが圧縮符号８０１として取り出
される。このとき、取り出されたデータはセレクタ８１
９を通ってＳＩＳＲ４に入力され、再びこのループ状の
シフトレジスタに入るため、全てのデータを取り出した
ときこの各ＳＩＳＲは取り出し開始前と全く同じ状態と
なる。再び、テストの続きを行う必要があれば、圧縮／
取出し切替８０２を‘１’とし、テストデータの圧縮を
行う。つまり、中断、継続実行を繰り返しながら、ＢＩ
ＳＴを行うことが可能であり、テストパタンのどの部分
で不良が発生したか知ることができ、不良解析容易とな
る。
【００１９】別の実施例として図９に示す構成のＬＳＩ
のＢＩＳＴについて説明する。図９のＬＳＩの検査容易
化のための論理は、並列に疑似乱数を発生する乱数発生
器９１１と、この、乱数発生器より検査データをスキャ
ンインする境界スキャン９１３（Ｂｏｕｎｄａｒｙ ｓ
ｃａｎ ＩＥＥＥ Ｐ１１４９．１ で規格化）とシ
フトスキャン９１４、これら、境界スキャン９１３、シ
フトスキャン９１４からデータを入力し、圧縮する多入
力の符号圧縮器などから構成される。この回路でＢＩＳ
Ｔの中断、継続実行を可能とするための、多入力符号圧
縮器９１２（以下ＭＩＳＲ−Ｍｕｌｔｉ Ｉｎｐｕｔ
Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）の例を図１０
に示す、図１０の例は１２ＢＩＴのＬＦＳＲによる４入
力符合圧縮器である。図１０のＭＩＳＲで、取出し切替
１０１１を‘０’とし、圧縮モードでＢＩＳＴを行う、
このとき、反転素子１０２０の出力は‘１’となり、Ａ
ＮＤ素子１０２１、１０２２、１０２３、１０２４はそ
れぞれ、シフトチェインからのデータをＭＩＳＲに出力
する。反転１０２６のためＡＮＤ素子１０２７の出力は
‘０’となりＡＮＤ素子１０２５の出力がＭＩＳＲのフ
ィードバックループとなる。このため、この回路は通常
のＭＩＳＲとしてシフトチェインからのデータの圧縮動
作をする。また、取出し切替１０１１を‘１’とし、符
号取り出しモードの時は、ＡＮＤ素子１０２１、１０２
２、１０２３、１０２４、１０２５はすべて‘０’固定
となるため、この回路は、ループ状につながった単純な
シフトレジスタとして動作する。図１０の場合１２段の
フリップフロップで構成されているため、符号取り出し
モードで１２回クロックを入力すると、圧縮符号が取り
出され、ＭＩＳＲ内のデータも取りだし前の状態にな
る。
のＢＩＳＴについて説明する。図９のＬＳＩの検査容易
化のための論理は、並列に疑似乱数を発生する乱数発生
器９１１と、この、乱数発生器より検査データをスキャ
ンインする境界スキャン９１３（Ｂｏｕｎｄａｒｙ ｓ
ｃａｎ ＩＥＥＥ Ｐ１１４９．１ で規格化）とシ
フトスキャン９１４、これら、境界スキャン９１３、シ
フトスキャン９１４からデータを入力し、圧縮する多入
力の符号圧縮器などから構成される。この回路でＢＩＳ
Ｔの中断、継続実行を可能とするための、多入力符号圧
縮器９１２（以下ＭＩＳＲ−Ｍｕｌｔｉ Ｉｎｐｕｔ
Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ）の例を図１０
に示す、図１０の例は１２ＢＩＴのＬＦＳＲによる４入
力符合圧縮器である。図１０のＭＩＳＲで、取出し切替
１０１１を‘０’とし、圧縮モードでＢＩＳＴを行う、
このとき、反転素子１０２０の出力は‘１’となり、Ａ
ＮＤ素子１０２１、１０２２、１０２３、１０２４はそ
れぞれ、シフトチェインからのデータをＭＩＳＲに出力
する。反転１０２６のためＡＮＤ素子１０２７の出力は
‘０’となりＡＮＤ素子１０２５の出力がＭＩＳＲのフ
ィードバックループとなる。このため、この回路は通常
のＭＩＳＲとしてシフトチェインからのデータの圧縮動
作をする。また、取出し切替１０１１を‘１’とし、符
号取り出しモードの時は、ＡＮＤ素子１０２１、１０２
２、１０２３、１０２４、１０２５はすべて‘０’固定
となるため、この回路は、ループ状につながった単純な
シフトレジスタとして動作する。図１０の場合１２段の
フリップフロップで構成されているため、符号取り出し
モードで１２回クロックを入力すると、圧縮符号が取り
出され、ＭＩＳＲ内のデータも取りだし前の状態にな
る。
【００２０】
【発明の効果】本発明によれば、複数ＬＳＩを搭載した
基板におけるＢＩＳＴ制御部分を１つにまとめ、かつ、
複数のＬＳＩを同時に検査する論理回路に、これらのＬ
ＳＩの検査結果を格納する符合圧縮器を複数搭載してい
るため、故障の発生したＬＳＩを特定可能とし、不良解
析を容易にする。また、ＢＩＳＴ制御部分に一つの制御
入力を設け、符合圧縮モード、データ取り出しモードの
２つのモードで切り替え可能とし、データ取り出しモー
ドのとき、全符合圧縮器で一つのループ状のシフトレジ
スタを形成し、データ取り出し後も符合圧縮器の内容の
破壊を防ぐようにしているため、ＢＩＳＴの中断および
継続実行を可能としており、これにより、ＢＩＳＴの膨
大なテストパタンのどのあたりで故障が発生したか知る
ことを可能とし、不良解析を容易にする。
基板におけるＢＩＳＴ制御部分を１つにまとめ、かつ、
複数のＬＳＩを同時に検査する論理回路に、これらのＬ
ＳＩの検査結果を格納する符合圧縮器を複数搭載してい
るため、故障の発生したＬＳＩを特定可能とし、不良解
析を容易にする。また、ＢＩＳＴ制御部分に一つの制御
入力を設け、符合圧縮モード、データ取り出しモードの
２つのモードで切り替え可能とし、データ取り出しモー
ドのとき、全符合圧縮器で一つのループ状のシフトレジ
スタを形成し、データ取り出し後も符合圧縮器の内容の
破壊を防ぐようにしているため、ＢＩＳＴの中断および
継続実行を可能としており、これにより、ＢＩＳＴの膨
大なテストパタンのどのあたりで故障が発生したか知る
ことを可能とし、不良解析を容易にする。
【図１】本発明の実施例の全体構成を示す図である。
【図２】ＢＩＳＴの基本的な構成を示す図である。
【図３】シフトスキャン回路の一例を示す図である。
【図４】線形フィードバックレジスタによる疑似乱数発
生器の一例を示す図である。
生器の一例を示す図である。
【図５】線形フィードバックレジスタによるシグネチャ
アナライザの一例を示す図である。
アナライザの一例を示す図である。
【図６】図１の構成におけるランダムアクセススキャン
コントロール回路の一例を示す図である。
コントロール回路の一例を示す図である。
【図７】４ビットアドレスインクリメンタの一例を示す
図である。
図である。
【図８】ＳＩＳＲを用いた非破壊シフトレジスタを構成
する多入力符合圧縮器を示す図である。
する多入力符合圧縮器を示す図である。
【図９】シフトスキャンを用いたＢＩＳＴの一例を示す
図である。
図である。
【図１０】ＭＩＳＲを用いた非破壊シフトレジスタを構
成する多入力符合圧縮器を示す図である。
成する多入力符合圧縮器を示す図である。
１００ 複数ＬＳＩ搭載基板 １０１ 検査制御ＬＳＩ １０２〜１０５ 検査対象ＬＳＩ １１９、１２２、１２７、１３２、１３４、１３６、１
３８ セレクタ １２０ デコーダ １２１ アドレスインクリメンタ １２８ 乱数発生器 １３１、１３３、１３５、１３７ ＳＩＳＲ １５１ ランダムアクセススキャンコントロール回路 １５２ フリップフロップ ６２１〜６２９ フリップフロップ
３８ セレクタ １２０ デコーダ １２１ アドレスインクリメンタ １２８ 乱数発生器 １３１、１３３、１３５、１３７ ＳＩＳＲ １５１ ランダムアクセススキャンコントロール回路 １５２ フリップフロップ ６２１〜６２９ フリップフロップ
Claims (3)
- 【請求項１】 夫々が固有の検査ＬＳＩアドレスを割り
当てられた複数の検査対象ＬＳＩと１つの検査制御ＬＳ
Ｉを備える組み込み型自己テスト論理回路であって、 前記各検査対象ＬＳＩは、 固有のスキャンアドレスが割り当てられスキャン可能な
フリップフロップであり、入出力ピンと内在するＲＡＭ
の入出力ピン全てに付加されたフリップフロップおよび
内在するフリップフロップと、デコーダを有し、与えら
れたスキャンアドレスによりフリップフロップを選択
し、選択されたフリップフロップの読み出しまたは書き
込みを行ない、 前記検査制御ＬＳＩは、 スキャン制御部とＢＩＳＴ（組み込み型自己テスト）制
御部と該両制御部をスキャン／ＢＩＳＴモード切替信号
により選択するセレクタを備え、 前記スキャン制御部は、外部より与えられるスキャンア
ドレスと検査対象ＬＳＩアドレスにより検査対象ＬＳＩ
の任意のフリップフロップを指定し、外部から与えられ
るスキャンインデータを書き込むスキャンインまたは指
定されたフリップフロップ内のデータを読み出すスキャ
ンアウトを行ない、 前記ＢＩＳＴ制御部は、テストパターン用疑似乱数を発
生する疑似乱数発生器と、テスト用クロックに従い順次
スキャンアドレスを出力するアドレスインクリメンタ
と、検査対象ＬＳＩ数の単一入力線形フィードバックレ
ジスタ（ＳＩＳＲ）からなる符号圧縮器を備え、 スキャンイン時、スキャンアドレスで指定される各検査
対象ＬＳＩのフリップフロップに前記疑似乱数を順次書
き込み、 スキャンアウト時、スキャンアドレスで指定される各検
査対象ＬＳＩのフリップフロップ内のデータを読み出
し、前記符号圧縮器の対応する各ＳＩＳＲに入力するこ
とを特徴とする組み込み型自己テスト論理回路。 - 【請求項２】 請求項１記載の組み込み型自己テスト論
理回路において、 前記符合圧縮器は、１つの制御入力により、全てのＳＩ
ＳＲのフィードバックループを切断し、全てのＳＩＳＲ
への入力信号を阻止すると同時に、各ＳＩＳＲを直列に
接続し、かつ、１番前段のＳＩＳＲの出力と一番後段の
ＳＩＳＲの入力を接続し、ループ状のシフトレジスタに
なるよう構成し、圧縮符合取り出し時に、内部データの
破壊を防ぐ非破壊シフトループを備えるようにすること
を特徴とする組み込み型自己テスト論理回路。 - 【請求項３】 請求項１記載の組み込み型自己テスト論
理回路において、 検査対象ＬＳＩ数の単一入力線形フィードバックレジス
タ（ＳＩＳＲ）からなる符号圧縮器に替えて、複数の入
力を、１つのフィードバックループにより符号圧縮を行
う多入力符号圧縮器（ＭＩＳＲ）を備え、該ＭＩＳＲ
は、１つの制御入力より、ＭＩＳＲのフィードバックル
ープを切断し、全ての入力信号を阻止し、ループ状のシ
フトレジスタを構成し、圧縮符合取り出し時に、内部デ
ータの破壊を防ぐ非破壊シフトループを備えるようにす
ることを特徴とする組み込み型自己テスト論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044804A JPH08220192A (ja) | 1995-02-09 | 1995-02-09 | 組み込み型自己テスト論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7044804A JPH08220192A (ja) | 1995-02-09 | 1995-02-09 | 組み込み型自己テスト論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08220192A true JPH08220192A (ja) | 1996-08-30 |
Family
ID=12701622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7044804A Pending JPH08220192A (ja) | 1995-02-09 | 1995-02-09 | 組み込み型自己テスト論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08220192A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131399A (ja) * | 1997-07-02 | 1999-02-02 | Internatl Business Mach Corp <Ibm> | メモリを備えた組込み自己検査 |
| US6353905B1 (en) | 1999-07-28 | 2002-03-05 | Hitachi, Ltd. | Semiconductor integrated circuit and recording medium |
| US6624625B2 (en) | 2001-07-17 | 2003-09-23 | Fujitsu Limited | Test equipment |
| KR100425046B1 (ko) * | 2001-06-01 | 2004-03-30 | 송동섭 | 멀티보드 멀티드롭 시스템에서의 경계주사 자체테스트 장치 |
| JP2007333495A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | 検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法 |
| US7337379B2 (en) | 2002-06-11 | 2008-02-26 | Fujitsu Limited | Apparatus and method for diagnosing integrated circuit |
-
1995
- 1995-02-09 JP JP7044804A patent/JPH08220192A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131399A (ja) * | 1997-07-02 | 1999-02-02 | Internatl Business Mach Corp <Ibm> | メモリを備えた組込み自己検査 |
| US6353905B1 (en) | 1999-07-28 | 2002-03-05 | Hitachi, Ltd. | Semiconductor integrated circuit and recording medium |
| US6370665B1 (en) | 1999-07-28 | 2002-04-09 | Hitachi, Ltd. | Semiconductor integrated circuit and recording medium |
| KR100425046B1 (ko) * | 2001-06-01 | 2004-03-30 | 송동섭 | 멀티보드 멀티드롭 시스템에서의 경계주사 자체테스트 장치 |
| US6624625B2 (en) | 2001-07-17 | 2003-09-23 | Fujitsu Limited | Test equipment |
| US7337379B2 (en) | 2002-06-11 | 2008-02-26 | Fujitsu Limited | Apparatus and method for diagnosing integrated circuit |
| JP2007333495A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | 検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法 |
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