JP4025584B2

JP4025584B2 - 半導体記憶装置

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Publication number: JP4025584B2
Application number: JP2002160846A
Authority: JP
Inventors: 宏樹藤澤
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-05-31
Filing date: 2002-05-31
Publication date: 2007-12-19
Anticipated expiration: 2022-05-31
Also published as: US6885572B2; JP2004005856A; US20030223262A1

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、詳しくは、ＤＲＡＭや外部クロックに同期して動作する同期型ＤＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は従来の半導体記憶装置の構成例を示すブロック図である。
この例の半導体記憶装置は、ＤＤＲ（Double Data Rate）動作可能な同期型ＤＲＡＭである。ここで、ＤＤＲ動作とは、クロックの立ち上がりと立ち下がりの両エッジに同期してデータの入出力を制御することにより、従来の同期型ＤＲＡＭと比べて２倍のデータ転送レートで動作することを意味している。この例の半導体記憶装置は、内部電圧発生回路１と、入力回路２〜６と、出力回路７及び８と、タイミング発生回路９と、コマンドデコーダ（ＣＤ： Command decoder）１０と、ラッチ回路１１と、リフレッシュカウンタ１２と、カラム系制御回路１３と、ロウ系制御回路１４と、プリデコーダ救済回路１５及び１６と、メモリセルアレイ（ＭＣＡ： Memory Cell Array）１７と、センスアンプ１８と、カラムデコーダ（以下、ＹＤＣと略す）１９と、ロウデコーダ（以下、ＸＤＣと略す）２０と、リード系制御回路２１と、ライト系制御回路２２と、ローカル入出力線２３と、サブアンプ（Sub Amp、以下、SubＡと略す）２４と、メイン入出力線２５と、ライトアンプ（ＷＡ： Write Amp）２６と、メインアンプ（ＭＡ： Main Amp）２７と、グローバル入出力線２８と、（ＦＩＦＯ； First in First out）メモリ２９及び３０とから構成されている。
【０００３】
内部電圧発生回路１は、外部から供給される電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳを昇圧又は降圧することにより所要の内部電圧を発生する。入力回路２は、外部から供給されるクロックＣＫ及び／ＣＫを波形整形したり、レベル変換したりして出力する。クロック／ＣＫは、クロックＣＫと同一の周期であり、逆位相の信号である。入力回路３は、外部から供給されるロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳを波形整形したり、レベル変換したりして出力する。ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳは、いずれもローアクティブである。また、ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳは、"Ｈ"レベル又は"Ｌ"レベルに設定されることにより、この例の半導体記憶装置の動作を決定するためのコマンドを表している。入力回路４は、外部から供給される複数ビットからなるアドレスＡＤを波形整形したり、レベル変換したりして出力する。入力回路５は、外部から供給されるデータ・ストローブ信号ＤＱＳを波形整形したり、レベル変換したりして出力する。データ・ストローブ信号ＤＱＳは、入力回路６に外部から供給されるデータを取り込むタイミングを調整するための信号である。入力回路６は、入力回路５から供給されるデータ・ストローブ信号ＤＱＳにより制御され、データ入出力端子ＤＱを介して外部から供給されるデータを波形整形したり、レベル変換したりして出力する。
【０００４】
出力回路７は、リード系制御回路２１から供給されるデータ・ストローブ信号ＤＱＳを波形整形したり、レベル変換したりして出力する。出力回路８は、リード系制御回路２１から供給されるデータ・ストローブ信号ＤＱＳにより制御され、ＦＩＦＯメモリ３０から供給されるデータを波形整形したり、レベル変換したりして出力する。タイミング発生回路９は、入力回路２から供給されるクロックＣＫ及び／ＣＫに基づいて各種のタイミング信号を発生し、ＣＤ１０、ラッチ回路１１、カラム系制御回路１３、ロウ系制御回路１４、リード系制御回路２１及びライト系制御回路２２に供給する。ＣＤ１０は、入力回路３から供給されるロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳをタイミング発生回路９から供給されるタイミング信号に応じて取り込み、これらの信号の"Ｈ"レベルと"Ｌ"レベルの組み合わせからなるコマンドをデコードし、デコードしたコマンドに応じて各種の制御信号を生成し、カラム系制御回路１３、ロウ系制御回路１４、リード系制御回路２１及びライト系制御回路２２に供給する。ラッチ回路１１は、入力回路４から供給されるアドレスＡＤをタイミング発生回路９から供給されるタイミング信号に応じて取り込み、保持（ラッチ）した後、プリデコーダ救済回路１５及び１６に供給する。
【０００５】
リフレッシュカウンタ１２は、ロウ系制御回路１４から供給される制御信号に基づいて、セルフリフレッシュのためのロウアドレスを生成し、プリデコーダ救済回路１６に供給する。カラム系制御回路１３は、ＣＤ１０から供給される制御信号をタイミング発生回路９から供給されるタイミング信号に応じて取り込み、プリデコーダ救済回路１５を制御するための制御信号を生成しプリデコーダ救済回路１５に供給する。ロウ系制御回路１４は、ＣＤ１０から供給される制御信号をタイミング発生回路９から供給されるタイミング信号に応じて取り込み、リフレッシュカウンタ１２及びプリデコーダ救済回路１６を制御するための制御信号を生成し、リフレッシュカウンタ１２及びプリデコーダ救済回路１６に供給する。プリデコーダ救済回路１５は、ラッチ回路１１から供給されるアドレスＡＤをカラム系制御回路１３から供給される制御信号に基づいて取り込み、取り込んだアドレスＡＤからカラムアドレスをデコードしてＹＤＣ１９に供給するとともに、ＭＣＡ１７を構成するメモリセルの中の欠陥メモリセルを救済するための冗長カラムアドレスを生成してＹＤＣ１９に供給する。プリデコーダ救済回路１６は、ラッチ回路１１から供給されるアドレスＡＤをロウ系制御回路１４から供給される制御信号に基づいて取り込み、取り込んだアドレスＡＤからロウアドレスをデコードしてＸＤＣ２０に供給するとともに、ＭＣＡ１７を構成するメモリセルの中の欠陥メモリセルを救済するための冗長ロウアドレスを生成してＸＤＣ２０に供給する。
【０００６】
ＭＣＡ１７は、所定の記憶容量を有し、複数本のビット線ＢＬと複数本のワード線ＷＬの各交点近傍に複数のメモリセルＭＣがマトリックス状に配置されている。センスアンプ１８は、各メモリセルＭＣから対応するビット線ＢＬに読み出されたデータを検知して増幅し、ローカル入出力線２３を介してSubＡ２４に供給する。ＹＤＣ１９は、プリデコーダ救済回路１５から供給されるカラムアドレスをデコードして、ＭＣＡ１７の対応するビット線ＢＬに接続されたセンスアンプ１８を選択状態とするための複数のカラム選択スイッチを出力する。ＸＤＣ２０は、プリデコーダ救済回路１６から供給されるロウアドレスをデコードして、ＭＣＡ１７の対応するワード線ＷＬを選択状態とする。
【０００７】
リード系制御回路２１は、ＣＤ１０から供給される制御信号をタイミング発生回路９から供給されるタイミング信号に応じて取り込み、出力回路７及び８、ＭＡ２７並びにＦＩＦＯメモリ３０を制御するための制御信号を生成して出力回路７及び８、ＭＡ２７並びにＦＩＦＯメモリ３０に供給する。ライト系制御回路２２は、ＣＤ１０から供給される制御信号をタイミング発生回路９から供給されるタイミング信号に応じて取り込み、ＷＡ２６及びＦＩＦＯメモリ２９を制御するための制御信号を生成してＷＡ２６及びＦＩＦＯメモリ２９に供給する。SubＡ２４は、ローカル入出力線２３を介してセンスアンプ１８から供給されるデータを増幅し、メイン入出力線２５を介してＭＡ２７に供給する。ＷＡ２６は、ＦＩＦＯメモリ２９からグローバル入出力線２８を介して供給されるデータを増幅し、メイン入出力線２５を介してSubＡ２４に供給する。ＭＡ２７は、SubＡ２４からメイン入出力線２５を介して供給されるデータを増幅し、グローバル入出力線２８を介してＦＩＦＯメモリ３０に供給する。ＦＩＦＯメモリ２９は、クロックＣＫに同期して入力回路６から供給されるデータを先入れで内部に記憶するとともに、クロックＣＫに同期して内部に記憶されたデータを先出しで読み出してグローバル入出力線２８を介してＷＡ２６に供給する。ＦＩＦＯメモリ３０は、クロックＣＫに同期してＭＡ２７からグローバル入出力線２８を介して供給されるデータを先入れで内部に記憶するとともに、クロックＣＫに同期して内部に記憶されたデータを先出しで読み出して出力回路８に供給する。
【０００８】
次に、図９に上記半導体記憶装置を構成するＭＡ２７及びＦＩＦＯメモリ３０の構成の一例を示す。ＭＡ２７は、後述するプリフェッチするビット数に対応した数のサブメインアンプ（ＳＭＡ：Sub Main Amp）から構成され、図９の例では４ビットプリフェッチの場合を示している。すなわち、ＭＡ２７は、４個のＳＭＡ２７_ａ〜２７_ｄから構成されており、４ビットのパラレルデータを対応するＳＭＡ２７_ａ〜２７_ｄにより各々増幅する。ＳＭＡ２７_ａ〜２７_ｄは、対応する小振幅の相補データＭＤＴ_０〜ＭＤＴ_３及びＭＤＴＢ_０〜ＭＤＴＢ_３をＣＭＯＳレベルの単独のデータに増幅する。ＳＭＡ２７_ａ〜２７_ｄは、同一構成であるので、以下ではＳＭＡ２７_ａの構成についてのみ説明する。ＳＭＡ２７_ａは、ＰチャネルのＭＯＳトランジスタＭＰ_１〜ＭＰ_５と、ＮチャネルのＭＯＳトランジスタＭＮ_１〜ＭＮ_４と、インバータＩＮＶ_１〜ＩＮＶ_３とから構成されている。ＭＯＳトランジスタＭＰ_１及びＭＰ_２は入力段を構成し、ＭＯＳトランジスタＭＰ_３及びＭＰ_４、ＭＮ_１〜ＭＮ_３が増幅段を構成し、インバータＩＮＶ_１〜ＩＮＶ_３並びにＭＯＳトランジスタＭＰ_５及びＭＮ_４が出力段を構成している。各ＳＭＡ２７_ａ〜２７_ｄは、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_３を介してＦＩＦＯメモリ３０に接続されている。ＦＩＦＯメモリ３０は、ＳＭＡ２７_ａ〜２７_ｄに対応して各々２段縦続接続されたフリップフロップＦＦ_００及びＦＦ_０１、ＦＦ_１０及びＦＦ_１１、ＦＦ_２０及びＦＦ_２１、ＦＦ_３０及びＦＦ_３１と、各出力段が接続されたフリップフロップＦＦ_０１、ＦＦ_１１、ＦＦ_２１及びＦＦ_３１の後段に２段縦続接続されたフリップフロップＦＦ_４０及びＦＦ_４１とから構成されている。フリップフロップＦＦ_００、ＦＦ_１０、ＦＦ_２０及びＦＦ_３０は、対応するＳＭＡ２７_ａ〜２７_ｄの出力データを同一のラッチ信号ＬＴ_０によりラッチする。フリップフロップＦＦ_０１、ＦＦ_１１、ＦＦ_２１及びＦＦ_３１は、４ビットのパラレルデータを１ビットのシリアルデータに変換するために、対応するフリップフロップＦＦ_００、ＦＦ_１０、ＦＦ_２０及びＦＦ_３０の出力データを各々クロックＣＫの１周期分ずつずれたラッチ信号ＬＴ_１〜ＬＴ_４によりラッチする。フリップフロップＦＦ_４０及びＦＦ_４１は、レイテンシなどのタイミングを調整するために、各々クロックＣＫの１周期分ずつずれたラッチ信号ＬＴ_５及びＬＴ_６によりシリアルデータをラッチした後、出力回路８に供給する。
【０００９】
次に、図１０は、第１の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク構成、８ビットのデータを入出力する８個のデータ入出力用パッド（以下、ＤＱパッドという）を有する８ビットＤＱ構成であり、４ビットのデータをプリフェッチする（４ビットプリフェッチ）構成である。４個のバンク３１_０〜３１_３は、半導体チップの左上部、左下部、右上部及び右下部に各々配置されている。各バンク３１_０〜３１_３は、各々の記憶容量が３２Ｍビットの４個のＭＣＡ１７と、２個のＹＤＣ１９と、２個のＸＤＣ２０と、２個のSubＡ２４と、８個のＭＡ２７等から構成されている。また、図１１は、図１０に示す要部レイアウトのうち、各バンク３１_０〜３１_３のＭＡ２７をグローバル入出力線２８を介してＤＱパッド３２_０〜３２_７接続している部分の拡大図である。なお、図１０及び図１１においては、図９に示すグローバル入出力線２８の後段に設けられているＦＩＦＯメモリ３０及び出力回路８は図示していない。グローバル入出力線２８は、対向するＭＡ２７同士を接続する１６本の第１のラインと、対応する第１のライン同士を接続する８本の第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペースの図中右側に設けられた対応するＤＱパッド３２_０〜３２_７に他端が接続される８本の第３のラインとから構成されている。グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図１０及び図１１に示す配線スペースには、ビットレベルでは全部で３２本のラインが配線されていることになる。また、図１０及び図１１において、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７及びＭＡ２７_３０〜２７_３７並びにＤＱパッド３２_０〜３２_７を示す各長方形内に書かれている０から７までの数字は、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７及びＭＡ２７_３０〜２７_３７並びにＤＱパッド３２_０〜３２_７の添え字の一桁目と同じく、後述する８ビットＤＱ０〜ＤＱ７の添え字０〜７に対応している（図１４参照）。後述する図１２及び図１３においても同様である。なお、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７及びＭＡ２７_３０〜２７_３７を総称するときは、単にＭＡ２７と表す。同様に、ＤＱパッド３２_０〜３２_７を総称するときは、単にＤＱパッド３２と表す。以下においても同様である。
このようなレイアウトによれば、グローバル入出力線２８の総配線長を短くかつほぼ同じ長さにすることができるとともに、各バンク３１_０〜３１_３がまとまって配置されているため、バンク間でラインや回路を共有化することができる。
【００１０】
次に、図１２は、第２の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップの上下方向に順次配置された４個のバンク３１_０〜３１_３を有するとともに、８個のＤＱパッド３２_０〜３２_７を有している。各バンク３１_０〜３１_３は、各々の記憶容量が６４Ｍビットであり、左右に配置された２個のＭＣＡ１７と、２個のＹＤＣ１９と、２組のＸＤＣ２０及びSubＡ２４と、８個のＭＡ２７等から構成されている。８個のＭＡ２７は、例えば、バンク３１_０においては、図中左側に配置されたＭＣＡ１７の下部に図中左から右に向かってＭＡ２７_００、２７_０１、２７_０２及び２７_０３と配列される一方、図中右側に配置されたＭＣＡ１７の下部に図中右から左に向かってＭＡ２７_０４、２７_０５、２７_０６及び２７_０７と配列されている。なお、図１２においては、図９に示すグローバル入出力線２８の後段に設けられているＦＩＦＯメモリ３０及び出力回路８は図示していない。グローバル入出力線２８は、対向するＭＡ２７同士を接続する１６本の第１のラインと、対応する第１のラインに一端が接続され、半導体チップの略中央に向かって配線され、半導体チップの略中央部に上下方向に設けられた配線スペースを略中心部に向かって配線された８本の第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペースの図中右側に設けられた対応するＤＱパッド３２_０〜３２_７に他端が接続される８本の第３のラインとから構成されている。このグローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図１２に示す配線スペースのＤＱパッド３２_０〜３２_７上方においては、ビットレベルでは全部で３２本のラインが配線されていることになる。
このようなレイアウトによれば、図１０に比較してＸＤＣ２０の負担が半分になり、ＸＤＣ２０の処理速度を高速化することができる。
【００１１】
次に、図１３は、第３の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップが左右に２分割され、４個のバンク３１_０〜３１_３を各々構成するサブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａが半導体チップの左半分の左上部、左下部、右上部及び右下部に順次配置されるとともに、サブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂが半導体チップの右半分の左上部、左下部、右上部及び右下部に順次配置されて構成され、８個のＤＱパッド３２_０〜３２_７を有している。各サブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａ並びにサブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂは、各々の記憶容量が６４Ｍビットである１個のＭＣＡ１７と、１個のＹＤＣ１９と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されている。４個のＭＡ２７は、サブバンク３１_０ａ及び３１_２ａにおいては、半導体チップの左半分の略中央部に上下方向に設けられた配線スペースに面して上から下に向かってＭＡ２７_００、２７_０１、２７_０２及び２７_０３並びにＭＡ２７_２０、２７_２１、２７_２２及び２７_２３と配列される一方、サブバンク３１_１ａ及び３１_３ａにおいては、半導体チップの左半分の略中央部に上下方向に設けられた配線スペースに面して下から上に向かってＭＡ２７_１０、２７_１１、２７_１２及び２７_１３並びにＭＡ２７_３０、２７_３１、２７_３２及び２７_３３と配列されている。また、サブバンク３１_０ｂ及び３１_２ｂにおいては、半導体チップの右半分の略中央部上下方向に設けられた配線スペースに面して上から下に向かってＭＡ２７_０４、２７_０５、２７_０６及び２７_０７並びにＭＡ２７_２４、２７_２５、２７_２６及び２７_２７と配列される一方、サブバンク３１_１ｂ及び３１_３ｂにおいては、半導体チップの右半分の略中央部上下方向に設けられた配線スペースに面して下から上に向かってＭＡ２７_１４、２７_１５、２７_１６及び２７_１７並びにＭＡ２７_３４、２７_３５、２７_３６及び２７_３７と配列されている。
【００１２】
なお、図１３においては、SubＡ２４と、図９に示すグローバル入出力線２８の後段に設けられているＦＩＦＯメモリ３０及び出力回路８は図示していない。グローバル入出力線２８は、半導体チップの左半分においては、対向するＭＡ２７同士を接続する８本の第１のラインと、対応する第１のライン同士を接続する４本の第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペースを略中心部に向かって配線されて半導体チップの略中央部やや右よりに設けられた対応するＤＱパッド３２_０〜３２_３に他端が接続される４本の第３のラインとから構成されている。一方、半導体チップの右半分においては、グローバル入出力線２８は、対向するＭＡ２７同士を接続する８本の第１のラインと、対応する第１のライン同士を接続する４本の第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペースの右端に設けられた対応するＤＱパッド３２_４〜３２_７に接続される４本の第３のラインとから構成されている。このグローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図１３に示す半導体チップの略中央部に左右方向に設けられた配線スペースには、ビットレベルでは全部で１６本のラインが配線されていることになる。
【００１３】
【発明が解決しようとする課題】
ところで、上記した第１〜第３の従来例である半導体記憶装置において、図１０、図１２及び図１３に示すように、ＤＱパッド３２_０〜３２_７がいずれも半導体チップの略中央部に左右方向に設けられた配線スペースの右半分に図中左から右に向かって配置されているのは、以下に示す理由による。すなわち、ＤＤＲ動作可能な同期型ＤＲＡＭについては、電子デバイス関係の標準化機関である合同電子デバイス委員会（ＪＥＤＥＣ： Joint Electron Device Engineering Council）においてピン配置について図１４に示すように規格化されているからである。図１４において、「×８（２５６Ｍ/５１２Ｍ）ビット」と示されているピン配置が図１０、図１２及び図１３に示すレイアウト図に対応しており、ピンの名称としてＤＱ０〜ＤＱ７が各々付与されているピン番号２、５、８、１１、５６、５９、６２及び６５のピンがＤＱパッド３２_０〜３２_７と接続されることを示している。
【００１４】
このため、グローバル入出力線２８は、データバスの中で最も配線長が長く、負荷が大きい配線であり、半導体チップの長辺長を１２ｍｍとすると、６ｍｍ程度にもなることから、以下に示す不都合がある。まず、図１０に示す第１の従来例である半導体記憶装置においては、例えば、ＭＡ２７_３０とＤＱパッド３２_０とを接続するグローバル入出力線２８の長さと、ＭＡ２７_００とＤＱパッド３２_０とを接続するグローバル入出力線２８の長さとでは大幅に異なっている。このグローバル入出力線２８の長さの違いにより、ＭＡ２７_００からグローバル入出力線２８を介してＤＱパッド３２_０に到達するデータが、ＭＡ２７_３０からグローバル入出力線２８を介してＤＱパッド３２_０に到達するデータよりも遅延してしまう。このようなデータ転送における遅延時間のバラツキをスキューと呼ぶ。図１５はそのようすを示すタイミング・チャートである。ここで、外部から供給される図１５（１）に示すクロックＣＫの周期ｔ_ＣＫは２ｎｓとする。図８に示すＣＤ１０によってデコードされたコマンドＣＭＤの１つであるリードコマンドＲＥＡＤがクロックＣＫに同期して図１５（２）に示すタイミングで供給されるとともに、図８に示すプリデコーダ救済回路１５からＹＤＣ１９に対してカラム選択信号ＹＳが図１５（３）に示すタイミングで供給されると、各ＭＡ２７には、図１５（４）に示すタイミングで、小振幅の相補データＭＤＴ_０〜ＭＤＴ_３及びＭＤＴＢ_０〜ＭＤＴＢ_３（図１５（４）にはデータＭＤＴ_３のみ示す）が供給される。この段階では各ＭＡ２７に供給される小振幅の相補データＭＤＴ_０〜ＭＤＴ_３及びＭＤＴＢ_０〜ＭＤＴＢ_３の間で到達時間に差はほとんどない。
【００１５】
ところが、上記したように、ＭＡ２７_３０とＤＱパッド３２_０とを接続するグローバル入出力線２８の長さと、ＭＡ２７_００とＤＱパッド３２_０とを接続するグローバル入出力線２８の長さとでは大幅に異なるために、小振幅の相補データＭＤＴ_３及びＭＤＴＢ_３がＭＡ２７_３０において増幅された後、グローバル入出力線２８を介してＤＱパッド３２_０（正確には、図９に示すＦＩＦＯメモリ３０、以下同様）に到達するデータＤＴ_３と、小振幅の相補データＭＤＴ_０及びＭＤＴＢ_０がＭＡ２７_００において増幅された後、グローバル入出力線２８を介してＤＱパッド３２_０に到達するデータＤＴ_０とでは、図１５（５）及び（６）に示すように、到達時間に時間Ｔ_Ｄもの差が出てしまう。この時間Ｔ_Ｄ、すなわち、スキューは、約３ｎｓである。この結果、ＦＩＦＯメモリ３０において外部から供給されるラッチ信号ＬＴ（図１５（７）参照）によりラッチするマージンＴ_Ｍは１ｎｓ以下になってしまう。この時間Ｔ_Ｄは、同期型ＤＲＡＭの動作周波数の限界を決定する主要な要因である。このように、異なるバンクを構成するＭＣＡ１７に記憶されているデータを読み出す場合には、バンク間のスキューによりラッチするタイミングが確保できないという不都合が発生する。
【００１６】
この点、そもそも上記不都合を回避するために考え出されたＦＩＦＯメモリ３０において複数ビットのデータをラッチする手法を発展させて、ＦＩＦＯメモリ３０においてラッチするデータのビット数を８ビット（８ビットプリフェッチ）、１６ビット（１６ビットプリフェッチ）と増加させることによりマージンＴ_Ｍを確保することが考えられる。すなわち、クロックＣＫの周期ｔ_ＣＫが２ｎｓである場合、ＤＤＲ動作可能な同期型ＤＲＡＭのうち、ＤＤＲIIと呼ばれる４ビットプリフェッチ構成ではグローバル入出力線２８における転送周期は４ｎｓであるが、８ビットプリフェッチ構成ではグローバル入出力線２８における転送周期は８ｎｓ、１６ビットプリフェッチ構成ではグローバル入出力線２８における転送周期は１６ｎｓとなる。しかし、この場合、グローバル入出力線２８の配線数が６４本、１２８本となり、半導体チップの略中央部に左右方向に設けられた配線スペースが今の場合（約５００μｍ）でも多いのにそれ以上に必要となり、半導体チップの面積がその分大きくなってしまうという欠点がある。また、この手法を用いたとしても、今後のクロックの高速化には対処できない。さらに、スキューを低減するために、長い方のグローバル入出力線２８の途中にデータを増幅するリピータを設けることが考えられるが、半導体チップの面積等の制約からＤＤＲ動作可能なＤＲＡＭにリピータを設けることは構造上難しい。
【００１７】
次に、図１２に示す第２の従来例である半導体記憶装置においても、グローバル入出力線２８の総配線長が約２０ｍｍと長いとともに、各ＭＡ２７から同一のＤＱパッド３２まで接続するグローバル入出力線２８の長さの差が大きい（約９〜１１．５ｍｍ）ため、上記した第１の従来例の場合と同様の不都合がある。さらに、図１３に示す第３の従来例である半導体記憶装置においては、上記した不都合に加えて、図１３から分かるように、各ＭＡ２７とＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８の長さと、各ＭＡ２７とＤＱパッド３２_０〜３２_７とを接続するグローバル入出力線２８の長さとに差があるため、上記した第１及び第２の従来例の場合と同様の不都合がある。
【００１８】
以上説明した不都合は、ラムバスＤＲＡＭ（Rambus DRAM）（商標名）と呼ばれる高速なデータ転送が可能なＤＲＡＭにおいても同様に発生する。何故なら、ラムバスＤＲＡＭは、現在はグローバル入出力線を転送されるデータの周波数が１００ＭＨｚとＤＤＲ動作可能なＤＲＡＭより低く、上記した時間Ｔ_Ｄを低減する必要はなくまた何らの対策もされていないが、半導体チップの両側にＤＱパッドが設けられるとともに、ＦＩＦＯメモリにおいて８ビットのデータをラッチしており、上記周波数が高速化されれば将来的には上記した場合と同様の不都合が発生するからである。ここで、参考までにラムバスＤＲＡＭの構成の一例について説明する。すなわち、記憶容量が２８８Ｍビットであり、１８ビットＤＱ、８ビットプリフェッチ構成の場合、クロック周波数が４００ＭＨｚ、動作周波数が８００ＭＨｚ、グローバル入出力線を転送されるデータの周波数が１００ＭＨｚ、グローバル入出力線の本数は１４４本（リードとライトが共通の場合）である。
【００１９】
この発明は、上述の事情に鑑みてなされたもので、ＤＱパッドの位置に制約されることなく、データ転送におけるスキューを低減して動作周波数を高速化するとともに、グローバル入出力線を分散させて配置することにより半導体チップの面積を削減することができる半導体記憶装置を提供することを目的としている。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、少なくとも１個のメモリセルアレイと、前記メモリセルアレイ近傍に設けられ、前記メモリセルアレイから読み出されたデータを増幅する複数のメインアンプとを有する複数のサブバンクと、前記複数のサブバンクの間に設けられた配線スペースに列状に配置された複数のデータ入出力用パッドと、前記複数のメインアンプと前記複数のデータ入出力用パッドとの間のデータ入出力を行う複数本のグローバル入出力線とを備える半導体記憶装置に係り、前記複数のサブバンクが複数のグループに分割されると共に、前記複数のデータ入出力用パッドが前記複数のグループに対応して分割され、前記データ入出力用パッドの列又はその延長方向の距離において、対応する前記複数のデータ入出力用パッドから相対的に遠い距離に設けられた遠距離の前記グループに属する前記サブバンクが有する前記複数のメインアンプは、対応する前記グループに属する前記複数のデータ入出力用パッドの配置順と同じ順序で配置される一方、前記データ入出力用パッドの列又はその延長方向の距離において、対応する前記複数のデータ入出力用パッドから相対的に近い距離に設けられた近距離の前記グループに属する前記サブバンクが有する前記複数のメインアンプは、対応する前記グループに属する前記複数のデータ入出力用パッドの配置順と対称となる順序で配置されていることを特徴としている。
【００２１】
また、請求項２記載の発明は、請求項１記載の半導体記憶装置に係り、前記複数のメインアンプに対応して前記配線スペースに配置された前記グローバル入出力線のうち、前記近距離の前記グループに属する前記複数のメインアンプに対応する前記グローバル入出力線は、前記遠距離の前記グループに属する前記複数のメインアンプに対応する前記グローバル入出力線よりも折り曲げ回数が多いことを特徴としている。
【００２２】
また、請求項３記載の発明は、請求項２記載の半導体記憶装置に係り、前記近距離の前記グループに属する前記メインアンプに対応する前記グローバル入出力線は１回折り曲げられ、前記遠距離の前記グループに属する前記メインアンプに対応する前記グローバル入出力線は３回折り曲げられていることを特徴としている。
【００２３】
また、請求項４記載の発明は、請求項２又は３記載の半導体記憶装置に係り、前記グローバル入出力線が、同一の前記グループに属する前記複数のメインアンプのうち、対応する前記メインアンプ同士を接続する第１のグローバル入出力線と、前記第１のグローバル入出力線と対応する前記データ入出力用パッドとの間のデータ入出力を行う第２のグローバル入出力線からなり、前記第２のグローバル入出力線が前記折り曲げを有することを特徴としている。
【００２４】
また、請求項５記載の発明は、請求項２又は３記載の半導体記憶装置に係り、前記グローバル入出力線が、同一の前記グループに属する前記複数のメインアンプのうち、対応する前記メインアンプ同士を接続する第１のグローバル入出力線と、対応する前記第１のグローバル入出力線同士を接続する第２のグローバル入出力線と、前記第２のグローバル入出力線と前記データ入出力用パッドとの間のデータ入出力を行う第３のグローバル入出力線からなり、前記第３のグローバル入出力線が前記折り曲げを有することを特徴としている。
【００２５】
また、請求項６記載の発明は、請求項４記載の半導体記憶装置に係り、前記グローバル入出力線のうち、前記近距離の前記グループに属する前記メインアンプに対応する前記第２のグローバル入出力線と、前記遠距離の前記グループに属する前記メインアンプに対応する前記第２のグローバル入出力線とは、１対１の対応関係をなして、夫々の一部が、共通の直線上に配設されていることを特徴としている。
【００２６】
また、請求項７記載の発明は、請求項２乃至６のうちの何れか一に記載の半導体記憶装置に係り、前記近距離の前記グループ属する前記メインアンプに対応する前記グローバル入出力線が、前記配線スペースの端部で折り曲げられていることを特徴としている。
また、請求項８記載の発明は、請求項２乃至７のうちの何れか一に記載の半導体記憶装置に係り、異なる前記グループに属する前記メインアンプに対応する前記折り曲げられたグローバル入出力線同士が、夫々重なることなく配置されていることを特徴としている。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
Ａ．第１の実施例
まず、この発明の第１の実施例について説明する。
図１は、この発明の第１の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図、図２は、図１の部分拡大図である。なお、この例の半導体記憶装置は、その構成自体は図８に示す従来の半導体記憶装置の構成と同様であるので、図１及び図２においては、図８の各部に対応する部分には同一の符号を付け、その説明を省略する。
【００２８】
この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップが左右に２分割され、４個のバンク３１_０〜３１_３を構成するサブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａが半導体チップの左半分の左上部、左下部、右上部及び右下部に順次配置されるとともに、サブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂが半導体チップの右半分の左上部、左下部、右上部及び右下部に順次配置されて構成され、８個のＤＱパッド３２_０〜３２_７を有している。サブバンク３１_０ａ及び３１_２ａは、各々の記憶容量が３２Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。同様に、サブバンク３１_１ａ及び３１_３ａは、各々の記憶容量が３２Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_０ｂ及び３１_２ｂは、各々の記憶容量が３２Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_１ｂ及び３１_３ｂは、各々の記憶容量が３２Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。なお、図１及び図２において、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７及びＭＡ２７_３０〜２７_３７並びにＤＱパッド３２_０〜３２_７を示す各長方形内に書かれている０から７までの数字は、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７及びＭＡ２７_３０〜２７_３７並びにＤＱパッド３２_０〜３２_７の添え字の一桁目と同じく８ビットＤＱ０〜ＤＱ７の添え字０〜７に対応している（図１４参照）。
【００２９】
また、ＤＱパッド３２_０〜３２_７は左から右に向かって配置されている。各バンクの計８個のＭＡ２７は、図２に示すように、対応するＤＱパッド３２_０〜３２_３から遠い距離に設けられているＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３については、ＤＱパッド３２_０〜３２_３の配置順と同様に、左から右に向かって配置されている。一方、対応するＤＱパッド３２_４〜３２_７から近い距離に設けられているＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７及びＭＡ２７_３４〜２７_３７については、ＤＱパッド３２_４〜３２_７の配置順と対称となるように、右から左に向かって配置されている。そして、ＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３と対応するＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８_０〜２８_３は、対向するＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_０〜３２_３とを接続するＬ字状の第２のラインとから構成されている。一方、ＭＡ２７_４０〜２７_４３、ＭＡ２７_５０〜２７_５３、ＭＡ２７_６０〜２７_６３及びＭＡ２７_７０〜２７_７３と対応するＤＱパッド３２_４〜３２_７とを接続するグローバル入出力線２８_４〜２８_７は、対向するＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７及びＭＡ２７_３４〜２７_３７同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_４〜３２_７とを接続する第２のラインとから構成されている。上記グローバル入出力線２８_４〜２８_７を構成する第２のラインは、上記グローバル入出力線２８_０〜２８_３を構成する第２のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_４〜２８_７を構成する対応する第１のラインとの接続点から半導体チップの略中央部に左右方向に設けられた配線スペース４１を左から右に向かって延伸し配線スペース４１の右側に突出した後下降し、さらに配線スペース４１の略中央部に向かって折り返すように延伸した後、対応するＤＱパッド３２_４〜３２_７に向かって下降している。
【００３０】
図１及び図２において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_３を介してＦＩＦＯメモリ３０に転送する。
グローバル入出力線２８は、各々４ビットのデータを転送するので、図１及び図２に示す配線スペース４１には、ビットレベルでは全部で３２本のラインが配線されている。しかし、グローバル入出力線２８_０〜２８_３とグローバル入出力線２８_４〜２８_７とは、左右方向に隣接して配線されているため、配線スペース４１の面積は上記した第１の従来例の配線スペース（図１１参照）に比べて半減する。なお、グローバル入出力線２８_４〜２８_７は配線スペース４１の右端で折り返しているために配線スペース４１の右端では３２本のラインが集中することになるが、この部分には他のラインが配線されないため、問題となることはない。また、図１及び図２においては、図９に示すグローバル入出力線２８とＤＱパッド３２_０〜３２_７との間に設けられているＦＩＦＯ３１及び出力回路８は図示していない。
【００３１】
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するように配線スペースに配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップの右端で折り返して配線されている。
このようなレイアウトによれば、グローバル入出力線２８の総配線長を短くかつほぼ同じ長さにすることができるとともに、各バンク３１_０〜３１_３がまとまって配置されているため、バンク間でラインや回路を共有化することができる。さらに、このようなレイアウトによれば、ＭＡ２７からＤＱパッド３２_０〜３２_７までのライン長をほぼ同じくすることができるので、上記スキューを従来の約３ｎｓから約０．５ｎｓに低減することができる。
【００３２】
Ｂ．第２の実施例
次に、この発明の第２の実施例について説明する。
図３は、この発明の第２の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。なお、この例の半導体記憶装置は、その構成自体は図８に示す従来の半導体記憶装置の構成と同様であるので、図３においては、図８の各部に対応する部分には同一の符号を付け、その説明を省略する。
この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、８バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップが左右に２分割され、８個のバンク３１_０〜３１_７を構成するサブバンク３１_０ａ、３１_１ａ、３１_２ａ、３１_３ａ、３１_４ａ、３１_５ａ、３１_６ａ及び３１_７ａが半導体チップの左半分の第１列上部、第１列下部、第２列上部、第２列下部、第３列上部、第３列下部、第４列上部及び第４列下部に順次配置されるとともに、サブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ、３１_３ｂ、３１_４ｂ、３１_５ｂ、３１_６ｂ及び３１_７ｂが半導体チップの右半分の第１列上部、第１列下部、第２列上部、第２列下部、第３列上部、第３列下部、第４列上部及び第４列下部に順次配置されて構成され、８個のＤＱパッド３２_０〜３２_７を有している。
【００３３】
サブバンク３１_０ａ及び３１_２ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。同様に、サブバンク３１_１ａ及び３１_３ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_４ａ及び３１_６ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_５ａ及び３１_７ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。
【００３４】
サブバンク３１_０ｂ及び３１_２ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_１ｂ及び３１_３ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_４ｂ及び３１_６ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_５ｂ及び３１_７ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。なお、図３において、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７、ＭＡ２７_３０〜２７_３７、ＭＡ２７_４０〜２７_４７、ＭＡ２７_５０〜２７_５７、ＭＡ２７_６０〜２７_６７及びＭＡ２７_７０〜２７_７７並びにＤＱパッド３２_０〜３２_７を示す各長方形内に書かれている０から７までの数字は、ＭＡ２７_００〜２７_０７、ＭＡ２７_１０〜２７_１７、ＭＡ２７_２０〜２７_２７、ＭＡ２７_３０〜２７_３７、ＭＡ２７_４０〜２７_４７、ＭＡ２７_５０〜２７_５７、ＭＡ２７_６０〜２７_６７及びＭＡ２７_７０〜２７_７７並びにＤＱパッド３２_０〜３２_７の添え字の一桁目と同じく８ビットＤＱ０〜ＤＱ７の添え字０〜７に対応している（図１４参照）。
【００３５】
また、ＤＱパッド３２_０〜３２_７は左から右に向かって配置されている。各バンクの計８個のＭＡ２７は、図３に示すように、対応するＤＱパッド３２_０〜３２_３から遠い距離に設けられているＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３、ＭＡ２７_３０〜２７_３３、ＭＡ２７_４０〜２７_４３、ＭＡ２７_５０〜２７_５３、ＭＡ２７_６０〜２７_６３及びＭＡ２７_７０〜２７_７３については、ＤＱパッド３２_０〜３２_３の配置順と同様に、左から右に向かって配置されている。一方、対応するＤＱパッド３２_４〜３２_７から近い距離に設けられているＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７、ＭＡ２７_３４〜２７_３７、ＭＡ２７_４４〜２７_４７、ＭＡ２７_５４〜２７_５７、ＭＡ２７_６４〜２７_６７及びＭＡ２７_７４〜２７_７７については、ＤＱパッド３２_４〜３２_７の配置順と対称となるように、右から左に向かって配置されている。
【００３６】
そして、ＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３、ＭＡ２７_３０〜２７_３３、ＭＡ２７_４０〜２７_４３、ＭＡ２７_５０〜２７_５３、ＭＡ２７_６０〜２７_６３及びＭＡ２７_７０〜２７_７３と対応するＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８_０〜２８_３は、配線スペース４２において、対向するＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３、ＭＡ２７_３０〜２７_３３、ＭＡ２７_４０〜２７_４３、ＭＡ２７_５０〜２７_５３、ＭＡ２７_６０〜２７_６３及びＭＡ２７_７０〜２７_７３同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_０〜３２_３とを接続するＬ字状の第２のラインとから構成されている。一方、ＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７、ＭＡ２７_３４〜２７_３７、ＭＡ２７_４４〜２７_４７、ＭＡ２７_５４〜２７_５７、ＭＡ２７_６４〜２７_６７及びＭＡ２７_７４〜２７_７７と対応するＤＱパッド３２_４〜３２_７とを接続するグローバル入出力線２８_４〜２８_７は、対向するＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７、ＭＡ２７_３４〜２７_３７、ＭＡ２７_４４〜２７_４７、ＭＡ２７_５４〜２７_５７、ＭＡ２７_６４〜２７_６７及びＭＡ２７_７４〜２７_７７同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_４〜３２_７とを接続する第２のラインとから構成されている。上記グローバル入出力線２８_４〜２８_７を構成する第２のラインは、上記グローバル入出力線２８_０〜２８_３を構成する第２のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_４〜２８_７を構成する対応する第１のラインとの接続点から半導体チップの略中央部に左右方向に設けられた配線スペース４２を左から右に向かって延伸し配線スペース４２の右側に突出した後下降し、さらに配線スペース４２の略中央部に向かって折り返すように延伸した後、対応するＤＱパッド３２_４〜３２_７に向かって下降している。
【００３７】
図３において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_３を介してＦＩＦＯメモリ３０に転送する。
グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図３に示す配線スペース４２には、ビットレベルでは全部で３２本のラインが配線されている。しかし、グローバル入出力線２８_０〜２８_３とグローバル入出力線２８_４〜２８_７とは、ＤＱパッド３２_０〜３２_３の上部で一部重なる以外は左右方向に隣接して配線されているため、配線スペース４２の面積は上記した第１の従来例の配線スペース（図１１参照）に比べて削減される。ＤＱパッド３２_０〜３２_３の上部では、グローバル入出力線２８は、ビットレベルでは２７本となる。また、グローバル入出力線２８は配線スペース４２の右端で折り返しているために配線スペース４２の右端では３２本のラインが集中することになるが、この部分には他のラインが配線されないため、問題となることはない。なお、図３においては、図９に示すグローバル入出力線２８とＤＱパッド３２_０〜３２_７との間に設けられているＦＩＦＯ３０及び出力回路８は図示していない。
【００３８】
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するように配線スペースに配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップの右端で折り返して配線されている。
このようなレイアウトによれば、上記した第１の従来例をそのまま８バンク構成の半導体記憶装置に適用した場合に予想されるグローバル入出力線２８の総配線長の増加（約６ｍｍから約９ｍｍへ増加）に伴うスキューの増加（約３ｎｓから約４ｎｓ程度への増加）に対して、バンク間によるグローバル入出力線２８の配線長の差が少ないので、スキューを約１．０ｎｓに低減することができる。
【００３９】
Ｃ．第３の実施例
次に、この発明の第３の実施例について説明する。
図４は、この発明の第３の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。なお、この例の半導体記憶装置は、その構成自体は図８に示す従来の半導体記憶装置の構成と同様であるので、図４においては、図８の各部に対応する部分には同一の符号を付け、その説明を省略する。
この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク、１６ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップが左右に２分割され、４個のバンク３１_０〜３１_３を構成するサブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａが半導体チップの第１列の左上部、左下部、右上部及び右下部に配置されるとともに、サブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂが半導体チップの第２列の左上部、左下部、右上部及び右下部に配置され、サブバンク３１_０ｃ、３１_１ｃ、３１_２ｃ及び３１_３ｃが半導体チップの第３列の左上部、左下部、右上部及び右下部に配置され、サブバンク３１_０ｄ、３１_１ｄ、３１_２ｄ及び３１_３ｄが半導体チップの第４列の左上部、左下部、右上部及び右下部に配置されて構成され、１６個のＤＱパッド３２_０〜３２_Ｆを有している。ここで、ＤＱパッド３２の添え字及び後述するＭＡ２７の添え字は、１６進数である。
【００４０】
サブバンク３１_０ａ及び３１_２ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。同様に、サブバンク３１_１ａ及び３１_３ａは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_０ｂ及び３１_２ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_１ｂ及び３１_３ｂは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。
【００４１】
サブバンク３１_０ｃ及び３１_２ｃは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_１ｃ及び３１_３ｃは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_０ｄ及び３１_２ｄは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。サブバンク３１_１ｄ及び３１_３ｄは、各々の記憶容量が１６Ｍビットである２個のＭＣＡ１７と、１個のSubＡ２４と、１個のＸＤＣ２０と、４個のＭＡ２７等から構成されており、また２個のＹＤＣ１９を互いに共有している。なお、図４において、ＭＡ２７_００〜２７_０Ｆ、ＭＡ２７_１０〜２７_１Ｆ、ＭＡ２７_２０〜２７_２Ｆ及びＭＡ２７_３０〜２７_３Ｆ並びにＤＱパッド３２_０〜３２_Ｆを示す各長方形内に書かれている０からＦまでの１６進数の数字は、ＭＡ２７_００〜２７_０Ｆ、ＭＡ２７_１０〜２７_１Ｆ、ＭＡ２７_２０〜２７_２Ｆ及びＭＡ２７_３０〜２７_３Ｆ並びにＤＱパッド３２_０〜３２_Ｆの添え字の一桁目と同じく１６ビットＤＱ０〜ＤＱＦの添え字０〜Ｆに対応している（図１４ではＤＱ０〜ＤＱ１５で表している）。
【００４２】
また、ＤＱパッド３２_０〜３２_Ｆは左から右に向かって配置されている。各バンクの計１６個のＭＡ２７は、図４に示すように、対応するＤＱパッド３２_０〜３２_３及び３２_Ｃ〜３２_Ｆから近い距離に設けられているＭＡ２７_００〜２７_０３、ＭＡ２７_０Ｃ〜２７_０Ｆ、ＭＡ２７_１０〜２７_１３、ＭＡ２７_１Ｃ〜２７_１Ｆ、ＭＡ２７_２０〜２７_２３、ＭＡ２７_２Ｃ〜２７_２Ｆ、ＭＡ２７_３０〜２７_３３及びＭＡ２７_３Ｃ〜２７_３Ｆについては、ＤＱパッド３２_０〜３２_３及びＤＱパッド３２_Ｃ〜３２_Ｆの配置順と対称となるように、右から左に向かって配置されている。一方、対応するＤＱパッド３２_４〜３２_７及び３２_８〜３２_Ｂから遠い距離に設けられているＭＡ２７_０４〜２７_０７、ＭＡ２７_０８〜２７_０Ｂ、ＭＡ２７_１４〜２７_１７、ＭＡ２７_１８〜２７_１Ｂ、ＭＡ２７_２４〜２７_２７、ＭＡ２７_３１〜２７_３Ｂ、ＭＡ２７_３４〜２７_３７及びＭＡ２７_３８〜２７_３Ｂについては、ＤＱパッド３２_４〜３２_７及び３２_８〜３２_Ｂの配置順と同様に、左から右に向かって配置されている。
【００４３】
そして、ＭＡ２７_０４〜２７_０Ｂ、ＭＡ２７_１４〜２７_１Ｂ、ＭＡ２７_２４〜２７_２Ｂ、ＭＡ２７_３４〜２７_３Ｂと対応するＤＱパッド３２_４〜３２_Ｂとを接続するグローバル入出力線２８_４〜２８_Ｂは、配線スペース４３において、対向するＭＡ２７_０４〜２７_０Ｂ、ＭＡ２７_１４〜２７_１Ｂ、ＭＡ２７_２４〜２７_２Ｂ及びＭＡ２７_３４〜２７_３Ｂ同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_４〜３２_Ｂとを接続するＬ字状の第２のラインとから構成されている。
【００４４】
一方、ＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３と対応するＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８_０〜２８_３は、対向するＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_０〜３２_３とを接続する第２のラインとから構成されている。上記グローバル入出力線２８_０〜２８_３を構成する第２のラインは、上記グローバル入出力線２８_４〜２８_７を構成する第２のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_０〜２８_３を構成する対応する第１のラインとの接続点から半導体チップの略中央部に左右方向に設けられた配線スペース４３を右から左に向かって延伸し配線スペース４３の左側に突出した後下降し、さらに配線スペース４３の略中央部に向かって折り返すように延伸した後、対応するＤＱパッド３２_０〜３２_３に向かって下降している。
【００４５】
また、ＭＡ２７_０Ｃ〜２７_０Ｆ、ＭＡ２７_１Ｃ〜２７_１Ｆ、ＭＡ２７_２Ｃ〜２７_２Ｆ及びＭＡ２７_３Ｃ〜２７_３Ｆと対応するＤＱパッド３２_Ｃ〜３２_Ｆとを接続するグローバル入出力線２８_Ｃ〜２８_Ｆは、対向するＭＡ２７_０Ｃ〜２７_０Ｆ、ＭＡ２７_１Ｃ〜２７_１Ｆ、ＭＡ２７_２Ｃ〜２７_２Ｆ及びＭＡ２７_３Ｃ〜２７_３Ｆ同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_Ｃ〜３２_Ｆとを接続する第２のラインとから構成されている。上記グローバル入出力線２８_Ｃ〜２８_Ｆを構成する第２のラインは、上記グローバル入出力線２８_８〜２８_Ｂを構成する第２のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_Ｃ〜２８_Ｆを構成する対応する第１のラインとの接続点から半導体チップの略中央部に左右方向に設けられた配線スペース４３を左から右に向かって延伸し配線スペース４３の右側に突出した後下降し、さらに配線スペース４３の略中央部に向かって折り返すように延伸した後、対応するＤＱパッド３２_Ｃ〜３２_Ｆに向かって下降している。
【００４６】
図４において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_Ｆを介してＦＩＦＯメモリ３０に転送する。
【００４７】
グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図４に示す配線スペース４３には、ビットレベルでは全部で３２本のラインが配線されている。しかし、グローバル入出力線２８_０〜２８_３とグローバル入出力線２８_４〜２８_７とが左右方向に隣接して配線されているとともに、グローバル入出力線２８_８〜２８_Ｂとグローバル入出力線２８_Ｃ〜２８_Ｆとが左右方向に隣接して配線されているため、配線スペース４３でのグローバル入出力線２８のビットレベルの本数は１６本となり、配線スペース４３の面積は増加しない。なお、グローバル入出力線２８は配線スペース４３の両端で折り返しているために配線スペース４３の両端では３２本のラインが集中することになるが、この部分には他のラインが配線されないため、問題となることはない。また、図４においては、グローバル入出力線２８とＤＱパッド３２_０〜３２_Ｆとの間に設けられているＦＩＦＯ３１及び出力回路８は図示していない。
【００４８】
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するように配線スペースに配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップの右端及び左端で折り返して配線されている。
このようなレイアウトによれば、上記した第１の従来例をそのまま配線スペース４３の両側にＤＱパッド３２_０〜３２_Ｆを設ける構成の大容量（１〜２Ｇビット）の半導体記憶装置に適用した場合に予想されるグローバル入出力線２８の総配線長の増加に伴うスキューの増加及び半導体チップの面積増加に対して、グローバル入出力線２８の総配線長が増加しないので、スキューを低減することができる。
【００４９】
Ｄ．第４の実施例
次に、この発明の第４の実施例について説明する。
図５は、この発明の第４の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。なお、この例の半導体記憶装置は、その構成自体は図８に示す従来の半導体記憶装置の構成と同様であるので、図５においては、図１２の各部に対応する部分には同一の符号を付け、その説明を省略する。
この例の半導体記憶装置においては、半導体チップの右端に約２０μｍ程度のグローバル入出力線２８の配線領域５１を設けている。この例の半導体記憶装置は、記憶容量が５１２Ｍビットであり、４バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、半導体チップの上下方向に順次配置された４個のバンク３１_０〜３１_３から構成され、８個のＤＱパッド３２_０〜３２_７を有している。各バンク３１_０〜３１_３を構成するサブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａ並びに３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂは、各々の記憶容量が６４Ｍビットであり、１個のＭＣＡ１７と、１組のＸＤＣ２０及びSubＡ２４と、１個のＹＤＣ１９と、４個のＭＡ２７等から構成されている。
【００５０】
また、ＤＱパッド３２_０〜３２_７は左から右に向かって配置されている。サブバンク３１_０ａ、３１_１ａ、３１_２ａ及び３１_３ａを各々構成し、対応するＤＱパッド３２_０〜３２_３から遠い距離に設けられているＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３は、対応するＭＣＡ１７の下部に、ＤＱパッド３２_０〜３２_３の配置順と同様に、左から右に向かって配置されている。一方、サブバンク３１_０ｂ、３１_１ｂ、３１_２ｂ及び３１_３ｂを各々構成し、対応するＤＱパッド３２_４〜３２_７から近い距離に設けられているＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_１４〜２７_２７及びＭＡ２７_３４〜２７_３７は、対応するＭＣＡ１７の下部に、ＤＱパッド３２_４〜３２_７の配置順と対称となるように、右から左に向かって配置されている。なお、図５においては、図９に示すグローバル入出力線２８とＤＱパッド３２_０〜３２_７との間に設けられているＦＩＦＯ３１及び出力回路８は図示していない。
【００５１】
そして、ＭＡ２７_０１〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３、ＭＡ２７_３０〜２７_３３と対応するＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８_０〜２８_３は、対向するＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３同士を接続する第１のラインと、対応する第１のラインに一端が接続され、半導体チップの略中央に向かって配線され、半導体チップの略中央部に上下方向に設けられた配線スペース４４を略中心部に向かって配線された第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペース４５の図中右側に設けられた対応するＤＱパッド３２_０〜３２_３に他端が接続されるＬ字状の第３のラインとから構成されている。
【００５２】
一方、ＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２４〜２７_２７、ＭＡ２７_３４〜２７_３７と対応するＤＱパッド３２_４〜３２_７とを接続するグローバル入出力線２８_４〜２８_７は、対向するＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７及びＭＡ２７_３４〜２７_３７同士を接続する第１のラインと、各第１のラインと各々に対応するＤＱパッド３２_４〜３２_７とを接続する第２のラインとから構成されている。上記グローバル入出力線２８_４〜２８_７を構成する第２のラインは、上記グローバル入出力線２８_０〜２８_３を構成する第２のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_４〜２８_７を構成する対応する第１のラインとの接続点から半導体チップの右端に向かって延伸し、半導体チップの右に上下方向に設けられた配線領域５１を略中心部に向かって延伸して半導体チップの略中央部に左右方向に設けられた配線スペース４５の図中右側に設けられた対応するＤＱパッド３２_４〜３２_７に接続されている。
【００５３】
図５において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_７を介してＦＩＦＯメモリ３０に転送する。
【００５４】
グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図５に示す半導体チップ中央部の配線スペース４４には、ビットレベルでは全部で１６本のラインが配線されており、図１２に示す第２の従来例に比べて半導体チップ中央部の配線スペース４４の面積が半減する。また、配線領域５１を設けることにより、グローバル入出力線２８_０〜２８_３の総配線長と、グローバル入出力線２８_４〜２８_７の総配線長とをほぼ等しい長さにすることができる。
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するように配線スペース４４及び配線領域５１に配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップの右端に設けられた配線領域５１に迂回して配線されている。
このようなレイアウトによれば、上記総配線長を約１８．５ｍｍに短縮することができる。これにより、上記した第１の実施例で得られる効果と略同様の効果が得られる。
【００５５】
Ｅ．第５の実施例
次に、この発明の第５の実施例について説明する。
図６は、この発明の第５の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。なお、この例の半導体記憶装置は、その構成自体は図８に示す従来の半導体記憶装置の構成と同様である。また、この第５の実施例は、回路配置構造は図５に示す第４の実施例における回路配置構造と同様であり、グローバル入出力線２８の配線位置だけが異なる。図６において、図５の各部に対応する部分には同一の符号を付け、その説明を省略する。図６に示す半導体記憶装置においては、図５に示す配線領域４１を設ける換わりに、グローバル入出力線２８がＭＣＡ１７上に形成されている。通常、ＭＣＡ１７上は、メインワード線の間に電源線を配線するメッシュ電源方式が採用されている。ＭＣＡ１７上に配線される総配線数は、約１,０００本であり、そのうち８割が電源線であり、その２割がメインワード線である。そこで、この例においては、上記８割の電源線のうちの数本に換えてグローバル入出力線２８をＭＣＡ１７上に配線するのである。
【００５６】
図６において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_７を介してＦＩＦＯメモリ３０に転送する。
【００５７】
グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図６に示すＭＣＡ１７には、ビットレベルでは全部で１６本のラインが配線されており、図１２に示す第２の従来例に比べて半導体チップ中央部の配線スペース４４がほとんど不要となる。また、グローバル入出力線２８_０〜２８_３の総配線長と、グローバル入出力線２８_４〜２８_７の総配線長とをほぼ等しい長さにすることができる。
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するようにＭＣＡ１７上に配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップのＭＣＡ１７上に配線されている。
このレイアウトによれば、上記した第４の実施例で得られる効果の他、配線スペース３４を縮小することができるとともに、配線領域４１を設ける必要がないので、半導体チップの面積を削減することができる。
【００５８】
Ｆ．第６の実施例
次に、この発明の第６の実施例について説明する。
図７は、この発明の第６の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。なお、この例の半導体記憶装置は、４バンク、８ビットＤＱ、４ビットプリフェッチ構成である。この例の半導体記憶装置は、図１３に示す第３の従来例の回路配置構造において、グローバル入出力線２８におけるスキューを改善した実施例である。図７において、図１３の各部に対応する部分には同一の符号を付け、その説明を省略する。
図７に示す半導体記憶装置においては、ＤＱパッド３２_０〜３２_７は左から右に向かって配置されている。各バンクの計８個のＭＡ２７は、対応するＤＱパッド３２_０〜３２_３から遠い距離に設けられているＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３については、ＭＣＡ１７の右端又は左端に沿って上から下に向かって配置されている。一方、対応するＤＱパッド３２_０〜３２_３から近い距離に設けられているＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７及びＭＡ２７_３４〜２７_３７については、ＭＣＡ１７の右端又は左端に沿って下から上に向かって配置されている。
【００５９】
そして、ＭＡ２７_０１〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３、ＭＡ２７_３０〜２７_３３と対応するＤＱパッド３２_０〜３２_３とを接続するグローバル入出力線２８_０〜２８_３は、対向するＭＡ２７_００〜２７_０３、ＭＡ２７_１０〜２７_１３、ＭＡ２７_２０〜２７_２３及びＭＡ２７_３０〜２７_３３同士を接続する第１のラインと、対応する第１のライン同士を接続する第２のラインと、対応する第２のラインに一端が接続され、半導体チップの略中央部に左右方向に設けられた配線スペース４６の図中右側に設けられた対応するＤＱパッド３２_０〜３２_３に他端が接続されるＬ字状の第３のラインとから構成されている。
【００６０】
一方、ＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２４〜２７_２７、ＭＡ２７_３４〜２７_３７と対応するＤＱパッド３２_４〜３２_７とを接続するグローバル入出力線２８_４〜２８_７は、対向するＭＡ２７_０４〜２７_０７、ＭＡ２７_１４〜２７_１７、ＭＡ２７_２７〜２７_２７及びＭＡ２７_３４〜２７_３７同士を接続する第１のラインと、対応する第１のライン同士を接続する第２のラインと、各第２のラインと各々に対応するＤＱパッド３２_４〜３２_７とを接続する第３のラインとから構成されている。上記グローバル入出力線２８_４〜２８_７を構成する第３のラインは、上記グローバル入出力線２８_０〜２８_３を構成する第３のラインの長さとほぼ等しい長さとするために、上記グローバル入出力線２８_４〜２８_７を構成する対応する第２のラインとの接続点から半導体チップの略中央部に左右方向に設けられた配線スペース４６を左から右に向かって延伸し配線スペース４６の右側に突出した後下降し、さらに配線スペース４６の略中央部に向かって折り返すように延伸した後、対応するＤＱパッド３２_４〜３２_７に向かって下降している。
【００６１】
図７において、読み出し時には、ＭＣＡ１７の選択されたメモリセルに記憶されているデータは、当該メモリセルから読み出されてセンスアンプ１８で増幅され、ローカル入出力線２３を介してSubＡ２４に転送されて増幅された後、メイン入出力線２５を介してＭＡ２７に転送されて再び増幅され、グローバル入出力線２８を介してＦＩＦＯメモリ３０及び出力回路８を経て対応するＤＱパッド３２に到達する。ここで、各ＭＡ２７は、図９に示すように、プリフェッチビット数と同じく４ビット分の４個のＳＭＡ２７_ａ〜２７_ｄで構成され、４ビットのデータをＳＭＡ２７_ａ〜２７_ｄで各々増幅した後、グローバル入出力線２８を構成するグローバル入出力線２８_０〜２８_７を介してＦＩＦＯメモリ３０に転送する。
【００６２】
グローバル入出力線２８は、各々４ビットのデータを転送するので、グローバル入出力線２８の１本は４本の束線であり、図７に示す配線スペース４６には、ビットレベルでは全部で１６本のラインが配線されている。なお、グローバル入出力線２８_４〜２８_７は配線スペース４６の右端で折り返しているために配線スペース４６の右端では３２本のラインが集中することになるが、この部分には他のラインが配線されないため、問題となることはない。また、図７においては、図９に示すグローバル入出力線２８とＤＱパッド３２_０〜３２_７との間に設けられているＦＩＦＯ３１及び出力回路８は図示していない。
【００６３】
以上説明したように、この例の半導体記憶装置においては、ＪＥＤＥＣの標準規格を満足するように配置された複数個のＤＱパッドに対応する複数個のＭＡのうち、ＤＱパッドの半分の個数に対応する個数のＭＡを半導体チップの左側と右側とにグループ化して分割配置している。そして、ＤＱパッドに遠いグループに属するＭＡは、対応するＤＱパッドの配置順と同じ順序で配置され、ＤＱパッドに近いグループに属するＭＡは、対応するＤＱパッドの配置順と対称となる順序で配置されている。また、ＭＡとＤＱパッドとを接続するグローバル入出力線は、ＭＡのグループごとに配線数が特定の場所に集中することなく分散するように配線スペースに配線されている。さらに、各グローバル入出力線の長さをほぼ等しくするために、ＤＱパッドに近いグループに属するＭＡと接続されるグローバル入出力線は、半導体チップの右端で折り返して配線されている。
このようなレイアウトによれば、ＭＡ２７からＤＱパッド３２_０〜３２_７までのライン長をほぼ同じくすることができるので、上記スキューを低減することができる。したがって、異なるバンクを構成するＭＣＡ１７に記憶されているデータを連続して読み出す場合でも上記した第１〜第３の従来例のような不都合が発生することはない。
【００６４】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の各実施例においては、記憶容量が５１２Ｍビット、バンク数が４個又は８個である例を示したが、これに限定されず、記憶容量は６４Ｍビット、１２８Ｍビット、２５６Ｍビット、１Ｇビット、２Ｇビットなどいくらでも良く、バンク数も２個、１６個、３２個など何個でも良い。
また、上述の各実施例においては、各サブバンクが２個のＭＣＡ１７を有している例を示したが、これに限定されず、各サブバンクは１個、３個、４個又は５個以上のＭＣＡを有していても良い。さらに、上述の各実施例においては、１個のサブバンク当たり４個のＭＡ２７を設ける例を示したが、これに限定されず、ＭＡ４の個数は１個のサブバンク当たり２個、３個、６個、あるいは８個でも良い。
【００６５】
また、上述の各実施例においては、ＤＱパッドの個数は８個又は１６個である例を示したが、これに限定されず、ＤＱパッドの個数は４個、１２個、３２個など何個でも良い。さらに、ＤＱパッドの位置についても、半導体記憶装置の規格に適合するのであれば、図１、図３、図５〜図７に示すように、各図に示す配線スペースの右半分側に限らず、各図に示す配線スペースの左半分側、上半分側、あるいは下半分側でも良い。
また、上述の各実施例においては、この発明をＤＤＲ動作可能な同期型ＤＲＡＭに適用する例を示したが、これに限定されず、この発明は、同期型でないＤＲＡＭやラムバスＤＲＡＭにも適用することができる。
【００６６】
【発明の効果】
以上説明したように、この発明の構成によれば、複数のサブバンクが複数のグループに分割されるとともに、複数のデータ入出力用パッドが複数のグループに対応して分割され、対応する複数のデータ入出力用パッドから遠い距離に設けられたグループに属する複数のメインアンプが対応するグループに属する複数のデータ入出力用パッドの配置順と同じ順序で配置され、対応する複数のデータ入出力用パッドから近い距離に設けられたグループに属する複数のメインアンプが対応するグループに属する複数のデータ入出力用パッドの配置順と対称となる順序で配置され、複数本のグローバル入出力線は、グループごとに配線数が特定の場所に集中することなく分散するように配線スペースに配線されているので、ＤＱパッドの位置に制約されることなく、データ転送におけるスキューを低減することができるので、動作周波数を高速化することができる。また、グローバル入出力線の本数を削減することができるので、半導体チップの面積を削減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図２】図１の部分拡大図である。
【図３】この発明の第２の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図４】この発明の第３の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図５】この発明の第４の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図６】この発明の第５の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図７】この発明の第６の実施例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図８】従来の半導体記憶装置の構成例を示すブロック図である。
【図９】同装置を構成するＭＡ２７及びＦＩＦＯメモリ３０の構成の一例を示す回路図である。
【図１０】第１の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図１１】図１０の部分拡大図である。
【図１２】第２の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図１３】第３の従来例である半導体記憶装置の回路配置構造を示す要部レイアウト図である。
【図１４】従来の半導体記憶装置のピン配置の一例を示す図である。
【図１５】従来の半導体記憶装置の動作の一部を説明するためのタイミング・チャートである。
【符号の説明】
１７ＭＣＡ
２７，２７_００〜２７_０Ｆ，２７_１０〜２７_１Ｆ，２７_２０〜２７_２Ｆ，２７_３０〜２７_３Ｆ，２７_４０〜２７_４７，２７_５０〜２７_５７，２７_６０〜２７_６７，２７_７０〜２７_７７ＭＡ
２８，２８_０〜２８_７グローバル入出力線
３１，３１_０〜３１_３バンク
３１_０ａ，３１_０ｂ，３１_０ｃ，３１_０ｄ，３１_１ａ，３１_１ｂ，３１_１ｃ，３１_１ｄ，３１_２ａ，３１_２ｂ，３１_２ｃ，３１_２ｄ，３１_３ａ，３１_３ｂ，３１_３ｃ，３１_３ｄ，３１_４ａ，３１_４ｂ，３１_５ａ，３１_５ｂ，３１_６ａ，３１_６ｂ，３１_７ａ，３１_７ｂサブバンク
３２_０〜３２_ＦＤＱパッド
４１〜４３，４６配線スペース
４４配線スペース（第２の配線スペース）
４５配線スペース（第１の配線スペース）
５１配線領域

Claims

少なくとも１個のメモリセルアレイと、前記メモリセルアレイ近傍に設けられ、前記メモリセルアレイから読み出されたデータを増幅する複数のメインアンプとを有する複数のサブバンクと、前記複数のサブバンクの間に設けられた配線スペースに列状に配置された複数のデータ入出力用パッドと、前記複数のメインアンプと前記複数のデータ入出力用パッドとの間のデータ入出力を行う複数本のグローバル入出力線とを備える半導体記憶装置であって、
前記複数のサブバンクが複数のグループに分割されると共に、前記複数のデータ入出力用パッドが前記複数のグループに対応して分割され、
前記データ入出力用パッドの列又はその延長方向の距離において、対応する前記複数のデータ入出力用パッドから相対的に遠い距離に設けられた遠距離の前記グループに属する前記サブバンクが有する前記複数のメインアンプは、対応する前記グループに属する前記複数のデータ入出力用パッドの配置順と同じ順序で配置される一方、
前記データ入出力用パッドの列又はその延長方向の距離において、対応する前記複数のデータ入出力用パッドから相対的に近い距離に設けられた近距離の前記グループに属する前記サブバンクが有する前記複数のメインアンプは、対応する前記グループに属する前記複数のデータ入出力用パッドの配置順と対称となる順序で配置されていることを特徴とする半導体記憶装置。
前記複数のメインアンプに対応して前記配線スペースに配置された前記グローバル入出力線のうち、前記近距離の前記グループに属する前記複数のメインアンプに対応する前記グローバル入出力線は、前記遠距離の前記グループに属する前記複数のメインアンプに対応する前記グローバル入出力線よりも折り曲げ回数が多いことを特徴とする請求項１記載の半導体記憶装置。
前記近距離の前記グループに属する前記メインアンプに対応する前記グローバル入出力線は１回折り曲げられ、前記遠距離の前記グループに属する前記メインアンプに対応する前記グローバル入出力線は３回折り曲げられていることを特徴とする請求項２記載の半導体記憶装置。
前記グローバル入出力線が、同一の前記グループに属する前記複数のメインアンプのうち、対応する前記メインアンプ同士を接続する第１のグローバル入出力線と、前記第１のグローバル入出力線と対応する前記データ入出力用パッドとの間のデータ入出力を行う第２のグローバル入出力線からなり、前記第２のグローバル入出力線が前記折り曲げを有することを特徴とする請求項２又は３記載の半導体記憶装置。
前記グローバル入出力線が、同一の前記グループに属する前記複数のメインアンプのうち、対応する前記メインアンプ同士を接続する第１のグローバル入出力線と、対応する前記第１のグローバル入出力線同士を接続する第２のグローバル入出力線と、前記第２のグローバル入出力線と前記データ入出力用パッドとの間のデータ入出力を行う第３のグローバル入出力線からなり、前記第３のグローバル入出力線が前記折り曲げを有することを特徴とする請求項２又は３記載の半導体記憶装置。
前記グローバル入出力線のうち、前記近距離の前記グループに属する前記メインアンプに対応する前記第２のグローバル入出力線と、前記遠距離の前記グループに属する前記メインアンプに対応する前記第２のグローバル入出力線とは、１対１の対応関係をなして、夫々の一部が、共通の直線上に配設されていることを特徴とする請求項４記載の半導体記憶装置。
前記近距離の前記グループ属する前記メインアンプに対応する前記グローバル入出力線は、前記配線スペースの端部で折り曲げられていることを特徴とする請求項２乃至６のうちの何れか一に記載の半導体記憶装置。
異なる前記グループに属する前記メインアンプに対応する前記折り曲げられたグローバル入出力線同士は、夫々重なることなく配置されていることを特徴とする請求項２乃至７のうちの何れか一に記載の半導体記憶装置。