KR100605603B1 - 데이터라인의 스큐를 줄인 반도체 메모리 소자 - Google Patents
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Abstract
Description
Claims (6)
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- 메모리셀로부터 출력된 데이터를 증폭하기 위한 복수의 읽기감지증폭수단;상기 읽기감지증폭수단의 출력 데이터를 소정시간 지연시키기 위한 복수의 읽기지연제어수단;상기 읽기지연제어수단의 출력 데이터를 읽기스트로빙신호에 응답하여 외부 데이터로 출력하기 위한 복수의 읽기래치;쓰기스트로빙신호에 응답하여 외부데이터를 감지 및 증폭하여 출력하기 위한 복수의 쓰기감지증폭수단;상기 쓰기감지증폭수단의 출력데이터를 소정시간 지연시키기 위한 복수의 쓰기지연제어수단;상기 쓰기지연제어수단의 출력데이터를 쓰기구동신호에 응답하여 메모리셀에 데이터를 입력하기 위한 복수의 쓰기드라이버수단; 및상기 읽기래치와 읽기지연제어수단 사이에 연결되며, 상기 쓰기감지증폭수단 과 쓰기지연제어수단 사이에 공통으로 연결되어 데이터를 전달하기 위한 복수의 데이터버스를 구비하는 반도체메모리소자.
- 제2항에 있어서,상기 읽기지연소자는,상기 읽기감지증폭수단의 출력데이터를 지연시키기 위한 제1 지연소자; 및제1 제어신호에 응답하여 상기 지연소자의 출력신호를 출력시키기 위한 출력제어부를 구비하는 것을 특징으로 하는 반도체메모리소자.
- 제2항 또는 제3항에 있어서,상기 쓰기지연소자는,제2 제어신호에 응답하여 데이터버스의 데이터를 전달하기 위한 입력제어부; 및상기 입력제어부의 출력 데이터를 일정시간 지연시키기 위한 제2 지연소자를 구비하는 것을 특징으로 하는 반도체메모리소자.
- 제4항에 있어서,상기 출력제어부는,상기 제1제어신호를 입력으로 갖는 제1낸드게이트와, 상기 제1 낸드게이트 및 제1 지연소자의 출력신호를 각각의 입력으로 하여 전원전압과 출력노드 사이에 직렬로 배치되는 제1 및 제2PMOS트랜지스터와, 상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제1인버터와, 상기 제1 지연소자 및 제1 인버터의 출력신호를 각각의 입력으로 하여 출력노드와 접지전압 사이에 직렬 배치된 제1 및 제2 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자.
- 제5항에 있어서,상기 입력제어부는,데이터버스와, 제2제어신호를 입력으로 갖는 제2 낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시키기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.
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