JPH10241363A - 同期型ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ中央部に、入出力端子が配置されてい
るＳＤＲＡＭにおいて、高速動作を可能とするＳＤＲＡ
Ｍを提供する。 【解決手段】 外部クロック入力パッド１１２に与えら
れる外部クロック信号ｅｘｔ．ＣＬＫは、独立した２つ
の入力初段回路２００および２０２を介して独立した２
つの内部クロック発生回路１０２および２０４に伝達さ
れる。ロウ系回路および列系回路等の動作を制御する内
部クロック信号ｉｎｔ．ＣＬＫ１は、第１のクロック発
生回路１０２により供給され、出力バッファ回路１１８
を制御する内部クロック信号ｉｎｔ．ＣＬＫ２は、第２
のクロック発生回路２０４から供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部クロック信
号に同期して動作する同期型ダイナミック型半導体記憶
装置に関し、特に、外部クロック信号に応じて、データ
読出動作を制御する同期型ダイナミック型半導体記憶装
置の構成に関する。

【０００２】

【従来の技術】図１７は、従来のＬＯＣ（リード・オン
・チップ）構造に適したパッド配置を有する半導体記憶
装置のチップレイアウトを概略的に示す図である。図１
７において、半導体記憶装置チップ１の第２の方向（以
下、単に短辺方向と称す）の中央領域ＣＲに、第１の方
向（以下、単に長辺方向と称す）に沿ってパッドＰＤが
整列して配置される。この半導体記憶装置チップ１の中
央領域ＣＲの両側に、メモリセルアレイを含むメモリセ
ルプレーンＭ♯０〜Ｍ♯３が配置される。パッドＰＤ
は、この半導体記憶装置チップ１上にわたって中央部に
まで延在するリードフレームＦＲと、中央領域ＣＲ近傍
でボンディングワイヤにより接続される。

【０００３】すなわち、ＬＯＣ構造においては、パッケ
ージの外部端子と接続されているリードフレームが、チ
ップの上面に載る構造となる。従来は、リードフレーム
の上部にチップが載る構造であるため、リードフレーム
端のボンディング部分からチップ周辺部にあるボンディ
ングパッド部に、金線でボンディングせざるを得ず、収
容するチップサイズに上限があった。

【０００４】ＬＯＣ構造では、リードフレームをチップ
上に覆いかぶさるようにチップ中央部まで延長し、そこ
からボンディングできるので、チップ上のボンディング
パッドの位置を従来のチップ周辺部からチップの中央部
に移すことが可能である。このため、収容できるチップ
サイズを大きくしたり、パッケージ端子の自己インダク
タンスや静電容量を小さくすることが可能である。さら
には、チップのボンディングパッドからバッファ回路ま
でのアルミ引出し線を短くできるので、この部分の配線
遅延を短くすることも可能である。さらには後述するよ
うに、ボンディングパッドと周辺回路の両者をチップの
真ん中に十字形に配置することが可能で、周辺回路内の
回路ブロック間の平均的な配線長を最も短くすることが
でき、高速設計を行なうことが容易となる。

【０００５】すなわち、図１７に示したように、半導体
記憶装置チップ１は、ボンディングパッドと周辺回路
を、メモリセルプレーンＭ♯０〜Ｍ♯３を配置した後の
空き領域であるチップ中央部の十字領域に配置した構成
となっている。このような構成は、以下に説明するよう
に周辺回路の配線遅延を減らすために有効である。

【０００６】周辺回路内の遅延を減らすために回路の配
置および配線の配置において留意すべきことは、ボンデ
ィングパッドと入出力パッドを近接配置すること、関連
回路を集中・近接配置して速度を支配する信号経路（ク
リティカル・パス）の配線をできるだけ局所化するこ
と、クリティカル・パスでない信号はできるだけグロー
バル配線に回すこと、それでもグローバル配線がクリテ
ィカル・パスになる場合は、その長さができるだけ短く
なるように周辺回路全体の配置を行なうこと、などであ
る。

【０００７】行と列のいずれの方向から見ても、上述し
たようなこれらの条件をすべて満足させる場合には、ボ
ンディングパッドと周辺回路を行の中心と列の中心に配
置する、すなわちそれらをチップの中心部に十字形に配
置・配線するのが望ましい。

【０００８】図１８は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌ
ｅｃｔｒｏｎ ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ）の基準により標準化された、２５６
ＭＤＲＡＭのパッケージのピン配置を示す模式図であ
る。

【０００９】図１８に示したピン配置の標準において
は、アクセス時間の高速化を目的として、パッケージの
ピン配置においては、クロック信号、コントロール信号
（たとえば、ｅｘｔ．／ＲＡＳ，ｅｘｔ．／ＣＡＳな
ど）、アドレス信号用のピンを、パッケージの両端部側
に配置されたデータ入出力用のＤＱピンの内側に配置す
る構成となっている。

【００１０】この構成においては、外部クロック信号
（ｅｘｔ．ＣＬＫ）ピンは、パッケージの中心位置、す
なわち、同期型ダイナミック型半導体記憶装置のチップ
中心よりもずれた位置に存在する（ピン番号５０番また
は５１番）。

【００１１】このように、外部クロック信号入力ピンが
チップ中心部よりもずれた位置に存在することは、以下
に説明するように、同期型ダイナミック型半導体記憶装
置のデータ出力動作において、信号のスキューの発生等
の問題をもたらし、このことが動作速度の向上を阻害す
る要因となる。

【００１２】以下では、従来の同期型ダイナミック型半
導体記憶装置の動作について簡単に説明する。

【００１３】一般に、主記憶として用いられるダイナミ
ック型ランダムアクセスメモリ（以下、ＤＲＡＭと呼
ぶ。）は高速化されてはいるものの、その動作速度はマ
イクロプロセッサ（以下、ＭＰＵと呼ぶ。）の動作速度
に追随することはできない。このために、ＤＲＡＭのア
クセスタイムおよびサイクルタイムがボトルネックとな
りシステム全体の性能が低下するという問題点が従来存
在した。近年、高速ＭＰＵのための主記憶としてクロッ
ク信号に同期して動作する同期型ＤＲＡＭ（同期型ダイ
ナミック型ランダムアクセスメモリ：以下、適宜ＳＤＲ
ＡＭと呼ぶ。）がシステムに用いられるようになってい
る。

【００１４】ＳＤＲＡＭにおいては、高速でアクセスす
るために、システムクロック信号（外部クロック信号）
に同期して、連続した、たとえば１つのデータ入出力端
子当り８ビットの連続ビットにアクセスする仕様が存在
する。この連続アクセスの仕様を満たす標準的なタイミ
ングチャートを図１９に示す。図１９においては、デー
タ入出力端子ＤＱ０ないしＤＱ７の８ビット（１バイ
ト）のデータ入力および出力が可能なＳＤＲＡＭにおい
て、連続して８ビットのデータを読出す動作を示してい
る。すなわち、８ビット×８＝６４ビットのデータを連
続して書込むことが可能である。

【００１５】連続して、読出あるいは書込が行なわれる
データのビット数はバースト長ＢＬと呼ばれ、ＳＤＲＡ
Ｍにおいては、モードレジスタによって変更することが
可能である。

【００１６】図１９に示すように、ＳＤＲＡＭにおいて
は、たとえば外部からのクロック信号ＣＬＫの立上がり
エッジで外部からの制御信号、すなわちロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、アドレス信号Ａｄｄとが取込まれる。

【００１７】アドレス信号Ａｄｄは、時分割的に多重化
された行アドレス信号Ｘａと列アドレス信号Ｙｂを含
む。

【００１８】サイクル１におけるクロック信号ＣＬＫの
立上がりのエッジにおいて、外部ロウアドレスストロー
ブ信号ｅｘｔ．／ＲＡＳが活性状態の“Ｌ”レベル、外
部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳおよ
び外部ライトイネーブル信号ｅｘｔ．／ＷＥが“Ｈ”レ
ベルであれば、そのときのアドレス信号Ａｄｄが行アド
レス信号のＸａとして取込まれる。

【００１９】次いで、サイクル４におけるクロック信号
ＣＬＫの立上がりのエッジにおいて、外部コラムアドレ
スストローブ信号ｅｘｔ．／ＣＡＳが活性状態である
“Ｌ”レベルにあれば、そのときのアドレス信号Ａｄｄ
が列アドレス信号Ｙｂとして取込まれる。この取込まれ
た行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従っ
て、ＳＤＲＡＭ内において行および列の選択動作が実施
される。外部ロウアドレスストローブ信号ｅｘｔ．／Ｒ
ＡＳが“Ｌ”レベルに立下がってから、所定のクロック
期間（図１９においては６クロックサイクル）が経過し
た後、データ入出力端子ＤＱから出力される８ビットデ
ータのうちの最初のデータｂ０が出力される。

【００２０】以後、クロック信号ＣＬＫの立上がりに応
答して、データｂ１〜ｂ７が出力される。

【００２１】図２０は、ＳＤＲＡＭにおいて、１つのデ
ータ入出力端子ＤＱ当り連続して８ビットのデータを書
込む動作を行なう場合の外部信号の状態を示すタイミン
グチャートである。

【００２２】書込動作においては、行アドレス信号Ｘａ
の取込はデータ読出時と同様である。すなわち、サイク
ル１におけるクロック信号ＣＬＫの立上がりエッジにお
いて信号ｅｘｔ．／ＲＡＳが活性状態の“Ｌ”レベル、
信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．ＷＥが“Ｈ”レベ
ルであれば、そのときのアドレス信号Ａｄｄが行アドレ
ス信号Ｘａとして取込まれる。

【００２３】サイクル４におけるクロック信号ＣＬＫの
立上がりのエッジにおいて、信号ｅｘｔ．／ＣＡＳおよ
びｅｘｔ．／ＷＥがともに活性状態の“Ｌ”レベルであ
れば、列アドレス信号Ｙｂが取込まれるとともに、その
ときにデータ入出力端子ＤＱに与えられていたデータｂ
０が、連続して書込まれた８ビットのデータのうち最初
の書込データとして取込まれる。

【００２４】この信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．
／ＣＡＳの立上がりエッジに応答してＳＤＲＡＭ内にお
いて行および列選択動作が実行される。以後は、クロッ
ク信号ＣＬＫに同期して、順次入力データｂ１〜ｂ７が
取込まれ、順次対応するメモリセルにこの入力データが
書込まれていく。

【００２５】上述のように、ＳＤＲＡＭにおいては、従
来のＤＲＡＭにおけるロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳおよびコラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳという外部制御信号に同期してアドレス信
号および入力データなどを取込んで動作させる方式と異
なり、外部から与えられるシステムクロックであるクロ
ック信号ＣＬＫの立上がりエッジで、アドレスストロー
ブ信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、アドレス
信号および入力データなどの外部信号の取込が行なわれ
る。

【００２６】このように、ＳＤＲＡＭは、外部からのク
ロック信号に同期して、制御信号およびデータ信号を取
込む同期動作を行なうので、アドレス信号のスキュー
（タイミングのずれ）によるデータ入出力時間に対する
マージンを確保する必要がない。したがって、サイクル
タイムを短縮することができるという利点を有する。こ
のように、クロック信号に同期して連続データの書込お
よび読出を実行することができるため、連続したアドレ
スに対して連続アクセスを行なう場合のアクセスタイム
の短縮が可能となる。

【００２７】図２１は、従来のＳＤＲＡＭ４０００の構
成の一部を示す概略ブロック図である。

【００２８】図２１においては、図１７において示した
複数のパッドＰＤのうち、チップの短辺近傍にそれぞれ
存在する２つのデータ入出力端子ＤＱと、外部クロック
信号ｅｘｔ．ＣＬＫが入力される外部クロック入力端子
の３つの入出力端子のみを示し、他の入出力端子、たと
えば、アドレス信号入力端子等は図示省略している。

【００２９】従来のＳＤＲＡＭ４０００は、４つのメモ
リセルプレーンＭ♯０〜Ｍ♯３に分割されたメモリセル
アレイと、各メモリセルプレーンごとに設けられ、外部
から与えられる行アドレス信号Ｘａに応じて、対応する
行の選択を行なう行デコーダ１０６と、各メモリセルプ
レーンごとに設けられ、外部から与えられる列アドレス
信号Ｙｂに応じて、対応する列の選択を行なう列デコー
ダ１０８と、外部から与えられる制御信号、チップセレ
クト信号ｅｘｔ．／ＣＳ、クロックイネーブル信号ｅｘ
ｔ．ＣＫＥ、ロウアドレスストローブ信号ｅｘｔ．／Ｒ
ＡＳ、コラムアドレスストローブ信号ｅｘｔ．／ＣＡ
Ｓ、ライトイネーブル信号ｅｘｔ．／ＷＥ等を受けて、
内部回路の読出動作および書込動作を制御する制御回路
１００と、外部クロック入力パッド１１２を介して与え
られる外部クロック信号ｅｘｔ．／ＣＬＫを受ける初段
の入力バッファ回路１０４と、初段入力バッファ回路１
０４の出力を、配線１１６を介して受け、内部クロック
信号を発生するクロック発生回路１０２と、外部から選
択されたメモリセルから読出され、入出力回路１１０を
介して出力される読出データを受け、クロック発生回路
１０２からの内部クロック信号に同期して、読出データ
を出力する出力バッファ１１８と、出力バッファ１１８
の出力を受けて、読出データを出力するデータ入出力パ
ッド１１４とを含む。

【００３０】以下では、便宜上チップ左側に存在するデ
ータ入出力パッドを特にＤＱＬで、チップ右側に存在す
るデータ入出力パッドをＤＱＲで表わすことにする。

【００３１】ここで、上記制御信号のうち、信号ｅｘ
ｔ．／ＣＫＥは、それが活性状態（“Ｌ”レベル）であ
る期間は、セルフリフレッシュモードであることを指定
するための信号であり、信号ｅｘｔ．／ＣＳは、それが
活性状態（“Ｌ”レベル）であるときに、制御信号を読
取むことを指示する信号であり、ｅｘｔ．／ＲＡＳは、
それが活性状態（“Ｌ”レベル）のときに、行系の回路
の動作を活性状態とすることを指示するための信号であ
り、信号ｅｘｔ．／ＣＡＳは、それが活性状態（“Ｌ”
レベル）であるときに、列系の回路の動作を活性とする
ことを指示するための信号であり、信号ｅｘｔ．／ＷＥ
は、それが活性状態となることで、データ書込モードの
開始を指定するための信号である。

【００３２】ただし、上述したような各制御信号の機能
は、原則的なものであって、それらの特殊な組合せによ
っては、後に説明するように、制御回路１００に対し
て、一定の動作モードの開始または終了を指示すること
になる。

【００３３】一般的には、信号の入出力を行なうパッド
近傍に入力初段バッファ回路を設置し、その出力をチッ
プ中央付近に存在するマスタ制御回路群に入力して、こ
のマスタ制御回路群がチップ全体を制御する信号を発生
する。このような構成は、内部クロック発生回路１０２
に対しても一般に用いられており、外部クロック入力パ
ッド１１２近傍にある入力初段回路１０４は、外部から
与えられる外部クロック信号を外部レベル（たとえば、
フルスイングで５Ｖ）から、チップ内部レベル（たとえ
ば、フルスイングで３．３Ｖ）にレベル変換した後、マ
スタ制御回路群内にあるクロック発生回路１０２に対し
て、外部クロック信号を伝達する。

【００３４】クロック発生回路１０２は、クロック信号
のパルス幅の調整とともに、チップ内部に使用目的に応
じた内部クロック信号を供給する。この内部クロック信
号が供給される相手側の回路としては、大まかに分類す
ると、ロウ系回路、コラム系回路、データ出力系回路等
が存在する。

【００３５】すなわち、ＳＤＲＡＭ等の外部クロック同
期型メモリにおいては、外部クロック信号に同期しつ
つ、行選択動作、列選択動作、データ読出動作、データ
出力動作等が行なわれることになるが、このうち、デー
タ出力系回路に供給される内部クロック信号を、データ
出力パッド１１４に対するデータ出力バッファ回路１１
８に対して、いかに短い遅延時間で到達させるかがチッ
プ性能に大きく関係している。

【００３６】つまり、このデータ出力バッファに対する
内部クロック信号供給の高速化は、チップのアクセス時
間等の性能向上のための重要なポイントとなる。

【００３７】

【発明が解決しようとする課題】図２１に示すように、
従来のＳＤＲＡＭ４０００においては、外部クロック信
号入力パッド１１２から、一旦チップ中央付近まで、こ
の外部クロック信号が伝達された後、クロック発生回路
１０２が、データ出力バッファに対する内部クロック信
号と他のロウ系またはコラム系回路に対して供給する内
部クロック信号とを同時に発生する構成となっている。

【００３８】したがって、データ出力バッファに対して
与える内部クロック信号を高速化するためには、入力初
段バッファ回路１０４を構成するトランジスタの電流駆
動能力を大きくする必要がある。このことは、言い換え
ると、入力初段バッファ回路１０４を構成するトランジ
スタサイズ（ゲート幅）を大きくする必要があることを
意味する。

【００３９】しかしながら、入力初段バッファ回路１０
４は、他の内部クロック信号についても共有される構成
となっているため、ＳＤＲＡＭ４０００が動作中は、常
にこの入力初段バッファ回路１０４は大電流を消費する
ことになる。

【００４０】図２２は、外部クロック信号入力パッド１
１２および入力初段バッファ回路１０４ならびにクロッ
ク発生回路１０２のみを構成部分を抽出して示した概略
ブロック図である。

【００４１】図１８に示したようなピン配置の標準に対
応して、チップ内にパッドを配置した場合、外部クロッ
ク信号入力パッド１１２の近傍に設けられている入力初
段バッファ回路１０４から、チップ中央部に設けられて
いるクロック発生回路１０２とを接続する配線１１６の
配線長ｌは、１〜２ｍｍに達する場合がある。

【００４２】したがって、上述したとおり、入力初段バ
ッファ回路１０４は、この比較的長い配線１１６を駆動
するだけの電流駆動能力が必要となる。

【００４３】図２３は、初段入力バッファ回路１０４お
よび内部クロック発生回路１０２の構成を示す概略ブロ
ック図である。

【００４４】図２３に示すように、入力初段回路１０４
は、差動増幅回路１０４２と、ドライバ回路１０４４と
を含む。

【００４５】差動増幅回路１０４２は、一方の入力端
に、基準電位Ｖｒｅｆを受け、他の入力端に、外部クロ
ック入力パッド１１２からの外部クロック信号の電位レ
ベルを受ける構成となっている。また、差動増幅回路１
０４２は、電源パワーオフ時に活性状態（“Ｌ”レベ
ル）となるパワーダウンモード活性化信号／ＰＤＥによ
り制御される構成となっている。

【００４６】すなわち、ＳＤＲＡＭ４０００に対して、
電源供給が開始され、パワーダウンモード活性化信号／
ＰＤＥが不活性状態（“Ｈ”レベル）となった場合にの
み、差動増幅回路１０４２は動作する。

【００４７】ドライバ回路１０４４は、差動増幅回路１
０４２の出力を受けて、配線１１６の電位レベルおよ
び、クロック発生回路１０２中の、パッドＤＱＬに対す
るデータ出力バッファへの内部クロック信号を供給する
ドライバ回路１０２２と、パッドＤＱＲに対するデータ
出力バッファへの内部クロック信号を供給するドライバ
回路１０４４と、他のロウ系あるいはコラム系の回路へ
の内部クロック信号を発生するドライバ回路１０２６と
を同時に駆動する必要がある。

【００４８】すなわち、入力初段バッファ回路１０４
は、データ出力バッファへの内部クロックおよび他の内
部回路への内部クロックを発生するすべての回路に対し
て共通に外部クロック信号を伝達することが可能な程度
に、この入力初段回路１０４を構成するトランジスタの
トランジスタサイズを大きくする必要がある。入力初段
バッファ回路は、図２３に示すとおり差動アンプ型の構
成を有するため、常に貫通電流が流れ、このため、スタ
ンバイ状態においても、この入力初段バッファ回路にお
いて大電流が消費され、ＳＤＲＡＭ４０００のスタンバ
イ電流の増大を招いてしまうという問題点があった。

【００４９】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、同期型ダイ
ナミック型半導体記憶装置においては、データ出力のタ
イミングを規定する内部クロック信号を高速にデータ出
力バッファに対して伝達することが可能な同期型ダイナ
ミック型半導体記憶装置を提供することである。

【００５０】この発明の他の目的は、スタンバイ状態に
おいて、消費電力の低減を図ることが可能な同期型ダイ
ナミック型半導体記憶装置を提供することである。

【００５１】

【課題を解決するための手段】請求項１記載の同期型ダ
イナミック型半導体記憶装置は、一連のパルス列からな
る外部クロック信号に同期して、制御信号およびアドレ
ス信号を含む複数の外部信号を取込み、かつ、記憶デー
タを出力する長方形形状の同期型ダイナミック型半導体
記憶装置であって、行列状に配置される複数のメモリセ
ルを有するメモリセルアレイと、外部クロック信号を受
けて、内部クロック信号を出力する第１のクロック発生
手段と、内部クロック信号および外部信号に応じて、同
期型ダイナミック型半導体記憶装置のデータ出力動作を
制御する制御手段と、複数の外部信号を受け、または記
憶データを出力し、長方形形状の第１の辺方向に沿って
配置される複数の入出力端子とを備え、複数の入出力端
子は、外部クロック信号を受ける外部クロック入力端子
と、外部クロック入力端子および制御手段を挟むように
配置される第１および第２のデータ入出力端子とを含
み、制御手段により制御され、第１のクロック発生手段
からの内部クロック信号に同期して外部からの行アドレ
ス信号に応じてメモリセルアレイの対応する行を選択す
る行選択手段と、制御手段により制御され、第１のクロ
ック発生手段からの内部クロック信号に同期して列アド
レス信号に応じてメモリセルアレイの対応する複数の列
を選択し、選択された行および列に対応する複数のメモ
リセルの記憶データを読出す列選択手段と、外部クロッ
ク入力端子からの外部クロック信号を受けて、内部クロ
ック信号を出力する第２のクロック発生手段と、列選択
手段からの対応する記憶データを受けて、第２のクロッ
ク発生手段から直接受ける前記内部クロック信号に同期
して、対応する第１および第２のデータ入出力端子に記
憶データをそれぞれ出力する第１および第２のデータ出
力手段とをさらに備える。

【００５２】請求項２記載の同期型ダイナミック型半導
体記憶装置は、請求項１記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、外部クロック入力端子に
対応して設けられ、第１のクロック発生手段に外部クロ
ック信号をバッファ処理して伝達する第１のクロック入
力バッファ手段と、外部クロック入力端子に対応して設
けられ、第２のクロック発生手段に外部クロック信号を
バッファ処理して伝達する、第１のクロック入力バッフ
ァ手段よりも電流駆動能力の大きな第２のクロック入力
バッファ手段とをさらに備える。

【００５３】請求項３記載の同期型ダイナミック型半導
体記憶装置は、請求項１記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、外部クロック入力端子に
対応して設けられ、第１のクロック発生手段に外部クロ
ック信号をバッファ処理して伝達する第１のクロック入
力バッファ手段と、制御手段と前記第２のクロック発生
手段間の距離に比較して第２のクロック発生手段に、よ
り近接して配置され、外部クロック入力端子に与えられ
る前記外部クロック信号を、第２のクロック発生手段に
バッファ処理して伝達する第２のクロック入力バッファ
手段とをさらに備える。

【００５４】請求項４記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成において、制御手段は、外部信号に
応じて、データ読出モードが指定されている期間は、第
２のクロック入力バッファ手段を活性状態とする。

【００５５】請求項５記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成において、制御手段は、外部信号に
応じて、セルフリフレッシュモードが指定されている期
間中は、第１のクロック入力バッファ手段を非活性状態
とする。

【００５６】請求項６記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第２のクロック発生手段
から第２のデータ出力手段に向かって配置され、第２の
データ出力手段に、第２のクロック発生手段からの内部
クロック信号を伝達する第１の配線と、第２のクロック
発生手段から第１のデータ出力手段に向かって設置さ
れ、第１のデータ出力手段に、第２のクロック発生手段
からの内部クロック信号を伝達する第２の配線と、外部
クロック入力端子から第１のクロック発生手段に向かっ
て配置され、第１のクロック発生手段に外部クロック信
号を伝達する第３の配線とをさらに備え、第１および第
２の配線幅は、第３の配線の配線幅の１．５倍以上であ
る。

【００５７】請求項７記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第２のクロック発生手段
から第２のデータ出力手段に向かって接地され、第２の
データ出力手段に、第２のクロック発生手段からの内部
クロック信号を伝達する第１の配線と、第２のクロック
発生手段から第１のデータ出力手段に向かって配置さ
れ、第１のデータ出力手段に、第２のクロック発生手段
からの内部クロック信号を伝達する第２の配線と、外部
クロック入力端子から第１のクロック発生手段に向かっ
て配置され、第１のクロック発生手段に外部クロック信
号を伝達する第３の配線と、制御手段と行選択手段およ
び列選択手段とを接続する第４の配線とをさらに備え、
第１および第２の配線と隣接する第４の配線との間の間
隔は、第３の配線と隣接する第４の配線との間の間隔の
１．５倍以上である。

【００５８】請求項８記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第２のクロック入力バッ
ファ手段および第２のクロック発生手段は、前記制御手
段よりも、第２のグループの入力端子側に設けられ、第
１の辺方向に沿って、第２のクロック発生手段から第２
のデータ出力手段に向かって接地され、第２のデータ出
力手段に、第２のクロック発生手段からの内部クロック
信号を伝達する第１の配線と、第１の辺方向に沿って、
第１の配線と同一方向に第１の所定の長さ設置され、さ
らに折返されて、第１の辺方向に沿った第１の配線とは
逆方向に第２の所定長さ設置されて、第１のデータ出力
手段に、第２のクロック発生手段からの内部クロック信
号を伝達する第２の配線とをさらに備える。請求項９記
載の同期型ダイナミック型半導体記憶装置は、請求項３
記載の同期型ダイナミック型半導体記憶装置の構成に加
えて、列選択手段により選択された複数のメモリセルか
らの記憶データをそれぞれ受けて、増幅する複数のプリ
アンプ手段と、プリアンプ手段に対応して設けられ、対
応するプリアンプ手段の指定された時点での出力を保持
する複数のラッチ手段と、第２のクロック発生手段から
の内部クロック信号を受けて、ラッチ手段のデータ保持
を行なうタイミングを制御する。

【００５９】請求項１０記載の同期型ダイナミック型半
導体記憶装置は、一連のパルス列からなる外部クロック
信号に同期して、制御信号およびアドレス信号を含む複
数の外部信号を取込み、かつ、記憶データを出力する長
方形形状の同期型ダイナミック型半導体記憶装置であっ
て、長方形形状の、少なくとも長辺方向の中心軸および
短辺方向の中心軸のいずれかに沿った所定の幅を有する
余裕領域を残すように配置され、各々が行列状に配置さ
れる複数のメモリセルを含む偶数個のメモリセルプレー
ンを備え、余裕領域は、外部クロック信号を受けて、内
部クロック信号を出力する第１のクロック発生手段と、
内部クロック信号および外部信号に応じて、同期型ダイ
ナミック型半導体記憶装置のデータ出力動作を制御する
制御手段と、複数の外部信号を受け、または記憶データ
を出力し、余裕領域の沿う中心軸方向に沿って配置され
る複数の入出力端子とを含み、複数の入出力端子は、外
部クロック信号を受ける外部クロック入力端子と、外部
クロック入力端子および制御手段を挟むように配置され
る第１および第２のデータ入出力端子とを有し、余裕領
域は、さらに、制御手段により制御され、第１のクロッ
ク発生手段からの内部クロック信号に同期して外部から
の行アドレス信号に応じてメモリセルプレーンの対応す
る行を選択する行選択手段と、制御手段により制御さ
れ、第１のクロック発生手段からの内部クロック信号に
同期して列アドレス信号に応じてメモリセルプレーンの
対応する複数の列を選択し、選択された行および列に対
応する複数のメモリセルの記憶データを読出す列選択手
段と、外部クロック入出力端子からの外部クロック信号
を受けて、内部クロック信号を出力する第２のクロック
発生手段と、列選択手段からの対応する記憶データを受
けて、第２のクロック発生手段から直接受ける内部クロ
ック信号に同期して、対応する第１および第２のデータ
入出力端子に記憶データをそれぞれ出力する第１および
第２のデータ出力手段とを含む。

【００６０】請求項１１記載の同期型ダイナミック型半
導体記憶装置は、請求項１０記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、外部クロック入力端
子に対応して設けられ、第１のクロック発生手段に外部
クロック信号をバッファ処理して伝達する第１のクロッ
ク入力バッファ手段と、外部クロック入力端子に対応し
て設けられ、第２のクロック発生手段に外部クロック信
号をバッファ処理して伝達する、第１のクロック入力バ
ッファ手段よりも電流駆動能力の大きな第２のクロック
入力バッファ手段とをさらに備える。

【００６１】請求項１２記載の同期型ダイナミック型半
導体記憶装置は、請求項１０記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、外部クロック入力端
子に対応して設けられ、第１のクロック発生手段に外部
クロック信号をバッファ処理して伝達する第１のクロッ
ク入力バッファ手段と、制御手段と第２のクロック発生
手段間の距離に比較して第２のクロック発生手段に、よ
り近接して配置され、外部クロック入力端子に与えられ
る外部クロック信号を、第２のクロック発生手段にバッ
ファ処理して伝達する第２のクロック入力バッファ手段
とをさらに備える。

【００６２】請求項１３記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、制御手段は、外部信
号に応じて、データ読出モードが指定されている期間
は、第２のクロック入力バッファ手段を活性状態とす
る。

【００６３】請求項１４記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、制御手段は、外部信
号に応じて、セルフリフレッシュモードが指定されてい
る期間中は、第１のクロック入力バッファ手段を非活性
状態とする。

【００６４】請求項１５記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第２のクロック発生
手段から第２のデータ出力手段に向かって発生され、第
２のデータ出力手段に、第２のクロック発生手段からの
内部クロック信号を伝達する第１の配線と、第２のクロ
ック発生手段から第１のデータ出力手段に向かって配置
され、第１のデータ出力手段に、第２のクロック発生手
段からの内部クロック信号を伝達する第２の配線と、外
部クロック入力端子から第１のクロック発生手段に向か
って配置され、第１のクロック発生手段に外部クロック
信号を伝達する第３の配線とをさらに備え、第１および
第２の配線幅は、第３の配線の配線幅の１．５倍以上で
ある。

【００６５】請求項１６記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第２のクロック発生
手段から第２のデータ出力手段に向かって接地され、第
２のデータ出力手段に、第２のクロック発生手段からの
内部クロック信号を伝達する第１の配線と、第２のクロ
ック発生手段から第１のデータ出力手段に向かって接地
され、第１のデータ出力手段に、第２のクロック発生手
段からの内部クロック信号を伝達する第２の配線と、外
部クロック入力端子から第１のクロック発生手段に向か
って接地され、第１のクロック発生手段に外部クロック
信号を伝達する第３の配線と、制御手段と行選択手段お
よび列選択手段とを接続する第４の配線とをさらに備
え、第１および第２の配線と隣接する第４の配線との間
の間隔は、第３の配線と隣接する第４の配線との間の間
隔の１．５倍以上である。

【００６６】請求項１７記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、第２のクロック入力
バッファ手段および第２のクロック発生手段は、制御手
段よりも、第２のグループの入出力端子側に設けられ、
余裕領域の沿う中心軸方向に沿って、第２のクロック発
生手段から第２のデータ出力手段に向かって設置され、
第２のデータ出力手段に、第２のクロック発生手段から
の内部クロック信号を伝達する第１の配線と、余裕領域
の沿う中心軸方向に沿って、第１の配線と同一方向に第
１の所定の長さ設置され、さらに折返されて、余裕領域
の沿う中心軸方向に沿った第１の配線とは逆方向に第２
の所定長さ設置されて、第１のデータ出力手段に、第２
のクロック発生手段からの内部クロック信号を伝達する
第２の配線とをさらに備える。

【００６７】請求項１８記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、列選択手段により選
択された複数のメモリセルからの記憶データをそれぞれ
受けて、増幅する複数のプリアンプ手段と、プリアンプ
手段に対応して設けられ、対応するプリアンプ手段の指
定された時点での出力を保持する複数のラッチ手段と、
第２のクロック発生手段からの内部クロック信号を受け
て、ラッチ手段のデータ保持を行なうタイミングを制御
する、複数のローカル制御手段とをさらに備える。

【００６８】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１の同期
型型半導体記憶装置、たとえば、ＳＤＲＡＭ１０００の
構成を示す概略ブロック図である。

【００６９】ＳＤＲＡＭ１０００は、４つのメモリセル
プレーンＭ♯０〜Ｍ♯３に分割されたメモリセルアレイ
を含む。各メモリセルプレーンＭ♯０〜Ｍ♯３は、チッ
プ中央部に、パッドと周辺回路の両者をチップの真ん中
に十字形形状に配置することができるように、所定の余
裕領域を残して配置されている。

【００７０】ＳＤＲＡＭ１０００は、さらに、各メモリ
セルプレーンＭ♯０〜Ｍ♯３に対応して設けられ、外部
から与えられる行アドレス信号Ｘａに応じて、対応する
メモリプレーンの行を選択する行デコーダ１０６と、メ
モリプレーンＭ♯０〜Ｍ♯３に対応して設けられ、内部
からの列アドレス信号Ｙｂに応じて、対応するメモリプ
レーンの列を選択する列デコーダ１０８と、読出動作に
おいて、選択されたメモリセルからのデータの読出を行
ない、書込動作において選択されたメモリセルに対して
データの書込を行なう入出力回路１１０と、外部から与
えられる制御信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅ
ｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／Ｗ
Ｅに応じて、各内部回路の動作を制御し、たとえばセル
フリフレッシュモードにおいては、活性なセルフリフレ
ッシュモード指定信号／ＲＥＦＳを出力し、後に説明す
るように、データ出力動作を制御する信号／ＣＡＣＴを
活性状態（“Ｌ”レベル）とする制御回路１００と、外
部クロック信号ｅｘｔ．ＣＬＫが与えられる外部クロッ
ク入力パッド１１２と、外部クロック入力パッドからの
外部クロック信号ｅｘｔ．ＣＬＫを受けて、バッファ処
理して出力する第１の入力初段バッファ回路２０２と、
入力初段バッファ回路２０２の出力を受けて、第１の内
部クロック信号ｉｎｔ．ＣＬＫ１を出力する第１のクロ
ック発生回路１０２と、外部クロック入力パッド１１２
からの外部クロック信号を受けて、バッファ処理して出
力する第２の入力初段バッファ回路２００と、入力初段
バッファ回路２００の出力を受けて、データ出力動作を
制御する第２の内部クロック信号ｉｎｔ．ＣＬＫ２を出
力する第２のクロック発生回路２０４と、メモリプレー
ンＭ♯０から読出されたデータを受けて、第２の内部ク
ロック信号ＣＬＫ２に制御されてデータ入出力パッド１
１４を駆動する出力バッファ回路１１８と、第２のクロ
ック発生回路とチップ左側に存在するデータ入出力パッ
ドＤＱＬに対応する出力バッファ１１８との間を接続す
る配線２０６と、チップ左側に存在するデータ入出力パ
ッドＤＱＲに対応する出力バッファ回路１１８と第２の
クロック発生回路２０４との間を接続する配線２０８と
を含む。

【００７１】なお、図１においては、メモリセルプレー
ンＭ♯０〜Ｍ♯３は４つ存在し、パッドと周辺回路の両
者をチップの真ん中に十字形形状に配置することができ
るように、所定の余裕領域を残して配置されている構成
としたが、以下の説明で明らかとなるように、本発明は
このような構成に限定されることなく、より一般的なメ
モリセルプレーンの個数および配置に対して適用するこ
とが可能である。たとえば、メモリセルプレーンは２つ
存在し、パッドと周辺回路の両者をチップの真ん中に一
文字形状に配置することができるように、所定の余裕領
域を残して配置されている構成とすることも可能であ
る。

【００７２】ここで、第１のクロック発生回路１０２か
ら出力される内部クロック信号ｉｎｔ．ＣＬＫ１は、Ｓ
ＤＲＡＭ１０００のロウ系回路、たとえば行デコーダ１
０６等の動作や、コラム系回路、たとえば列デコーダ１
０８や入出力回路１１０等の動作の制御に用いられる。

【００７３】また、第１の入力初段回路２０２の動作
は、信号／ＲＥＦＳが活性状態（“Ｌ”レベル）である
期間は不活性状態となるものとする。

【００７４】一方、第２の入力初段バッファ回路２００
の動作は、後に説明するように信号／ＣＡＣＴにより制
御され、読出動作期間中においてのみ活性状態となるも
のとする。

【００７５】ここで、信号／ＲＥＦＳや、信号／ＣＡＣ
Ｔが、活性状態となるかあるいは不活性状態となるか
は、後に説明するように、制御回路１００に与えられる
外部からの制御信号の組合せによって規定されるものと
する。

【００７６】図１に示したＳＤＲＡＭ１０００の構成
が、図２１に示した従来のＳＤＲＡＭ４０００の構成と
異なる点は、以下のとおりである。

【００７７】まず第１に、外部クロック信号ｅｘｔ．Ｃ
ＬＫが与えられる外部クロック入力パッド１１２に接続
する入力初段バッファ回路は、第１の入力初段バッファ
回路２０２および第２の入力初段バッファ回路２００の
２つに分けられ、第１の入力初段バッファ回路２０２
は、上述のとおり、ロウ系あるいはコラム系またはさら
に他の内部回路等を制御するための内部クロック信号を
発生する第１のクロック発生回路１０２に対して、外部
クロック信号を伝達する。これに対して、第２の入力初
段バッファ回路２００は、出力バッファ回路１１８の動
作を制御する内部クロック信号を出力する第２のクロッ
ク発生回路２０４に対して外部クロック信号ｅｘｔ．Ｃ
ＬＫを伝達する。

【００７８】第２には、上記第２の入力初段バッファ回
路２００は、第１の入力初段バッファ回路２０２に比べ
て、電流駆動能力が大きくなるように構成されている点
である。すなわち、第２の入力初段バッファ回路２００
を構成するトランジスタのトランジスタサイズは、第１
の入力初段バッファ回路２０２を構成するトランジスタ
のトランジスタサイズに比べて大きくなるように設定さ
れている。

【００７９】第３には、第１の入力初段バッファ回路２
０２は、信号／ＲＥＦＳに制御されて、リフレッシュ期
間中以外は活性状態となる構成となっており、第２の入
力初段バッファ回路２００は、信号／ＣＡＣＴに制御さ
れて、読出動作期間中においてのみ活性状態となる構成
となっている点である。

【００８０】第４には、第２のクロック発生回路２０４
から出力される信号をパッドＤＱＬに対応する出力バッ
ファ１１８に対して伝達する配線２０６は、一度チップ
中央部まで延びた後、折返されて、出力バッファ１１８
に到達するように形成されている点である。

【００８１】図２は、図１に示したＳＤＲＡＭ１０００
の構成のうち、外部クロック入力パッド１１２、第２の
入力初段バッファ回路２００、第２のクロック発生回路
２０４、出力バッファ１１８へ内部クロック信号を伝達
する配線２０６および２０８の部分を抽出して示す概略
ブロック図である。

【００８２】上述したとおり、配線２０６は、一旦配線
２０８と同一方向に延在した後、折返されて、配線２０
８とは反対方向に向かうように形成されている。

【００８３】図３は、図２に示した第２の入力初段バッ
ファ回路２００および第２のクロック発生回路２０４の
構成をより詳細に示すブロック図である。

【００８４】第２の入力初段バッファ回路２００は、と
もにソースに電源電位Ｖｃｃを受け、カレントミラー回
路を構成するｐチャネルＭＯＳトランジスタ対２００２
および２００４と、ｐチャネルＭＯＳトランジスタ２０
０２のドレインとドレインが接続し、ゲートに基準電位
Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ２００
８と、ｐチャネルＭＯＳトランジスタ２００４のドレイ
ンとドレインが接続し、ゲートに外部クロック信号ｅｘ
ｔ．ＣＬＫを受けるｎチャネルＭＯＳトランジスタ２０
１０と、ソースが接地電位ＧＮＤと接続し、ドレイン
が、ｎチャネルＭＯＳトランジスタ２００８および２０
１０のソースと共通に接続し、ゲートに信号／ＣＡＣＴ
がインバータ２０１４によって反転された信号を受ける
ｎチャネルＭＯＳトランジスタ２０１２と、ゲートに、
インバータ２０１４の出力を受け、ｐチャネルＭＯＳト
ランジスタ２００４と並列に接続されるｐチャネルＭＯ
Ｓトランジスタ２００６と、ｐチャネルＭＯＳトランジ
スタ２００４およびｎチャネルＭＯＳトランジスタ２０
１０の接続点の電位を受け、外部に反転して出力するド
ライバ回路２０１６とを含む。

【００８５】一方、第２のクロック発生回路２０４は、
ドライバ回路２０１６の出力を受けて、配線２０８に対
して、内部クロック信号を出力するドライバ回路として
動作するインバータ２０４２と、ドライバ回路２０１６
の出力を受けて、配線２０６に対して、内部クロック信
号ｉｎｔ．ＣＬＫを出力するドライバ回路として動作す
るインバータ２０４４とを含む。

【００８６】なお、第１の入力初段バッファ回路２０２
の構成も、制御信号が信号／ＲＥＦＳとなっている点を
除いては、基本的に第２の入力初段バッファ回路２００
の構成と同様である。

【００８７】図３に示した本発明の実施の形態１の第２
の入力初段バッファ回路および第２のクロック発生回路
の構成を、図２３に示した従来の入力初段バッファ回路
およびクロック発生回路の構成と比較すると、以下の有
利な点が存在する。

【００８８】すなわち、第１には、第２の入力初段バッ
ファ回路２００は、信号／ＣＡＣＴにより制御されて、
信号／ＣＡＣＴが活性である期間、すなわち読出動作モ
ードが指定されている期間のみ活性状態となるため、第
２の入力初段バッファ回路２００を構成するトランジス
タサイズ等を大きくした場合でも、スタンバイ状態にお
けるＳＤＲＡＭ１０００の動作電流を増大させるという
ことがない。

【００８９】言い換えると、 第１の入力初段バッファ
回路と第２の入力初段バッファ回路とを独立して構成し
ているので、データ出力動作のクリティカルパスであっ
て、大きな電流駆動能力が要求される第２の入力初段回
路２００等に十分な電流駆動能力を有するような設計を
行なった場合でも、第２の入力初段バッファ回路は、読
出期間のみしか動作しないため、ＳＤＲＡＭ１０００の
待機動作中の動作電流が増大するということがない。

【００９０】さらに、第２のクロック発生回路２０４
は、第２の入力初段バッファ回路２００の近傍に隣接し
て設けられるため、ドライバ回路２０１６は、大きな配
線容量を駆動する必要がなく、しかも、ドライバ回路２
０１６は、配線２０６および２０８を駆動するインバー
タ２０４２および２０４４のみを駆動すればよいため、
このドライバ回路２０１６の電流駆動能力等に対する設
計の自由度を広げることができる。

【００９１】また、上述したとおり、配線２０６は、チ
ップ中央部近傍まで配線２０８と同一方向に走った後、
配線２０８とは逆転した方向に走り、出力バッファ回路
１１８と接続される構成となっているので、配線２０６
の総配線長を適当な値に設定することで、第２のクロッ
ク発生回路２０４から出力された内部クロック信号ｉｎ
ｔ．ＣＬＫ２がチップ両端に存在する出力バッファ回路
１１８にそれぞれ到達する時間の時間差を抑制するよう
に構成することが可能である。

【００９２】このため、データ出力時に生じる出力デー
タのスキュー等が低減され、より速いサイクルタイムに
対応して動作させることが可能となる。

【００９３】図４は、図１に示したＳＤＲＡＭ１０００
の動作を説明するためのタイミングチャートである。

【００９４】時刻ｔ０〜時刻ｔ１の期間において、信号
ｅｘｔ．ＣＫＥが活性状態（“Ｌ”レベル）へと変化す
る。

【００９５】時刻ｔ１における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅｘｔ．
ＣＫＥ、信号ｅｘｔ．／ＣＳ、ｅｘｔ．ＲＡＳ、および
ｅｘｔ．／ＣＡＳがすべて活性状態（“Ｌ”レベル）で
あり、かつ信号ｅｘｔ．／ＷＥが非活性状態（“Ｈ”レ
ベル）であることに応じて、制御回路１００は、セルフ
リフレッシュモードが指定されたことを検知して、信号
／ＲＥＦＳを活性状態（“Ｌ”レベル）とする。

【００９６】このとき、図１において説明したとおり、
第１の入力初段バッファ回路２０２は、信号／ＲＥＦＳ
が活性状態となるのに応じて、非活性状態となる。

【００９７】一方、信号／ＣＡＣＴは、非活性状態の
（“Ｈ”レベル）であるため、第２の入力初段バッファ
回路２００も非活性状態である。

【００９８】セルフリフレッシュモードにおいては、制
御回路１００から出力される内部アドレス信号に応じ
て、メモリプレーンＭ♯０〜Ｍ♯３中の各行が順次選択
され、データの再書込動作、すなわちリフレッシュ動作
が行なわれることになる。

【００９９】時刻ｔ３〜時刻ｔ４の期間において、信号
ｅｘｔ．ＣＫＥが非活性状態（“Ｈ”レベル）へと変化
する。

【０１００】したがって、時刻ｔ４における外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、制
御信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＣＳ、ｅｘｔ．／Ｒ
ＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが非活性
状態（“Ｈ”レベル）であることに応じて、制御回路１
００は、セルフリフレッシュモードの終了が指定された
ことを検出して、セルフリフレッシュ動作を終了する。

【０１０１】時刻ｔ６における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号ｅｘｔ．
／ＣＳおよびｅｘｔ．／ＲＡＳがともに活性状態
（“Ｌ”レベル）であって、信号ｅｘｔ．ＣＫＥ、ｅｘ
ｔ．／ＣＡＳおよびｅｘｔ．／ＷＥが不活性状態
（“Ｈ”レベル）であることに応じて、制御回路１００
は、この時点において、外部アドレス入力端子（パッ
ド）に与えられている信号を行アドレス信号として取込
むように制御する。

【０１０２】この時点においては、信号／ＲＥＦＳは非
活性状態（“Ｈ”レベル）であって、第１の入力初段バ
ッファ回路２０２は動作しており、それに応じて、第１
のクロック発生回路１０２も動作して、内部クロック信
号ｉｎｔ．ＣＬＫ１を対応する内部回路に供給してい
る。

【０１０３】時刻ｔ８における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、制御信号ｅｘ
ｔ．／ＣＳおよびｅｘｔ．／ＣＡＳがともに活性状態で
あって、信号ｅｘｔ．ＣＫＥ、ｅｘｔ．／ＲＡＳ、およ
びｅｘｔ．／ＷＥがすべて非活性状態であることに応じ
て、制御回路１００は、この時点でアドレス信号入力端
子（パッド）に与えられている信号を、列アドレス信号
として取込むように指示する。

【０１０４】図４に示した場合においては、ＣＡＳレイ
テンシー、すなわち、このようにして、列アドレス信号
が取込まれるサイクルから、データ出力が開始されるま
でのサイクル数ＣＬが２であるように指定されているも
のとする。

【０１０５】このような指定は、たとえば、読出動作の
セットサイクル（図示せず）において、制御信号と、ア
ドレス信号との組合せによって指定されているものとす
る。

【０１０６】信号ｅｘｔ．／ＣＳおよびｅｘｔ．／ＣＡ
Ｓがともに活性状態であることに応じて、制御回路１０
０は、信号／ＣＡＣＴを活性状態（“Ｌ”レベル）へと
変化させる。これに応じて、図３において説明したとお
り、第２の入力初段バッファ回路２００は活性状態へと
変化する。

【０１０７】したがって、第２のクロック発生回路２０
４から、出力バッファ回路１１８に対して、第２の内部
クロック信号ｉｎｔ．ＣＬＫ２の供給が開始されること
になる。

【０１０８】時刻ｔ８から２サイクル経過した後の時刻
ｔ１０において、選択されたメモリセルから読出された
データの出力動作が開始される。

【０１０９】本実施の形態においては、１回の読出動作
において、１つのデータ入出力端子（パッド）当り出力
されるデータ数、すなわちバースト長ＢＬは２が指定さ
れているものとする。

【０１１０】このバースト長の指定も、読出動作モード
のセットサイクル（図示せず）における、制御信号の組
合せおよびアドレス信号の組合せによって指定されてい
るものとする。

【０１１１】時刻ｔ１０において、１ビット目の読出デ
ータが出力された後、時刻ｔ１１において２ビット目の
データの出力が行なわれる。このとき、同時に、時刻ｔ
１１において、制御信号ｅｘｔ．／ＣＳ、ｅｘｔ．／Ｒ
ＡＳ、ｅｘｔ．／ＷＥがすべて活性状態であって、信号
ｅｘｔ．ＣＫＥおよび信号ｅｘｔ．／ＣＡＳが不活性状
態であることに応じて、読出動作の終了が指定され、こ
れに応じて制御回路１００は、時刻ｔ１２において、信
号／ＣＡＣＴを非活性状態（“Ｈ”レベル）へと変化さ
せる。

【０１１２】以上の動作において説明したとおり、実施
の形態１のＳＤＲＡＭ１０００においては、リフレッシ
ュ動作期間中においては、第１および第２の入力初段バ
ッファ回路２０２および２００は、ともに非活性状態で
あるため、この期間中において、差動増幅器による貫通
電流による消費電流の増加が抑制される。

【０１１３】さらに、第２の入力初段バッファ回路２０
０の電流駆動能力を大きくするために、それを構成する
トランジスタのトランジスタサイズを大きくした場合で
も、第２の入力初段バッファ回路は、読出動作モード期
間中のみ活性状態とされるため、スタンバイ状態におけ
る消費電流が増大するということがない。

【０１１４】図５は、図４に示したように、読出動作期
間中のみ信号ＣＡＣＴを活性状態とするために制御回路
１００に含まれる部分回路１１００を示す図である。

【０１１５】図６は、図５に示した回路からの出力を受
けて、所定のサイクル数の期間のみ信号／ＣＡＣＴを活
性状態とするための制御回路１００中の部分回路１２０
０の構成を示す概略ブロック図である。

【０１１６】図５を参照して、回路１１００は、信号ｅ
ｘｔ．／ＲＡＳの反転信号である信号ＲＡＳ、信号ｅｘ
ｔ．／ＣＡＳ、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．
／ＷＷＥの反転信号である信号ＷＥを受ける４入力ＮＡ
ＮＤ回路１００２と、ＮＡＮＤ回路１００２の出力を受
け、内部クロック信号ｉｎｔ．ＣＬＫ１およびその反転
信号ｉｎｔ．／ＣＬＫ１に制御されて、信号ＲＥＡＤを
出力するクロックドインバータ回路１１０４とを含む。

【０１１７】図６を参照して、回路１２００は、ＣＡＳ
レイテンシーＣＬおよび内部クロック信号ｉｎｔ．ＣＬ
Ｋ１を受けて、信号ＲＥＡＤの活性化に応じて、計数動
作を開始し、計数した外部クロック信号ｉｎｔ．ＣＬＫ
１のサイクル数がＣＡＳレイテンシーＣＬと一致するこ
とに応じて、出力信号のレベルを活性状態とするカウン
タ１２０２と、カウンタ１２０２の出力の信号レベルの
活性化に応じて計数動作を開始して、内部クロック信号
ｉｎｔ．ＣＬＫ１のサイクル数を計数し、バースト長Ｂ
Ｌと一致した時点で、出力信号レベルを活性状態とする
カウンタ１２０４と、信号ＲＥＡＤの活性化に応じて、
信号／ＣＡＣＴを活性状態とし、カウンタ１２０４の出
力信号の活性化に応じて、信号／ＣＡＣＴを不活性状態
とするラッチ回路１２０６とを含む。

【０１１８】図５および図６に示した回路１１００およ
び１２００の構成によって、図４に示したような信号／
ＣＡＣＴを生成することが可能となる。

【０１１９】［実施の形態２］実施の形態１におけるＳ
ＤＲＡＭ１０００においては、第２の入力初段回路２０
０は、読出動作モードにおいてのみ活性状態となる構成
であった。

【０１２０】実施の形態２のＳＤＲＡＭにおいては、第
２の入力初段バッファ回路２００は、ＳＤＲＡＭ１００
０がアクティブ状態、すなわち、ロウ系の回路の動作が
活性状態となった後、読出動作が終了して、ロウ系回路
等のプリチャージ動作が開始されるまでの期間におい
て、第２の入力初段バッファ回路２００が活性となる構
成となっている。

【０１２１】その他の点は図１に示したＳＤＲＡＭ１０
００の構成と同様であるので、説明は繰返さない。

【０１２２】図７は、制御回路１００中に含まれ、第２
の入力初段バッファ回路２００の動作を制御するための
制御信号／ＣＡＣＴを発生する初段バッファ制御回路の
第１の部分回路１３００を示す図であり、図８は、初段
バッファ制御回路の第２の部分回路１４００の構成を示
す概略ブロック図である。

【０１２３】第１の部分回路１３００は、信号ｅｘｔ．
／ＲＡＳ、信号ｅｘｔ．／ＣＡＳの反転信号の信号／Ｃ
ＡＳ、信号ｅｘｔ．／ＣＳ、信号ｅｘｔ．／ＷＥの反転
信号の信号ＷＥを受ける４入力ＮＡＮＤ回路１３０２
と、ＮＡＮＤ回路１３０２の出力を受けて、信号ｉｎ
ｔ．ＣＬＫ１およびその反転信号であるｉｎｔ．／ＣＬ
Ｋ１に制御されて、信号ＡＣＴを出力するクロックドイ
ンバータ回路１３０４と、信号ｅｘｔ．／ＲＡＳ、信号
ＣＡＳ、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．／ＷＥ
を受ける４入力ＮＡＮＤ回路１３０６と、ＮＡＮＤ回路
１３０６の出力を受けて、信号ｉｎｔ．ＣＬＫ１、ｉｎ
ｔ．／ＣＬＫ１に制御されて、信号ＰＲＣを出力するク
ロックドインバータ回路１３０８とを含む。

【０１２４】図８を参照して、第２の部分回路１４００
は、信号ＰＲＣの反転信号と信号ＡＣＴとを受けるＮＯ
Ｒ回路１４０２と、信号ＰＲＣと、信号ＡＣＴの判定信
号とを受けるＮＯＲ回路１４０４と、ＮＯＲ回路１４０
６および１４０８を交差接続させて構成させるＳＲフリ
ップフロップ回路１４１０とを含む。

【０１２５】ここで、ＮＯＲ回路１４０２の出力は、Ｓ
Ｒフリップフロップ回路１４１０のリセット信号として
入力し、ＮＯＲ回路１４０４の出力は、ＳＲフリップフ
ロップ回路のセット信号Ｓとして入力する。ＳＲフリッ
プフロップ回路１４１０の反転出力が、信号／ＣＡＣＴ
として出力される。

【０１２６】図９は、本発明の実施の形態２のＳＤＲＡ
Ｍの動作を説明するためのタイミングチャートである。

【０１２７】図４に示した実施の形態１のＳＤＲＡＭ１
０００の動作と異なる点は、以下のとおりである。

【０１２８】すなわち、本実施の形態においては、時刻
ｔ１において、信号ｅｘｔ．／ＣＳおよび信号ｅｘｔ．
／ＲＡＳが活性状態となって、行アドレス信号が取込ま
れた後、時刻ｔ３において、信号ｅｘｔ．／ＣＳおよび
信号ｅｘｔ．／ＣＡＳが活性状態となって、列アドレス
信号が取込まれると、時刻ｔ５において、データの出力
が開始される点では、実施の形態１のＳＤＲＡＭ１００
０の動作と同様である。

【０１２９】しかしながら、バースト長ＢＬが２であっ
て、時刻ｔ６において、２ビット目の読出データＤＱ２
が出力される時点においては、信号ｅｘｔ．／ＣＳ、ｅ
ｘｔ．／ＲＡＳ、およびｅｘｔ．／ＷＥは活性状態とな
らず、プリチャージ状態の指定は行なわれない。続い
て、時刻ｔ１３において、再びデータの読出が行なわ
れ、バースト長で指定されたデータ分だけデータの出力
が行なわれる時刻ｔ１４において、信号ｅｘｔ．／Ｃ
Ｓ、ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＷＥが活性状態
となって、ロウ系回路のプリチャージ動作の指定が行な
われる。

【０１３０】すなわち、図９に示した実施の形態２のＳ
ＤＲＡＭの動作においては、時刻ｔ１において、ロウ系
の回路の活性化が指示された後、時刻ｔ１４において、
プリチャージ動作が指定されて、ロウ系の回路のプリチ
ャージ動作が指示されるまでの期間は、その間に２回な
いしはそれ以上の回数の読出動作が存在する場合におい
ても、信号／ＣＡＣＴは活性状態を維持する。

【０１３１】これに対して、実施の形態１のＳＤＲＡＭ
１０００においては、リード動作が終了するたびにプリ
チャージ動作が開始されてしまうため、引続いて読出動
作を行なう場合には、このプリチャージ動作が完了する
までの期間だけ余分に時間が必要となる。

【０１３２】つまり、実施の形態２のＳＤＲＡＭは、連
続して読出モードが指定されるような場合において、よ
り高速な動作を行なうことが可能である。

【０１３３】［実施の形態３］図１０は、本発明の実施
の形態３のＳＤＲＡＭ２０００の構成を示す概略ブロッ
ク図である。

【０１３４】図１に示した実施の形態１のＳＤＲＡＭ１
０００の構成と異なる点は、以下のとおりである。

【０１３５】第１には、各メモリセルプレーンＭ♯０〜
Ｍ♯３が各々４つのメモリセルブロックＭＢ０〜ＭＢ３
に分割されている点である。

【０１３６】さらに、各メモリセルブロックＭＢ０〜Ｍ
Ｂ３ごとに対応して、行デコーダ１０６ａ〜１０６ｄが
それぞれ設けられ、各メモリセルブロックに対応して、
それぞれ列デコーダ１０８ａ〜１０８ｄおよび入出力回
路１１０ａ〜１１０ｄが設けられている。

【０１３７】ここで、図１０においては、列デコーダお
よび入出力回路を１つのブロックで示している。

【０１３８】さらに、メモリセルブロックの対ＭＢ０お
よびＭＢ１ならびにもう１つのメモリセルブロックの対
ＭＢ２およびＭＢ３ごとに、ローカルクロック発生回路
３００および３０２が設けられる構成となっている。つ
まり、第２のクロック発生回路２０４の出力の内部クロ
ック信号は、出力バッファ１１８にではなく、ローカル
クロック発生回路３００および３０２に対して与えられ
る構成となっている。これに応じて、ローカルクロック
発生回路３００および３０２は、対応するメモリセルブ
ロックに対して、内部クロック信号を供給する。

【０１３９】また、入出力回路１１０から出力されたデ
ータは、一旦各メモリセルブロックに対応して設けられ
ているバスドライバ回路３０４ａ〜３０４ｄにおいてそ
の値が保持される構成となっている。さらに、選択され
たメモリセルに応じて、バスドライバ回路３０４ａ〜３
０４ｄのいずれかから出力される読出データは、バスド
ライバ回路３０４ａ〜３０４ｄに対して共通に接続する
中間ラッチ回路３０６において再び保持される構成とな
っている。

【０１４０】中間バッファ回路３０６は、保持している
読出データを、出力バッファ１１８に対して与える構成
となっている。

【０１４１】なお、図１０においては、メモリプレーン
Ｍ♯２およびＭ♯３に対応する構成のみを示したが、同
様の構成が、メモリプレーンＭ♯０およびＭ♯１に対応
しても存在している。

【０１４２】なお、図１０においては、出力バッファ１
１８には、図示を容易とするため、メモリセルプレーン
Ｍ♯２およびＭ♯３からの読み出しデータが与えられる
構成としているが、図１の構成と本質的に相違するわけ
ではない。

【０１４３】その他、図１に示した実施の形態１のＳＤ
ＲＡＭ１０００と同一部分には同一参照符号を付してそ
の説明は繰返さない。

【０１４４】図１１は、図１０に示したＳＤＲＡＭ２０
００の構成において、図示されていなかった外部アドレ
ス入力パッドおよび列アドレスバッファを含めて、メモ
リセルブロックから、出力バッファまでの信号の流れを
示すための模式図である。

【０１４５】以下では、外部から与えられた行アドレス
信号に応じて、１本のワード線ＷＬが既に選択されてい
るものとする。

【０１４６】続いて、外部アドレス入力パッド３１０に
与えられる列アドレス信号Ｙｂを受けて、列アドレスバ
ッファ３１２は、プリデコーダ３１４に対して、列アド
レス信号を出力する。

【０１４７】ここで、プリデコーダ３１４中にはラッチ
回路が含まれ、列アドレスバッファ３１２から出力され
る列アドレス信号は、図１０に示した第１のクロック発
生回路１０２からの内部クロック信号ｉｎｔ．ＣＬＫ１
の活性化に応じて、アドレスバッファ３１２からのデー
タのラッチ動作を行なう。

【０１４８】続いて、プリデコーダ３１４において選択
されたメモリセルブロックに対して、対応する列アドレ
ス信号が与えられる。これに応じて、列デコーダ１０８
は、対応する列の選択を行なう。

【０１４９】すなわち、選択されたワード線ＷＬに接続
するメモリセルＭＣ中の記憶データに応じて、センスア
ンプ３１６は、対応するビット線対ＢＬおよび／ＢＬの
電位差を増幅する。このセンスアンプ３１６によって増
幅された電位レベルは、列デコーダ１０８により制御さ
れるトランスファーゲート３２０を介して、ローカルＩ
Ｏ線対（図示せず）に伝達された後、グローバルＩＯ線
対ＧＩ／Ｏおよび／ＧＩ／Ｏへと伝達される。

【０１５０】グローバルＩＯ線対ＧＩ／Ｏおよび／ＧＩ
／Ｏまで読出された記憶データは、プリアンプ３１８に
より増幅され、バスドライバ３０４に伝達される。バス
ドライバ３０４中には、後に説明するようにラッチ回路
が含まれており、このバスドライバ３０４中のラッチ回
路は、ローカルクロック発生回路３００または３０２か
ら出力される内部クロック信号ｉｎｔ．ＣＬＫＬにより
制御される。

【０１５１】続いて、バスドライバ３２０により駆動さ
れるデータバスの出力に応じて、中間バッファ３０６
は、内部クロック信号ｉｎｔ．ＣＬＫＬに応じて動作す
るラッチ回路によりそのデータを保持して、かつ出力す
る。

【０１５２】中間バッファ３０６からの出力を受けて、
出力バッファ１１８は、第１のクロック発生回路からの
内部クロック信号ｉｎｔ．ＣＬＫ１に応じて、データを
保持し、かつ対応するデータ入出力パッド１１４の電位
レベルを、読出データに応じて駆動する。

【０１５３】すなわち、実施の形態３のＳＤＲＡＭ２０
００においては、メモリセルブロックから読出され、プ
リアンプにより増幅された読出データの、バスドライバ
３０４におけるデータラッチ動作および中間バッファ３
０６のデータラッチ動作は、ローカルクロック発生回路
３００または３０２からの内部クロック信号ｉｎｔ．Ｃ
ＬＫＬにより制御される構成となっている。

【０１５４】図１２は、図１１に示したバスドライバ回
路３０４、中間バッファ３０６、および出力バッファ回
路１１８の構成を示すブロック図である。

【０１５５】以下では、バスドライバ３０４の構成とし
て説明するが、中間バッファまたは出力バッファにおい
ても、その制御される内部クロック信号が異なるのみ
で、その基本的な構成は全く同様である。

【０１５６】バスドライバ３０４は、クロック信号ＣＬ
ＫＬが“Ｌ”レベルにおいて導通状態となるトランスミ
ッションゲート３０４２と、トランスミッションゲート
３０４２の出力を受けて保持するラッチ回路３０４４
と、ラッチ回路３０４４の出力を受けて、反転するイン
バータ３０４６と、インバータ３０４６の出力を受け
て、内部クロック信号ｉｎｔ．ＣＬＫＬが“Ｈ”レベル
において導通状態となるトランスミッションゲート３０
４８と、トランスミッションゲート３０４８の出力を受
けて、保持するラッチ回路３０５０と、ラッチ回路３０
５０の出力を受けて、反転して出力するインバータ３０
５２とを含む。

【０１５７】つまり、ラッチ回路３０５０およびインバ
ータ３０５２で、出力側を駆動するドライバ回路が構成
される。

【０１５８】図１２に示したその構成から明らかなよう
に、バスドライバ３０４は、内部クロック信号ｉｎｔ．
ＣＬＫＬが“Ｌ”レベルにある状態において、データの
取込を行ない、そのデータを、クロック信号ｉｎｔ．Ｃ
ＬＫＬが“Ｈ”レベルとなった時点で、ラッチ回路３０
５０に伝達し、そのデータを外部に出力する構成となっ
ている。

【０１５９】図１３は、図１０および図１１に示したＳ
ＤＲＡＭ２０００の動作を説明するためのタイミングチ
ャートである。

【０１６０】時刻ｔ１において、信号ｅｘｔ．／ＣＳお
よびｅｘｔ．／ＲＡＳが活性状態となるのに応じて、行
アドレス信号が取込まれ、時刻ｔ３において、信号ｅｘ
ｔ．／ＣＳおよび信号ｅｘｔ．／ＣＡＳが活性状態とな
ることで、列アドレス信号の取込が行なわれることは、
実施の形態１のＳＤＲＡＭ１０００と同様である。

【０１６１】なお、本実施の形態においては、時刻ｔ１
において、ロウ系の回路が活性となるのに応じて、第２
の入力初段バッファ回路２００の動作を活性化する信号
／ＣＡＣＴが活性状態（“Ｌ”レベル）となるものとす
る。

【０１６２】ただし、図４に示したように、読出動作に
おいてのみこの信号／ＣＡＣＴが活性状態となる構成と
することも可能である。

【０１６３】図１３に示した構成においては、ＣＡＳレ
イテンシーＣＬは４に設定されているものとする。

【０１６４】したがって、時刻ｔ３から４サイクル後の
時刻ｔ７においてデータの出力が開始されることにな
る。

【０１６５】以下では、図１１を参照して、信号ｅｘ
ｔ．／ＣＡＳが活性状態となって、列アドレス信号Ｙｂ
が取込まれる時刻ｔ３から、データ出力が開始される時
刻ｔ７までの動作についてより詳しく説明することにす
る。

【０１６６】時刻ｔ３において、列アドレス信号が取込
まれる時点では、第１のクロック発生回路１０２からの
内部クロック信号ｉｎｔ．ＣＬＫ１に応じて、プリデコ
ーダ３１４における列アドレス信号のラッチ動作および
プリデコード動作が行なわれる。

【０１６７】プリデコーダ３１４から出力される内部列
アドレス信号に応じて、列デコーダ１０８が対応する列
の選択を行ない、グローバルＩＯ線対ＧＩ／Ｏおよび／
ＧＩ／Ｏに読出データが伝達され、プリアンプ３１８に
より増幅動作が行なわれる。

【０１６８】時刻ｔ４においては、プリアンプ３１８に
より増幅された読出データは、内部クロック信号ｉｎ
ｔ．ＣＬＫＬにより制御されるパスドライバ３０４にお
いてラッチされ、対応するデータがデータバスに出力さ
れる。続いて時刻ｔ５において、データバス上の読出デ
ータは、中間バッファ３０６において、内部クロック信
号ｉｎｔ．ＣＬＫＬに同期してラッチされ、出力バッフ
ァ１１８に対して出力される。

【０１６９】時刻ｔ６において、出力バッファ１１８
は、第１のクロック発生回路からの内部クロック信号ｉ
ｎｔ．ＣＬＫ１に応じて、中間バッファ３０６からのデ
ータをラッチし、かつデータ入出力パッド１１４に対し
て、読出データの出力を行なう。

【０１７０】すなわち、実施の形態３のＳＤＲＡＭ１０
００においては、プリアンプで増幅後、出力バッファ回
路にデータが伝送されるまでの、ＳＤＲＡＭのパイプラ
イン動作におけるデータラッチ動作が、ローカルクロッ
ク発生回路３００または３０２から出力される内部クロ
ック信号ｉｎｔ．ＣＬＫＬにより制御される構成となっ
ている。

【０１７１】このため、実施の形態１のＳＤＲＡＭ１０
００においては、外部クロック信号が、第１の入力初段
バッファ回路２０２によりバッファ処理された後、第１
のクロック発生回路１０２により発生される内部クロッ
ク信号ｉｎｔ．ＣＬＫ１において、上記一連の動作が同
期して制御される構成となっていた。このため、これら
の動作の高速化を図るためには、第１の入力初段バッフ
ァ回路および第１のクロック発生回路１０２の駆動能力
を増大させることが必要で、これらの回路を構成するト
ランジスタサイズを大きくしたり、あるいはバッファを
構成するインバータ等の段数を増加させる必要があっ
た。

【０１７２】これに対して、実施の形態２のＳＤＲＡＭ
２０００においては、図１３に示した第２ステージ（プ
リアンプ３１８からの読出データをバスドライバがラッ
チするサイクル）および第３ステージ（バスドライバ３
０４からの読出データを中間バッファ３０６が保持する
サイクル）の動作が、独立したローカルクロック発生回
路３００または３０２からの出力の内部クロック信号ｉ
ｎｔ．ＣＬＫＬにより制御される構成となっているの
で、チップ中央部から、ローカルのクロック発生回路ま
での配線長が、メモリ容量の大容量化とともに長くな
り、この配線の時定数が読出動作のクリティカルパスと
なった場合でも、この配線の電位を駆動する駆動回路の
段数の削減や、内部クロック信号のスキューの発生等を
緩和することで、低消費電力でかつ高速な動作を図るこ
とが可能となる。

【０１７３】図１４は、実施の形態３のＳＤＲＡＭ２０
００の変形例のＳＤＲＡＭ３０００の構成を示す概略ブ
ロック図である。

【０１７４】図１０に示した実施の形態３のＳＤＲＡＭ
２０００の構成と異なる点は、出力バッファ回路１１８
が、第２のクロック発生回路２０４からの内部クロック
信号ｉｎｔ．ＣＬＫ２により制御される構成となってい
る点である。

【０１７５】その他の点は、図１０に示した実施の形態
３のＳＤＲＡＭ２０００の構成と同様であるので、同一
部分には同一符号を付してその説明は繰返さない。

【０１７６】実施の形態３のＳＤＲＡＭ３０００におい
ては、出力バッファ回路１１８が、第２のクロック発生
回路２０４から出力される内部クロック信号ｉｎｔ．Ｃ
ＬＫ２により制御される構成となっているので、実施の
形態１において説明したとおり、出力バッファ回路が、
チップ中央部から離れたチップ端部に位置している場合
でも、外部クロック信号に応じて発生される内部クロッ
ク信号の伝達に要する遅延時間を低減でき、動作可能な
クロック周波数を増加させることが可能となる。

【０１７７】さらには、このような構成とした場合にお
いても、第２のクロック発生回路２０４に対して、外部
クロック信号を伝達する入力初段バッファ回路２００
は、信号／ＣＡＣＴにより制御され、ＳＤＲＡＭ３００
０のデータ読出モード期間中または、アクティブ期間中
においてのみ動作する構成となっているので、高速なア
クセスを可能とするために、それを構成するトランジス
タサイズ等を増加させた場合でも、スタンバイ状態にお
ける消費電力の増大を抑制することが可能となる。

【０１７８】［実施の形態４］実施の形態のＳＤＲＡＭ
の基本的な構成は、以下に説明する点を除いて、図１に
示したＳＤＲＡＭ１０００の構成と同様である。

【０１７９】すなわち、実施の形態４のＳＤＲＡＭにお
いては、実施の形態１のＳＤＲＡＭ１０００の構成にお
いて、第２のクロック発生回路２０４から出力バッファ
回路１１８に対して、内部クロック信号ｉｎｔ．ＣＬＫ
２を伝達する配線２０６または２０８の配線幅または隣
接する配線との配線間距離とをより高速動作に適した構
成としている。

【０１８０】図１５は、配線２０６または２０８と隣接
する他の配線との関係を模式的に示す図である。

【０１８１】ここで、配線幅をＬ、配線間距離をＳで表
わすこととする。図１６は、配線ピッチ、すなわち配線
幅Ｌと配線間距離Ｓとの和に対する、配線遅延時間と、
配線面積との関係を示すグラフである。

【０１８２】ここでは、配線幅Ｌと配線間距離Ｓとの比
を１に固定した場合について示している。

【０１８３】配線幅に対する配線間距離が一定値に保持
されている場合、配線遅延は、ピッチの増加に伴い、初
期的には減少していく。これは、配線幅の増大に伴っ
て、配線抵抗が減少するためである。

【０１８４】ただし、配線ピッチが４μｍを超えると、
逆に配線遅延量は増大していく。これは、配線幅が増大
したことにより、対地容量が増大し、逆に配線遅延量が
増加していくためである。

【０１８５】すなわち、配線遅延には、配線幅と配線間
距離を一定とした場合、最適値が存在することになる。

【０１８６】しかしながら、配線遅延の大きさのみか
ら、配線幅を決定するのは、配線面積の観点からすると
妥当ではない。

【０１８７】つまり、配線ピッチが増大するにつれて、
配線面積は一様に増加していくため、単純は配線遅延の
最適点が、チップ面積等も考慮した場合の最適点である
とは限らない。

【０１８８】そこで、逆にチップ面積等も考慮して、配
線遅延を決定することとすると、Ｌ／Ｓ＝１μｍ／１μ
ｍ程度が最適点となる。

【０１８９】このため、チップ内部の信号線は、ほとん
どこのピッチでレイアウトされている。しかしながら、
クロック信号を伝達する配線は、高速性が要求されるた
め、配線ピッチを最適点に設定するとすると、図１６に
示すとおり、Ｌ／Ｓ＝２μ／２μが最適となる。

【０１９０】Ｌ／Ｓの比が１である場合、上述のとお
り、Ｌ／Ｓ＝２μ／２μ程度が最適となるが、Ｌ／Ｓ＜
１にすれば、配線遅延はさらに小さくすることが可能と
なる。

【０１９１】また、配線幅Ｌおよび配線間距離Ｓの最適
点は、配線の厚み、配線周りの絶縁膜の誘電率等によっ
ても変化する。

【０１９２】したがって、クロック配線に対する配線幅
Ｌまたは配線間距離Ｓは、その周りに使用されている配
線の配線幅もしくは配線間間隔よりも大きくすることが
必要であって、クロック配線の配線幅または配線間距離
は、周囲の配線に比べて１．５倍以上の値とすることが
必要である。

【０１９３】このような値とすることで、他の信号配線
よりも高速動作が要求されるクロック信号配線の配線遅
延を、チップ全体として見た場合に最適化することが可
能となる。

【０１９４】

【発明の効果】請求項１記載の同期型ダイナミック型半
導体記憶装置は、出力バッファ回路を駆動するための内
部クロック信号を発生するクロック発生手段を、独立し
た構成としたので、出力バッファ回路への内部クロック
信号の伝達が、データ読出動作において、クリティカル
パスとなる場合であっても、その動作速度を向上させる
ことが可能である。

【０１９５】請求項２記載の同期型ダイナミック型半導
体記憶装置は、請求項１記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、出力バッファ回路を制御
するための内部クロック信号を発生する第２のクロック
発生手段に外部クロック信号を伝達する第２のクロック
入力バッファ手段の電流駆動能力を、他の内部回路を駆
動するための内部クロックを発生する第１のクロック発
生手段に対する第１のクロック入力バッファ手段よりも
大きくする構成としたので、出力バッファへのクロック
信号の伝達が動作速度のクリティカルパスとなる場合で
も、その動作速度を高速化することが可能である。

【０１９６】請求項３記載の同期型ダイナミック型半導
体記憶装置は、請求項１記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、出力バッファ回路を制御
するための内部クロック信号を発生する第２のクロック
発生手段およびそれに近接し外部クロック信号を伝達す
る第２のクロック入力バッファ手段を、他の内部回路を
駆動するための内部クロックを発生する第１のクロック
発生手段および第１のクロック入力バッファ手段とは別
系統としたので、出力バッファへのクロック信号の伝達
が動作速度のクリティカルパスとなる場合でも、その動
作速度を高速化するための設計の自由度が向上する。

【０１９７】請求項４記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成において、第２のクロック入力バッ
ファ手段は、データ読出動作モード中において活性状態
となる構成としたので、スタンバイ状態における消費電
力の増大を抑制することが可能である。

【０１９８】請求項５記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第１のクロック入力バッ
ファ手段は、セルフリフレッシュモード期間中は非活性
状態となるので、スタンバイ期間中の消費電力の増加を
抑制することが可能となる。

【０１９９】請求項６記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第２のクロック発生手段
から、チップ端部に存在する出力バッファに対して内部
クロック信号を伝達する配線の配線幅が、それに隣接す
る他の配線幅よりも大きな構成としたので、内部クロッ
ク信号の伝達を行なう配線の配線遅延を抑制することが
可能である。

【０２００】請求項７記載の同期型ダイナミック型半導
体記憶装置は、請求項３記載の同期型ダイナミック型半
導体記憶装置の構成において、第２のクロック発生手段
から、チップ端部に存在する出力バッファ回路へ内部ク
ロック信号を伝達する配線の配線間隔が、他の配線の配
線間隔よりも大きくする構成としたので、出力バッファ
回路に対して、内部クロック信号を伝達する配線の配線
遅延を抑制することが可能である。

【０２０１】請求項８記載の同期型ダイナミック型半導
体記憶装置は、第２のクロック発生手段から、チップの
両端部に存在する出力バッファ回路へ内部クロック信号
を伝達する配線の配線長が、チップの両側に対して同一
となるように構成することが可能で、内部クロック信号
のスキューを抑制することが可能である。

【０２０２】請求項９記載の同期型ダイナミック型半導
体記憶装置は、メモリセルから読出された読出データの
ラッチ動作のタイミングが、独立に設けられた第２のク
ロック発生手段からの内部クロックによって制御される
構成となっているので、メモリ容量の大容量化ととも
に、内部クロック信号を伝達する配線長が長くなった場
合でも、読出動作におけるアクセス時間の増大を抑制す
ることが可能である。

【０２０３】請求項１０記載の同期型ダイナミック型半
導体記憶装置は、制御手段や、第１および第２のクロッ
ク発生手段が、偶数個のメモリセルプレーンの配置され
ていないチップ中央の余裕領域に配置される構成となっ
ているので、チップの行および列のいずれの方向から見
ても、各メモリセルプレーンに対する制御手段等からの
配線長が最短となるように配置することが可能で、配線
遅延によるアクセス時間の増大を抑制することができ
る。さらに、データ出力手段への内部クロック信号は、
独立した第２のクロック発生手段により供給されるの
で、データ出力手段への内部クロック信号の伝達遅延を
抑制することが可能で、アクセス時間の増大を抑制する
ことが可能である。

【０２０４】請求項１１記載の同期型ダイナミック型半
導体記憶装置は、請求項１０記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、出力バッファ回路を
制御するための内部クロック信号を発生する第２のクロ
ック発生手段に外部クロック信号を伝達する第２のクロ
ック入力バッファ手段の電流駆動能力を、他の内部回路
を駆動するための内部クロックを発生する第１のクロッ
ク発生手段に対する第１のクロック入力バッファ手段よ
りも大きくする構成としたので、出力バッファへのクロ
ック信号の伝達が動作速度のクリティカルパスとなる場
合でも、その動作速度を高速化することが可能である。

【０２０５】請求項１２記載の同期型ダイナミック型半
導体記憶装置は、請求項１０記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、、出力バッファ回路
を制御するための内部クロック信号を発生する第２のク
ロック発生手段およびそれに近接し外部クロック信号を
伝達する第２のクロック入力バッファ手段を、他の内部
回路を駆動するための内部クロックを発生する第１のク
ロック発生手段および第１のクロック入力バッファ手段
とは別系統としたので、出力バッファへのクロック信号
の伝達が動作速度のクリティカルパスとなる場合でも、
その動作速度を高速化するための設計の自由度が向上す
る。

【０２０６】請求項１３記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、第２のクロック入力
バッファ手段は、データ読出動作モード中において活性
状態となる構成としたので、スタンバイ状態における消
費電力の増大を抑制することが可能である。

【０２０７】請求項１４記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第１のクロック入力
バッファ手段は、セルフリフレッシュモード期間中は非
活性状態となるので、スタンバイ期間中の消費電力の増
加を抑制することが可能となる。

【０２０８】請求項１５記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第２のクロック発生
手段から、チップ端部に存在する出力バッファに対して
内部クロック信号を伝達する配線の配線幅が、それに隣
接する他の配線幅よりも大きな構成としたので、内部ク
ロック信号の伝達を行なう配線の配線遅延を抑制するこ
とが可能である。

【０２０９】請求項１６記載の同期型ダイナミック型半
導体記憶装置は、請求項１２記載の同期型ダイナミック
型半導体記憶装置の構成において、第２のクロック発生
手段から、チップ端部に存在する出力バッファ回路へ内
部クロック信号を伝達する配線の配線間隔が、他の配線
の配線間隔よりも大きくする構成としたので、出力バッ
ファ回路に対して、内部クロック信号を伝達する配線の
配線遅延を抑制することが可能である。

【０２１０】請求項１７記載の同期型ダイナミック型半
導体記憶装置は、第２のクロック発生手段から、チップ
の両端部に存在する出力バッファ回路へ内部クロック信
号を伝達する配線の配線長が、チップの両側に対して同
一となるように構成することが可能で、内部クロック信
号のスキューを抑制することが可能である。

【０２１１】請求項１８記載の同期型ダイナミック型半
導体記憶装置は、メモリセルから読出された読出データ
のラッチ動作のタイミングが、独立に設けられた第２の
クロック発生手段からの内部クロックによって制御され
る構成となっているので、メモリ容量の大容量化ととも
に、内部クロック信号を伝達する配線長が長くなった場
合でも、読出動作におけるアクセス時間の増大を抑制す
ることが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＳＤＲＡＭ１０００
の構成を示す概略ブロック図である。

【図２】 ＳＤＲＡＭ１０００の内部クロック発生の主
要部を示すブロック図である。

【図３】 図２に示した内部クロック発生の主要部の構
成をさらに詳しく示す概略ブロック図である。

【図４】 ＳＤＲＡＭ１０００の動作を説明するための
タイミングチャートである。

【図５】 制御回路１００中に含まれる第１の部分回路
１１００の構成を示す概略ブロック図である。

【図６】 制御回路１００中に含まれる第２の部分回路
１２００の構成を示す概略ブロック図である。

【図７】 本発明の実施の形態２のＳＤＲＡＭの制御回
路１００中に含まれる第１の部分回路１３００の構成を
示す概略ブロック図である。

【図８】 実施の形態２のＳＤＲＡＭの制御回路１００
中に含まれる第２の部分回路１４００の構成を示す概略
ブロック図である。

【図９】 実施の形態２のＳＤＲＡＭの動作を説明する
ためのタイミングチャートである。

【図１０】 実施の形態３のＳＤＲＡＭ２０００の構成
を示す概略ブロック図である。

【図１１】 ＳＤＲＡＭ２０００の列系の回路構成を抜
き出して示す部分拡大図である。

【図１２】 図１１に示したバッファ回路の構成を示す
回路図である。

【図１３】 実施の形態３のＳＤＲＡＭ２０００の動作
を説明するためのタイミングチャートである。

【図１４】 実施の形態３のＳＤＲＡＭ２０００の変形
例のＳＤＲＡＭ３０００の構成を示す概略ブロック図で
ある。

【図１５】 クロック信号を伝達するための配線を模式
的に示す図である。

【図１６】 配線ピッチと配線遅延および配線面積との
関係を示す図である。

【図１７】 従来のＳＤＲＡＭのパッド配置の一例を示
す模式図である。

【図１８】 従来のＳＤＲＡＭのピン配置を説明するた
めの模式図である。

【図１９】 従来のＳＤＲＡＭの読出動作を説明するた
めのタイミングチャートである。

【図２０】 従来のＳＤＲＡＭの書込動作を説明するた
めのタイミングチャートである。

【図２１】 従来のＳＤＲＡＭ４０００の構成を示す概
略ブロック図である。

【図２２】 従来のＳＤＲＡＭ４０００のうち、内部ク
ロックを発生する構成部分を抽出して示す概略ブロック
図である。

【図２３】 図２２に示した概略ブロック図をより詳し
く説明するための回路図である。

【符号の説明】

１００ 制御回路、１０２ 第１のクロック発生回路、
１０６ 行デコーダ、１８０ 列デコーダ、１１０ 入
出力回路、１１２ 外部クロック入力パッド、１１４
データ入出力パッド、１１６ クロック信号用配線、１
１８ 出力バッファ回路、２００ 第２の入力初段回
路、２０２ 第１の入力初段回路、２０４第２のクロッ
ク発生回路、２０６、２０８ クロック信号用配線、Ｍ
♯０〜Ｍ♯３ メモリプレーン、１０００、２０００、
３０００、４０００ ＳＤＲＡＭ。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 一連のパルス列からなる外部クロック信
   号に同期して、制御信号およびアドレス信号を含む複数
   の外部信号を取込み、かつ、記憶データを出力する長方
   形形状の同期型ダイナミック型半導体記憶装置であっ
   て、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 前記外部クロック信号を受けて、内部クロック信号を出
   力する第１のクロック発生手段と、 前記内部クロック信号および前記外部信号に応じて、前
   記同期型ダイナミック型半導体記憶装置のデータ出力動
   作を制御する制御手段と、 前記複数の外部信号を受け、または前記記憶データを出
   力し、前記長方形形状の第１の辺方向に沿って配置され
   る複数の入出力端子とを備え、 前記複数の入出力端子は、 前記外部クロック信号を受ける外部クロック入力端子
   と、 前記外部クロック入力端子および前記制御手段を挟むよ
   うに配置される第１および第２のデータ入出力端子とを
   含み、 前記制御手段により制御され、前記第１のクロック発生
   手段からの前記内部クロック信号に同期して外部からの
   行アドレス信号に応じて前記メモリセルアレイの対応す
   る行を選択する行選択手段と、 前記制御手段により制御され、前記第１のクロック発生
   手段からの前記内部クロック信号に同期して列アドレス
   信号に応じて前記メモリセルアレイの対応する複数の列
   を選択し、選択された前記行および列に対応する複数の
   前記メモリセルの記憶データを読出す列選択手段と、 前記外部クロック入力端子からの前記外部クロック信号
   を受けて、内部クロック信号を出力する第２のクロック
   発生手段と、 前記列選択手段からの対応する前記記憶データを受け
   て、前記第２のクロック発生手段から直接受ける前記内
   部クロック信号に同期して、対応する前記第１および第
   ２のデータ入出力端子に前記記憶データをそれぞれ出力
   する第１および第２のデータ出力手段とをさらに備え
   る、同期型ダイナミック型半導体記憶装置。
2. 【請求項２】 前記外部クロック入力端子に対応して設
   けられ、前記第１のクロック発生手段に前記外部クロッ
   ク信号をバッファ処理して伝達する第１のクロック入力
   バッファ手段と、 前記外部クロック入力端子に対応して設けられ、前記第
   ２のクロック発生手段に前記外部クロック信号をバッフ
   ァ処理して伝達する、前記第１のクロック入力バッファ
   手段よりも電流駆動能力の大きな第２のクロック入力バ
   ッファ手段とをさらに備える、請求項１記載の同期型ダ
   イナミック型半導体記憶装置。
3. 【請求項３】 前記外部クロック入力端子に対応して設
   けられ、前記第１のクロック発生手段に前記外部クロッ
   ク信号をバッファ処理して伝達する第１のクロック入力
   バッファ手段と、 前記制御手段と前記第２のクロック発生手段間の距離に
   比較して前記第２のクロック発生手段に、より近接して
   配置され、前記外部クロック入力端子に与えられる前記
   外部クロック信号を、前記第２のクロック発生手段にバ
   ッファ処理して伝達する第２のクロック入力バッファ手
   段とをさらに備える、請求項１記載の同期型ダイナミッ
   ク型半導体記憶装置。
4. 【請求項４】 前記制御手段は、前記外部信号に応じ
   て、データ読出モードが指定されている期間は、前記第
   ２のクロック入力バッファ手段を活性状態とする、請求
   項３記載の同期型ダイナミック型半導体記憶装置。
5. 【請求項５】 前記制御手段は、前記外部信号に応じ
   て、セルフリフレッシュモードが指定されている期間中
   は、前記第１のクロック入力バッファ手段を非活性状態
   とする、請求項３記載の同期型ダイナミック型半導体記
   憶装置。
6. 【請求項６】 前記第２のクロック発生手段から前記第
   ２のデータ出力手段に向かって配置され、前記第２のデ
   ータ出力手段に、前記第２のクロック発生手段からの内
   部クロック信号を伝達する第１の配線と、 前記第２のクロック発生手段から前記第１のデータ出力
   手段に向かって設置され、前記第１のデータ出力手段
   に、前記第２のクロック発生手段からの内部クロック信
   号を伝達する第２の配線と、 前記外部クロック入力端子から前記第１のクロック発生
   手段に向かって配置され、前記第１のクロック発生手段
   に前記外部クロック信号を伝達する第３の配線とをさら
   に備え、 前記第１および第２の配線幅は、前記第３の配線の配線
   幅の１．５倍以上である、請求項３記載の同期型ダイナ
   ミック型半導体記憶装置。
7. 【請求項７】 前記第２のクロック発生手段から前記第
   ２のデータ出力手段に向かって接地され、前記第２のデ
   ータ出力手段に、前記第２のクロック発生手段からの内
   部クロック信号を伝達する第１の配線と、 前記第２のクロック発生手段から前記第１のデータ出力
   手段に向かって配置され、前記第１のデータ出力手段
   に、前記第２のクロック発生手段からの内部クロック信
   号を伝達する第２の配線と、 前記外部クロック入力端子から前記第１のクロック発生
   手段に向かって配置され、前記第１のクロック発生手段
   に前記外部クロック信号を伝達する第３の配線と、 前記制御手段と前記行選択手段および前記列選択手段と
   を接続する第４の配線とをさらに備え、 前記第１および第２の配線と隣接する前記第４の配線と
   の間の間隔は、前記第３の配線と隣接する前記第４の配
   線との間の間隔の１．５倍以上である、請求項３記載の
   同期型ダイナミック型半導体記憶装置。
8. 【請求項８】 前記第２のクロック入力バッファ手段お
   よび前記第２のクロック発生手段は、前記制御手段より
   も、前記第２のグループの入力端子側に設けられ、 前記第１の辺方向に沿って、前記第２のクロック発生手
   段から前記第２のデータ出力手段に向かって設置され、
   前記第２のデータ出力手段に、前記第２のクロック発生
   手段からの内部クロック信号を伝達する第１の配線と、 前記第１の辺方向に沿って、前記第１の配線と同一方向
   に第１の所定の長さ設置され、さらに折返されて、前記
   第１の辺方向に沿った前記第１の配線とは逆方向に第２
   の所定長さ設置されて、前記第１のデータ出力手段に、
   前記第２のクロック発生手段からの内部クロック信号を
   伝達する第２の配線とをさらに備える、請求項３記載の
   同期型ダイナミック型半導体記憶装置。
9. 【請求項９】 前記列選択手段により選択された複数の
   メモリセルからの記憶データをそれぞれ受けて、増幅す
   る複数のプリアンプ手段と、 前記プリアンプ手段に対応して設けられ、対応するプリ
   アンプ手段の指定された時点での出力を保持する複数の
   ラッチ手段と、 前記第２のクロック発生手段からの前記内部クロック信
   号を受けて、前記ラッチ手段のデータ保持を行なうタイ
   ミングを制御する、複数のローカル制御手段とをさらに
   備える、請求項３記載の同期型ダイナミック型半導体記
   憶装置。
10. 【請求項１０】 一連のパルス列からなる外部クロック
    信号に同期して、制御信号およびアドレス信号を含む複
    数の外部信号を取込み、かつ、記憶データを出力する長
    方形形状の同期型ダイナミック型半導体記憶装置であっ
    て、 前記長方形形状の、少なくとも長辺方向の中心軸および
    短辺方向の中心軸のいずれかに沿った所定の幅を有する
    余裕領域を残すように配置され、各々が行列状に配置さ
    れる複数のメモリセルを含む偶数個のメモリセルプレー
    ンを備え、 前記余裕領域は、 前記外部クロック信号を受けて、内部クロック信号を出
    力する第１のクロック発生手段と、 前記内部クロック信号および前記外部信号に応じて、前
    記同期型ダイナミック型半導体記憶装置のデータ出力動
    作を制御する制御手段と、 前記複数の外部信号を受け、または前記記憶データを出
    力し、前記余裕領域の沿う中心軸方向に沿って配置され
    る複数の入出力端子とを含み、 前記複数の入出力端子は、 前記外部クロック信号を受ける外部クロック入力端子
    と、 前記外部クロック入力端子および前記制御手段を挟むよ
    うに配置される第１および第２のデータ入出力端子とを
    有し、 前記余裕領域は、さらに、 前記制御手段により制御され、前記第１のクロック発生
    手段からの前記内部クロック信号に同期して外部からの
    行アドレス信号に応じて前記メモリセルプレーンの対応
    する行を選択する行選択手段と、 前記制御手段により制御され、前記第１のクロック発生
    手段からの前記内部クロック信号に同期して列アドレス
    信号に応じて前記メモリセルプレーンの対応する複数の
    列を選択し、選択された前記行および列に対応する複数
    の前記メモリセルの記憶データを読出す列選択手段と、 前記外部クロック入出力端子からの前記外部クロック信
    号を受けて、内部クロック信号を出力する第２のクロッ
    ク発生手段と、 前記列選択手段からの対応する前記記憶データを受け
    て、前記第２のクロック発生手段から直接受ける前記内
    部クロック信号に同期して、対応する前記第１および第
    ２のデータ入出力端子に前記記憶データをそれぞれ出力
    する第１および第２のデータ出力手段とを含む、同期型
    ダイナミック型半導体記憶装置。
11. 【請求項１１】 前記外部クロック入力端子に対応して
    設けられ、前記第１のクロック発生手段に前記外部クロ
    ック信号をバッファ処理して伝達する第１のクロック入
    力バッファ手段と、 前記外部クロック入力端子に対応して設けられ、前記第
    ２のクロック発生手段に前記外部クロック信号をバッフ
    ァ処理して伝達する、前記第１のクロック入力バッファ
    手段よりも電流駆動能力の大きな第２のクロック入力バ
    ッファ手段とをさらに備える、請求項１０記載の同期型
    ダイナミック型半導体記憶装置。
12. 【請求項１２】 前記外部クロック入力端子に対応して
    設けられ、前記第１のクロック発生手段に前記外部クロ
    ック信号をバッファ処理して伝達する第１のクロック入
    力バッファ手段と、 前記制御手段と前記第２のクロック発生手段間の距離に
    比較して前記第２のクロック発生手段に、より近接して
    配置され、前記外部クロック入力端子に与えられる前記
    外部クロック信号を、前記第２のクロック発生手段にバ
    ッファ処理して伝達する第２のクロック入力バッファ手
    段とをさらに備える、請求項１０記載の同期型ダイナミ
    ック型半導体記憶装置。
13. 【請求項１３】 前記制御手段は、前記外部信号に応じ
    て、データ読出モードが指定されている期間は、前記第
    ２のクロック入力バッファ手段を活性状態とする、請求
    項１２記載の同期型ダイナミック型半導体記憶装置。
14. 【請求項１４】 前記制御手段は、前記外部信号に応じ
    て、セルフリフレッシュモードが指定されている期間中
    は、前記第１のクロック入力バッファ手段を非活性状態
    とする、請求項１２記載の同期型ダイナミック型半導体
    記憶装置。
15. 【請求項１５】 前記第２のクロック発生手段から前記
    第２のデータ出力手段に向かって発生され、前記第２の
    データ出力手段に、前記第２のクロック発生手段からの
    内部クロック信号を伝達する第１の配線と、 前記第２のクロック発生手段から前記第１のデータ出力
    手段に向かって配置され、前記第１のデータ出力手段
    に、前記第２のクロック発生手段からの内部クロック信
    号を伝達する第２の配線と、 前記外部クロック入力端子から前記第１のクロック発生
    手段に向かって配置され、前記第１のクロック発生手段
    に前記外部クロック信号を伝達する第３の配線とをさら
    に備え、 前記第１および第２の配線幅は、前記第３の配線の配線
    幅の１．５倍以上である、請求項１２記載の同期型ダイ
    ナミック型半導体記憶装置。
16. 【請求項１６】 前記第２のクロック発生手段から前記
    第２のデータ出力手段に向かって設置され、前記第２の
    データ出力手段に、前記第２のクロック発生手段からの
    内部クロック信号を伝達する第１の配線と、 前記第２のクロック発生手段から前記第１のデータ出力
    手段に向かって設置され、前記第１のデータ出力手段
    に、前記第２のクロック発生手段からの内部クロック信
    号を伝達する第２の配線と、 前記外部クロック入力端子から前記第１のクロック発生
    手段に向かって設置され、前記第１のクロック発生手段
    に前記外部クロック信号を伝達する第３の配線と、 前記制御手段と前記行選択手段および前記列選択手段と
    を接続する第４の配線とをさらに備え、 前記第１および第２の配線と隣接する前記第４の配線と
    の間の間隔は、前記第３の配線と隣接する前記第４の配
    線との間の間隔の１．５倍以上である、請求項１２記載
    の同期型ダイナミック型半導体記憶装置。
17. 【請求項１７】 前記第２のクロック入力バッファ手段
    および前記第２のクロック発生手段は、前記制御手段よ
    りも、前記第２のグループの入出力端子側に設けられ、 前記余裕領域の沿う中心軸方向に沿って、前記第２のク
    ロック発生手段から前記第２のデータ出力手段に向かっ
    て設置され、前記第２のデータ出力手段に、前記第２の
    クロック発生手段からの内部クロック信号を伝達する第
    １の配線と、 前記余裕領域の沿う中心軸方向に沿って、前記第１の配
    線と同一方向に第１の所定の長さ設置され、さらに折返
    されて、前記余裕領域の沿う中心軸方向に沿った前記第
    １の配線とは逆方向に第２の所定長さ設置されて、前記
    第１のデータ出力手段に、前記第２のクロック発生手段
    からの内部クロック信号を伝達する第２の配線とをさら
    に備える、請求項１２記載の同期型ダイナミック型半導
    体記憶装置。
18. 【請求項１８】 前記列選択手段により選択された複数
    のメモリセルからの記憶データをそれぞれ受けて、増幅
    する複数のプリアンプ手段と、 前記プリアンプ手段に対応して設けられ、対応するプリ
    アンプ手段の指定された時点での出力を保持する複数の
    ラッチ手段と、 前記第２のクロック発生手段からの前記内部クロック信
    号を受けて、前記ラッチ手段のデータ保持を行なうタイ
    ミングを制御する、複数のローカル制御手段とをさらに
    備える、請求項１２記載の同期型ダイナミック型半導体
    記憶装置。