JP4012032B2 - データ通信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シリアル通信により複数のデータを伝送するデータ通信装置、および、データ通信方法に関する。
【０００２】
【従来の技術】
様々な機器において、機器内部に存在する装置間で、データのやり取りが行われており、機器の大規模化に伴って、扱うデータの量も増加する傾向にある。データが同一基板にある場合には、通常のバス形式でデータのやり取りを行うことも可能である。しかし、別々の基板間において束線などでバス形式のデータのやり取りを行う場合には、束線の本数が膨大になる。しかし、高速のデータ転送スピードを必要としない個所ではデータをシリアルでやり取りするようにして、束線の本数を削減する方法が知られている。
【０００３】
シリアル通信には、シリアル転送クロックを付加しながら通信を行うクロック同期式通信やクロックを付加しない非同期通信など様々な方式が存在する。クロックを付加しない通信方式は、束線の本数を減らせるという大きな利点を有している。これに対して、クロック同期式通信では、受信側に同期回路等の回路が必要ないため、回路構成が簡単なものとなり、全体として安価に構築できるという利点を有している。また、複写機やプリンタなどの装置で、内部のステッピングモータは一定時間ごとに駆動パルスを供給することでモータの回転を制御している。そこで、シリアルデータを一定周期で受信するようにすることで、回路規模を大きくせずにシリアル通信でステッピングモータを回転することが可能となっている。
【０００４】
（従来のシリアル通信例）
ここで、従来のシリアル通信例を、図７〜図１２に基づいて説明する。
【０００５】
図７は、従来の送信装置２００の内部回路である。送信装置２００の制御は、制御用ＣＰＵ２０１で行われる。ＣＰＵには、プログラム記憶装置としてＲＯＭメモリ２０２と、ＲＡＭメモリ２０３とが接続されている。通信クロック信号としてのＳ−ＣＬＯＣＫは、ＣＬＯＣＫ２０７で供給され、送信装置２００内部のいくつかの回路は、ＣＬＯＣＫ２０７からのクロックに同期して動作する。シリアルデータ信号としてのＳ−ＤＡＴＡを発生させるために、パラレル／シリアル変換回路２０６が存在する。この変換器へのデータは、ＣＰＵからラッチ回路２０４を介して供給される。ＣＰＵが通信を開始したいと決定した時点でパラレル／シリアル変換回路へのデータのロードが行われる。実際には、ＣＰＵのポートより信号が発生し（以下、送信開始元信号と記す）、ＳＹＮＣ回路２０８を介してＬＤ＊信号にロードデータが発生される。
【０００６】
図８に示すように、ＳＹＮＣ回路２０８は、Ｉｎ入力部の信号立下りエッジを検出して、入力されたクロック信号に同期した１クロック分の“Ｌ”信号を発生させるタイミング回路である。受信タイミング信号としてのＳ−ＬＡＴＣＨ＊は、ダウンカウンタ回路２０９によって発生される。ダウンカウントの開始はパラレル／シリアル変換回路２０６と同じくＳＹＮＣ回路２０８の出力に同期する。ラッチ回路２０４で設定されるシリアル通信データの有効であるビット数に、後述する受信装置１０２の内部ディレイ数（データラッチ部までに要するクロックの遅れ）を加算したものをダウンカウントのロード値としてＣＰＵからラッチ回路２０５を介して設定する。これにより、図９の受信装置４００側での受信確定タイミングが変更でき、受信装置の回路が変更になった場合でも容易に対応可能となる。
【０００７】
図９は、受信装置４００の内部回路である。同期式通信ではクロックも同時に転送するため、受信では特に固有のクロックを必要とはしない。受信装置４００には、シリアルデータをパラレルデータに変化するシリアル／パラレル変換回路４０２と、パラレルデータをラッチするラッチ回路４０３とが存在する。Ｓ−ＤＡＴＡは、Ｓ−ＣＬＯＣＫの立ち上がりエッジに同期して送信されてくるので、受信装置４００側では入力されたＳ−ＣＬＯＣＫを反転回路４０１で反転させシリアル／パラレル変換回路４０２での動作クロックとして使用する。結果として、Ｓ−ＣＬＯＣＫの立下りエッジで受信することで、通信ラインによる伝送遅れに対する余裕度を増すようになっている。ラッチ回路４０３は、Ｓ−ＬＡＴＣＨ＊の立ち上がりでシリアル／パラレル変換回路４０２からのパラレルデータを確定するようになっている。
【０００８】
図１０は、図７の送信装置２００と、図９の受信装置４００とを使用した場合の通信例である。ここでは、通信データの有効ビット数は８ビットとし、送りたいデータをＤ１［７：０］、既に受信装置４００側で確定しているデータをＤ０［７：０］としている。Ｓ−ＣＬＯＣＫの立ち上がりに同期してデータＤ１が０ビットから順に送信される。ＬＳＢファースト、ＭＳＢファーストはどちらでもよい。受信装置４００内のシリアル／パラレル変換回路４０２内部の回路が変わるだけである。８ビット目のデータＤ１［７］が転送されると同時にＳ−ＬＡＴＣＨ＊が１クロック分“Ｌ”になる。図９に示した受信回路では、特に内部ディレイが発生しないためＤ１［７］と同時となる。Ｓ−ＬＡＴＣＨ＊の立ち上がりに同期して、データがＤ０［７：０］からＤ１［７：０］に変更される。データの変更タイミングは、Ｓ−ＬＡＴＣＨ＊に依存している。このＳ−ＬＡＴＣＨ＊は、ＣＰＵ２０１のポート出力からダウンカウンタ２０９で設定されたダウンカウント値分の一定時間シフトして出力されるものである。結果として、ＣＰＵが一定タイミング毎に送信開始元信号（受信タイミング信号）を発生すれば、データ出力も一定タイミング毎に更新が行える構成となっている。
【０００９】
【発明が解決しようとする課題】
一般に、シリアル通信は、伝送するデータ量が増えれば増えるほど通信時間が長くなってくる。このような問題を抑制するためには、通信の転送速度（クロック同期式通信ならば転送クロック周波数）を上げて転送にかかる時間を短く抑えることになる。しかしながら、クロック信号が束線を経由して伝送されるクロック同期式通信では、転送クロックの周波数の増加は、放射電波ノイズの悪化につながる。クロックから発生する放射電波ノイズを抑制する方法としては、ＳＳＣＧ（スペクトラム拡散クロック発生器）によるノイズ対策手法が知られている。この手法は、一定幅で周波数を変調しながらクロックを発生するもので、微小区間の幅の変調ならば問題にならない場合には、大変有効な手法である。
【００１０】
図１１は、従来のデジタル複合機の本体構成を示し、上記課題を画像形成装置としてのデジタル複写機を例として詳細に説明する。原稿搬送部１３０は以下のように構成されている。原稿置き台１３１にセットされた原稿は給紙ローラー１３２によって１枚ずつ原稿読取位置まで搬送される。原稿読取位置はモータ１３６によって駆動される原稿搬送ベルト１３７で所定の位置に原稿が配置され原稿の読取動作が原稿読取部１２０にてなされる。原稿の読取動作後は、フラッパー１３５にて搬送経路が変更され、モータ１３６を逆転することで原稿が排出トレイ１３８に排出される。
【００１１】
原稿読取部１２０は以下のように構成されている。露光ランプ１２２は、蛍光灯、ハロゲンランプ等からなり、その長手方向に対して垂直方向に移動しながら、原稿載置ガラス（原稿台）１２６上の原稿を照射する。露光ランプ１２２の照射による原稿からの散乱光は、第１、第２、ミラー台１２１、１２３に反射され、レンズ１２４に到達する。この時、第１ミラー台１２１の移動に対して、第２のミラー台１２３は、１／２のスピードで移動し、照射した原稿面から、レンズ１２４までの距離は常に一定に保たれる。第１ミラー台１２１、第２ミラー台１２３は読み取りモータ１２５で移動する。原稿上の像は、ミラー台１２１、１２３、レンズ１２４を介して、数千個の受光素子がライン配列されたＣＣＤラインセンサー１２７の受光部上に結像し、ＣＣＤラインセンサー１２７により逐次、ライン単位で光電変換される。光電変換された信号は、図示せぬ信号処理部で処理され、ＰＷＭ変調されて出力される。
【００１２】
画像形成部１００は以下のように構成されている。露光制御部は、信号処理部の出力であるＰＷＭ変調した画像信号に基づいて半導体レーザ５０を駆動し、光ビームを定速回転している感光体５２の表面に照射する。この時、ドラム状の感光体５２の軸方向と平行にモータ５４で回転しているポリゴンミラー５１を用いて光ビームを偏向走査する。なお、感光体５２は、光ビームを照射する前に、図示せぬ前露光ランプによりドラム上の残量電荷が除電され、図示せぬ１次帯電器その表面が均一に帯電させている。従って、感光体５２は回転しながら光ビームを受けることにより、ドラム表面に静電潜像が形成される。そして、現像器５３により、ドラム表面の静電潜像を所定色の現像剤（トナー）で可視化する。
【００１３】
後述する転写紙給紙段１４０、１５０、１６０、１７０、１８０から搬送された転写紙は、レジストローラー５５まで搬送される。レジストローラー５５は、センサ５６を用いて転写紙の到達を検知し、感光体５２に形成された画像先端と、転写紙の先端のタイミングを合わせて転写位置に転写紙を給紙する。５７は転写帯電器で、感光体５２上の現像されたトナー像を給送された転写紙に転写する。転写後、感光体５２は、図示せぬクリーナーにより、残ったトナーを除去される。転写の終了した転写紙は、感光体５２の曲率が大きいため、感光体５２から分離しやすいが、さらに、図示せぬ除電針に電圧をかけることで、感光体５２と転写紙の間の吸着力を弱め、分離を行いやすくしている。
【００１４】
分離された転写紙は、定着部５８に送られトナーが定着される。１１０は、セラミック・ヒーター、及びフィルム１１１、２つのローラーで構成され、セラミック・ヒーター１１０の熱は、薄いフィルム１１１を介して効率よく伝達される。冷却ローラーは、定着部ローラーを放熱する。給送ローラーは、大ローラー１つと小ローラー２つで構成され、定着部からの転写紙を給送すると共に、転写紙の巻き癖を補正する。
【００１５】
方向フラッパー１１２は、被転写紙の排出先を動作モードに応じてトレイ１１４と搬送ユニット１９０とに切り替える。
【００１６】
搬送ユニット１９０は以下のように構成される。転写紙を後述する後処理装置１０まで搬送するためのユニットで、搬送ローラー１９１にて転写紙搬送している。１４０、１５０、１６０、１７０は本体給紙段であり同じ機構で構成されている。１８０は１４０、１５０、１６０、１７０より大量の転写紙を蓄積できるデッキ給紙段である。本体給紙段１４０、１５０、１６０、１７０はほぼ同等の構成を取っているので、本体給紙段１４０を例にとってその構成を説明する。転写紙を蓄積収納するカセット１４１の底面には、リフトアップモータ１４３によって上下する底板１４２が配置されている。この底板１４２が上昇することで所定の待機高さで転写紙を待機することができる。所定の位置で待機している転写紙は、ピックアップローラ１４４を使って給紙ローラー対１４５まで搬送される。給送ローラー対１４５は、給紙と逆回転方向にトルクがかけられており、これにより記録媒体の重送を防止しつつ転写紙を一枚ずつ搬送パスへと送り出している。また、搬送ローラー対１４６は本体給紙段１４０より下方にある給紙段から搬送されてきた転写紙をさらに上方に搬送するためのローラー対である。給紙モータ１４７は給紙ローラー対１４５と搬送ローラー対１４６を駆動するためのモータである。
【００１７】
デッキ給紙段１８０は以下のように構成されている。転写紙を蓄積収納する紙庫１８１の底面にも転写紙を待機位置まで上昇させる底板１８２が配置されている。底板１８２はモータ１８３によって回転するベルトに接続されており、ベルトが移動することで底板１８２の上昇・下降を制御している。待機位置にある転写紙はピックアップローラ１８５で給紙ローラー対１８４まで搬送され、本体給紙と同様に重送を防止しつつ転写紙を搬送パスへと搬送している。給紙モータ１８７は給紙ローラー対１８４を駆動するためのモータである。
【００１８】
後処理装置１０は、以下のように構成されている。画像形成部１００からの転写紙をローラー３２にて後処理装置１０内部に受け取る。受け取られた転写紙の出力先としてトレイ１４が選択されている場合にはフラッパー３３にて搬送方向が切り替えられローラー３４を用いて転写紙がトレイ１４に排出される。トレイ１４は通常処理中に割り込んで行う処理の排出先などテンポラリに使用する排出トレイである。
【００１９】
通常排出用のトレイはトレイ１８とトレイ１９である。これらのトレイにはフラッパ―３３で下方に搬送路を切り替えた後、さらにフラッパ―３０でローラー１６の方へ搬送路を選ぶことで排出できる。フラッパ―３０と３１で搬送路を垂直下方に選び、反転ローラー１５で搬送方向を逆転した場合には反転排紙が可能である。このトレイ１８、１９の排出時にはステイプラー１７を用いたステイプルが可能となっている。また、転写紙をトレイ１８とトレイ１９のいずれに出力するかはシフトモータ２０を用いてトレイ自体を上下させることで行う。
【００２０】
トレイ２７は製本時に使用する排出トレイである。ローラー１５からローラー２１へ転写紙を搬送し一次蓄積部２３へ転写紙を所定量蓄積する。蓄積終了後ステイプラ―２４で製本作業を行い、フラッパ―２５の方向を変更し蓄積時とは逆方向にローラー２２を回転させ、ローラー２６を経由してトレイ２７へと排出する。
【００２１】
画像形成部１００と原稿読取部１２０および本体給紙段１４０他、およびデッキ給紙段１８０が分離可能な構成となっている場合に、インターフェースの簡素化を考慮するとシリアル通信による接続方法が一般的である。この場合、画像形成部１００内部の図示せぬ制御装置からシリアル通信で各モータ、たとえば読み取りモータ１２５や給紙モータ１４７を制御することになる。
【００２２】
また、上述のように放射ノイズ低減のために通信クロックにＳＳＣＧ変調を施してしまうと各モータが制御装置つきである場合（たとえばＤＣブラシレスアウターロータモータ）にはその駆動精度などで問題は発生しないが、近年を多く使われているステッピングモータの場合には精度面で考慮しなければならない問題が存在する。
【００２３】
図１２はＳ−ＬＡＴＣＨ＊を用いた同期式シリアル通信で、ステッピングモータの励磁パターンの切り替わりを表した図である。ＳＳＣＧを使用しない場合は基準となる通信クロック周期が同じため、Ｓ−ＬＡＴＣＨ＊の更新タイミングが一定である。結果としてステッピングモータの回転スピードである周波数が一定となる。
【００２４】
１／Ｔ１＝１／Ｔ２＝１／Ｔ３＝１／Ｔ４
ＳＳＣＧを使用すると基準となる通信クロックが変動するため、Ｓ−ＬＡＴＣＨ＊の更新タイミング不規則となる。結果としてステッピングモータの周波数が不規則に変化する。
【００２５】
１／Ｔ５≠１／Ｔ６≠１／Ｔ７≠１／Ｔ８ ：状態式Ｉ
１／Ｔ７＜１／Ｔ６＜１／Ｔ５＜１／Ｔ８ ：状態式II
図１１のデジタル複合機のステッピングモータ駆動にＳＳＣＧを使用した場合の問題点として以下の２つが上げられる。
【００２６】
（１）画像劣化
画像の読み取りは読み取りモータ１２５が第１、第２、ミラー台１２１、１２３を一定速で駆動することによって所定の倍率で画像を読み取っている。この条件に対して、状態式Ｉのように速度が一定でない場合には読み取った画像が伸び縮みを繰り返す不良画像となる。
【００２７】
▲２▼紙搬送不良（モータ駆動不良）
給紙モータ１４７は高トルクを要求されるため動作周波数と脱調周波数とに余裕のない場合が多く存在する。そのような場合に状態式IIのように速度が変化すると１／Ｔ４において脱調周波数を超え、モータが脱調・停止してしまう可能性が出てくる。これを避けるためにはＳＳＣＧの周波数範囲・モータのトルク選定などで大きな制約が出てくる。
【００２８】
そこで、本発明の目的は、簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、エラーの少ない常に安定したシリアル通信を行うことが可能な、データ通信装置、および、データ通信方法を提供することにある。また、本発明の他の目的は、受信装置側において所望の一定タイミングでデータ出力を得て、高効率なシリアル通信を実現することが可能な、データ通信装置、および、データ通信方法を提供することにある。
【００２９】
さらに、本発明の他の目的は、送信装置と受信装置とを画像形成装置に組み込んだ構成において、負荷自体に周波数変調の影響が及ばないような制御を行うことにより、画像処理による高品質な画像を作成することが可能な、データ通信装置、および、データ通信方法を提供することにある。
【００３０】
【課題を解決するための手段】
本発明は、データ伝送用の通信クロック信号と該データを受信装置が受信する受信タイミング信号を同期させて同期式シリアルデータ通信を行うデータ通信装置において、基本クロック信号を生成する基本クロック生成手段と、前記基本クロック信号に基づいて、前記通信クロック信号と前記受信タイミング信号を生成するタイミング信号生成手段とを有し、前記タイミング信号生成手段は、前記通信クロック信号を所定数生成したことに応じて前記受信タイミング信号を生成し、かつ、前記受信タイミング信号の各周期間での前記通信クロック信号のクロック数が等しくなるように、前記通信クロック信号の周期を増減させるように制御することを特徴とするデータ通信装置を構成する。
【００３１】
また、シリアル通信により複数のデータを伝送する装置であって、伝送用の通信クロック信号と、該通信クロック信号に同期したシリアルの通信データ信号と、該通信データ信号の受信タイミングを示す受信タイミング信号とを用い、基本クロック信号に基づいて２ｍ倍（ｍは正の整数）までの高速クロック信号を生成する高速クロック生成手段と、前記生成された高速クロック信号を最小単位として、前記通信クロック信号および前記受信タイミング信号を各々独立した任意の時間長のクロックとして生成するタイミング信号生成手段とを具え、ここで、通信クロック生成手段は、前記基本クロック信号の周期をＴｏｒｇとし、前記受信タイミング信号の周期をＴｒｅｆとし、前記通信クロック信号の周期をＴｉとしたとき、前記受信タイミング信号は、前記基本クロック信号をｎ回カウントしたときに出力されるものであって、
【００３２】
【数１３】
【００３３】
として表され、前記通信クロック信号の周期Ｔｉは、前記基本クロック信号の周期Ｔｏｒｇに前記生成した高速クロック信号の複数個分の周期を加算若しくは減算することによって、
【００３４】
【数１４】
【００３５】
として表され、加算若しくは減算する時間は、前記受信タイミング信号の１周期を通してみると、その合計は、
【００３６】
【数１５】
【００３７】
で表されるように、０となるように選定することによって、データ通信装置を構成する。
【００４０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。各図において同一の参照番号を付した部材は同一部材を表すものとし、重複説明は省略する。
【００４１】
（システム構成）
図１は、本発明に係るデータ通信装置の１例を示す。ここでは、複写機やプリンタに代表される画像形成装置１００内に組み込んだ通信システムの構成を示す。本通信システムは、データを送る側の送信装置１０１と、データを受け取る側の受信装置１０２とによって構成される。受信装置１０２には、受信されたデータに基づいて駆動される負荷１０３が接続されている。各装置１０１，１０２間は、シリアルデータ通信のための通信線１１，１２，１３で接続されている。通信線１１〜１３は、以下の３線から構成される。通信線１１は、同期通信を行うためのクロックを示す、通信クロック信号としてのＳ−ＣＬＯＣＫである。通信線１２は、Ｓ−ＣＬＯＣＫに同期して転送されるデータを示す、シリアルデータ信号としてのＳ−ＤＡＴＡである。通信線１３は、受信装置１０２側で有効となるＳ−ＤＡＴＡを受け取るタイミングを示す、受信タイミング信号としてのＳ−ＬＡＴＣＨ＊である。送信装置１０１からのデータ転送は、Ｓ−ＣＬＯＣＫがクロック信号を出している場合にはいつでも転送状態となるが、そのデータを受信装置１０２が受け取るか否かはＳ−ＬＡＴＣＨ＊が決定する。特定パルスを一定間隔毎に供給することで回転を制御するようなステッピングモータを受信装置１０２側の負荷１０３として接続した場合でも、Ｓ−ＬＡＴＣＨ＊を一定間隔で発生するように送信装置１０１側が通信処理を行えば安定した回転を得ることができる。
【００４２】
（本発明の構成）
図２は、送信装置１０１の内部回路である。本例では、送信装置１０１から受信装置１０２へ、通信クロック信号Ｓ−ＣＬＯＣＫと、この通信クロック信号Ｓ−ＣＬＯＣＫに同期したシリアルデータ信号Ｓ−ＤＡＴＡと、受信装置１０２での通信データの受信タイミングを示す受信タイミング信号Ｓ−ＬＡＴＣＨ＊とを有して行われる同期式シリアル通信において、基本クロック信号であるＣＬＯＣＫ２０７のクロックを直接Ｓ−ＣＬＯＣＫとして使用するものではなく、周波数が変化する特定のクロックを生成してＳ−ＣＬＯＣＫとして新たに使用するものである。具体的には、図２に示す送信装置１０１内において、基準クロック生成手段である高速クロック生成手段としてのＰＬＬ回路６０１と、タイミング信号生成手段としてのクロック生成回路６００とを設けた。ＰＬＬ回路６０１は、基本クロック回路としてのＣＬＯＣＫ２０７によって生成された基本となる基本クロックを用いて２ｍ倍（ｍは正の整数）までの高速クロックを生成する機能をもつ。クロック生成回路６００は、ＰＬＬ回路６０１で生成された高速クロック信号を最小単位として、通信クロック信号および受信タイミング信号を各々独立した任意の時間長のクロックとして生成する機能をもつ。このクロック生成回路６００は、基本クロック信号の周期をＴｏｒｇとし、受信タイミング信号の周期をＴｒｅｆとし、通信クロック信号の周期をＴｉとしたとき、受信タイミング信号は、基本クロック信号をｎ回カウントしたときに出力されるものであり、
【００４３】
【数１７】
【００４４】
として表される。通信クロック信号の周期Ｔｉは、基本クロック信号の周期Ｔｏｒｇに、生成された高速クロック信号の複数個分の周期を加算若しくは減算することによって、
【００４５】
【数１８】
【００４６】
として表される。加算若しくは減算する時間は、受信タイミング信号の１周期を通してみると、その合計は、
【００４７】
【数１９】
【００４８】
で表されるように、０となるように選定する。
【００４９】
また、本システムにおいては、通信クロック信号の周期Ｔｉと、基本クロックの周期Ｔｏｒｇとの比が予め決められた基準値を下回らないように、高速クロックの加減算を決定するｋｉ値に限度値を設けてもよい。さらに、通信クロック信号は、立ち上がりエッジから立ち下がりエッジまでの時間Ｓは、
【００５０】
【数２０】
【００５１】
と一定であり、高速クロックの加減算を決定するｋｉ値で変化する時間は立ち下がりエッジから立ち上がりエッジまでの時間に限定してもよい。
【００５２】
基本クロック信号の周期Ｔｏｒｇと、受信タイミング信号の周期Ｔｒｅｆと、通信クロック信号の周期Ｔｉとの関係は、データパターンとしてメモリ６０５に記憶されている。
【００５３】
以下、図２の送信装置１０１における各部の構成について説明する。ＣＬＯＣＫ２０７からのクロックを元にＰＬＬ回路６０１で高速のクロック（以下、ＰＬＬ−ＣＬＯＣＫと記す）を生成する。ＰＬＬ回路６０１で生成されるクロックは入力される源クロックの２ｍ倍（ｍは正の整数）である。ＰＬＬ−ＣＬＯＣＫは、アップカウンタ６０２の動作クロックとして使用される。アップカウンタ６０２は、ロード後０からカウントアップするカウンタであり、ロードタイミングは、ＣＰＵ２０１のポートから出力される送信開始元信号（受信タイミング信号）を同期回路としてのＳＹＮＣ回路６０３でＰＬＬ−ＣＬＯＣＫと同期を取った信号でロードが開始される。アップカウンタ６０２のカウント値はセレクタ６０４を介した後、メモリ６０５のアドレスに入力される。
【００５４】
メモリ６０５は、内部に各アドレスに対して１ビットのデータを持つように構成されたメモリであり、入力されたアドレスに応じて“０”又は“１”のデータを出力する。メモリ６０５内のデータパターンは、シリアルデータ送信開始前にセレクタ６０４をＣＰＵバス側に切り替えて予め書き込まれるものである。その後、メモリ６０５のデータ出力をシリアル通信の基本クロックとして利用して、ＳＹＮＣ回路２０８と、パラレル／シリアル変換回路２０６と、ダウンカウンタ２０９とを、従来と同様に動作させることでシリアル通信が確立する。メモリ６０５に格納するデータパターンは、以下のような規則に基づいて決定される。
【００５５】
受信タイミング信号（送信開始元信号）の周期：Ｔｒｅｆ
基本クロック（ＣＬＯＣＫ２０７）の周期：Ｔｏｒｇ
１送信の総クロック数：ｎ
通信クロック信号（Ｓ−ＣＬＯＣＫ）の周期：Ｔｉ
【００５６】
【数２１】
【００５７】
ｍは、上述のようにＰＬＬ回路６０１の定倍数を示す。
【００５８】
結果として、ｋｉは、送信中のＳ−ＣＬＯＣＫの周波数変動状態を示す係数となる。本例では、ｋｉを以下のように定義する。
【００５９】
【数２２】
【００６０】
放射電波ノイズ等が低減するように周波数の変動を施したとしても、基準となるＴｒｅｆの１周期内でのクロック数が毎回等しくなるように定義されるため、受信装置側でのデータ更新タイミングに誤差は生じない。
【００６１】
（システム動作）
次に、本システムの動作について説明する。ここで、ＣＬＯＣＫ、ＰＬＬ−ＣＬＯＣＫ、ＰＬＬの定倍数を以下のように規定した場合を例にとって説明する。
【００６２】
Ｔｏｒｇ＝１μｓｅｃ（ＣＬＯＣＫ２０７＝１ＭＨｚ）
Ｔｒｅｆ＝０．５ｍｓｅｃ
ｍ＝４（ＰＬＬ−ＣＬＯＫ＝１６ＭＨｚ）
１送信の総クロック数ｎは、以下のようになる。
【００６３】
【数２３】
【００６４】
１送信中にクロックが５００個存在する場合、
５００＊２４＝８０００
となるので、メモリ６０５の容量としては、１＊８０００Ｂｉｔの容量を満足すればよいことになる。
【００６５】
図３および図４は、上記容量の条件でメモリ６０５に書き込まれるデータパターンの１例を示す。
【００６６】
図３のテーブル１では、周波数変動をかけないＣＬＯＣＫ２０７と同じクロックを出力する場合の例である。
【００６７】
図４のテーブル２では、以下のようにｋｉを定義した場合の例である。
係数ｋｉ＝＋１、＋２、−１、−２、０、０、＋１、＋２、−１、−２、…
【００６８】
図４は、８０００個のデータのうち１６０個を示したものであるが、１６０個終了時点でｋｉの総合計が０になるように定義されている。このようにして８０００個終了時点でも総合計が０になるように定義する。また、テーブル２では、クロックデューティ５０％を維持するように定義した場合の例である。クロックデューティは決して５０％固定のものではない。条件によってはＣＬＯＣＫ２０７の“Ｈ”時間と同じ“Ｈ”時間を維持して“Ｌ”時間のみ変更することもありうる。また、係数の最大値も±２に限定されるものではない。全ては受信装置１０２側の受信タイミングに余裕があるかどうかで決定される。
【００６９】
図５は、テーブル１とテーブル２に対応するＳ−ＣＬＯＣＫ波形７１１，７１２を示す。図５（ａ）のＳ−ＣＬＯＣＫ波形７１１は、周期Ｔ０で一定であるが、図５（ｂ）のＳ−ＣＬＯＣＫ波形７１２は、周期Ｔ１，Ｔ２，Ｔ３，…，というように変化している。これにより、図５（ｂ）のテーブル２のＳ−ＣＬＯＣＫ波形７１１は、図５（ａ）のテーブル１のＳ−ＣＬＯＣＫ波形７１２と比べて周波数が変化していることがわかる。このようにして周波数変動が可能となる。
【００７０】
図６は、シリアルデータ通信のクロックラインから放射される放射電波ノイズの比較例を示す。ここでは、Ｓ−ＣＬＯＣＫ波形７１１，７１２の特定高調波ｆ０におけるスペクトラム強度７２１，７２２を示す。図６（ａ）の周波数ｆ０のスペクトラム強度７２１は、図５（ａ）の周期Ｔ０のＳ−ＣＬＯＣＫ波形７１１に対応する。図６（ｂ）の周波数ｆ０，±ｆ１，±ｆ２のスペクトラム強度７２２は、図５（ｂ）の周期Ｔ１，Ｔ２，Ｔ３のＳ−ＣＬＯＣＫ波形７１２に対応する。テーブル１の状態では、常時同じ周波数のクロックが出ているため、ｆ０のスペクトラム強度７２１は高いものとなる。これに比べて、テーブル２のスペクトラム強度７２２ではピークとなる周波数が分散する。図６（ｂ）の例では、周波数を−２、−１、０、＋１、＋２と分散させているため、スペクトラム波形７２２としては５つのピークに分散する。一定周期（Ｔｒｅｆ）内で同一の周波数の回数が減っているため、当然スペクトラムのピーク値もテーブル１の場合より著しく減少する。これにより、放射電波ノイズレベルの改善が得られる。以上の説明により、伝送用の通信クロック信号（Ｓ−ＣＬＯＣＫ）を周波数が変動するように生成することによって、放射電波ノイズを低減させることができ、また、受信装置１０２側で一定時間毎に出力データを変化させる場合や、周波数が変動するクロックを使用したシリアル通信の場合においても、受信装置１０２側において所望の一定タイミングでデータ出力を得ることができる。
【００７１】
なお、本発明は、複数の機器（例えば、ホストコンピュータ、インターフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、１つの機器（例えば、ＰＤＡ（個人情報管理）機器のような小型の画像処理機器、複写機、ファクシミリ装置）からなる装置に適用してもよい。また、本発明は、システム或いは装置にプログラムを供給することによって達成される場合にも適用できることはいうまでもない。そして、本発明を達成するためのソフトウェアによって表されるプログラムを格納した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の効果を享受することが可能となる。この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード（ＩＣメモリカード）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰＲＯＭなど）などを用いることができる。また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７２】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるャｃ鰍ノ書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、エラーの少ない常に安定したシリアル通信を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である、画像形成装置における送信装置と受信装置とを含む通信システムの構成例を示すブロック図である。
【図２】送信装置の内部構成を示すブロック図である。
【図３】メモリに記憶されるデータパターンのテーブル１の例を示す説明図である。
【図４】メモリに記憶されるデータパターンのテーブル２の例を示す説明図である。
【図５】テーブル１とテーブル２の場合の通信クロック信号Ｓ−ＣＬＯＣＫの波形を示す波形図である。
【図６】テーブル１とテーブル２の場合の図５に対応したスペクトラム強度波形を示す波形図である。
【図７】従来の送信装置の内部構成を示すブロック図である。
【図８】ＳＹＮＣ回路の構成を示すブロック図である。
【図９】受信装置の内部構成を示すブロック図である。
【図１０】図７の送信装置と図９の受信装置との間の通信に使用する信号例を示すタイミングチャートである。
【図１１】画像形成装置としてのデジタル複写機の断面図である。
【図１２】Ｓ−ＬＡＴＣＨ＊を用いた同期式シリアル通信で、ステッピングモータの励磁パターンの切り替わりを表した図である。
【符号の説明】
１ 画像形成装置
１１ 通信線（Ｓ−ＣＬＯＣＫ）
１２ 通信線（Ｓ−ＤＡＴＡ）
１３ 通信線（Ｓ−ＬＡＴＣＨ＊）
１０１ 送信装置
１０２ 受信装置
１０３ 負荷
６００ クロック生成回路
６０１ ＰＬＬ回路
６０２ アップカウンタ
６０３ 同期回路
６０４ セレクタ
６０５ メモリ
７０１，７０２ テーブル
【発明の属する技術分野】
本発明は、シリアル通信により複数のデータを伝送するデータ通信装置、および、データ通信方法に関する。
【０００２】
【従来の技術】
様々な機器において、機器内部に存在する装置間で、データのやり取りが行われており、機器の大規模化に伴って、扱うデータの量も増加する傾向にある。データが同一基板にある場合には、通常のバス形式でデータのやり取りを行うことも可能である。しかし、別々の基板間において束線などでバス形式のデータのやり取りを行う場合には、束線の本数が膨大になる。しかし、高速のデータ転送スピードを必要としない個所ではデータをシリアルでやり取りするようにして、束線の本数を削減する方法が知られている。
【０００３】
シリアル通信には、シリアル転送クロックを付加しながら通信を行うクロック同期式通信やクロックを付加しない非同期通信など様々な方式が存在する。クロックを付加しない通信方式は、束線の本数を減らせるという大きな利点を有している。これに対して、クロック同期式通信では、受信側に同期回路等の回路が必要ないため、回路構成が簡単なものとなり、全体として安価に構築できるという利点を有している。また、複写機やプリンタなどの装置で、内部のステッピングモータは一定時間ごとに駆動パルスを供給することでモータの回転を制御している。そこで、シリアルデータを一定周期で受信するようにすることで、回路規模を大きくせずにシリアル通信でステッピングモータを回転することが可能となっている。
【０００４】
（従来のシリアル通信例）
ここで、従来のシリアル通信例を、図７〜図１２に基づいて説明する。
【０００５】
図７は、従来の送信装置２００の内部回路である。送信装置２００の制御は、制御用ＣＰＵ２０１で行われる。ＣＰＵには、プログラム記憶装置としてＲＯＭメモリ２０２と、ＲＡＭメモリ２０３とが接続されている。通信クロック信号としてのＳ−ＣＬＯＣＫは、ＣＬＯＣＫ２０７で供給され、送信装置２００内部のいくつかの回路は、ＣＬＯＣＫ２０７からのクロックに同期して動作する。シリアルデータ信号としてのＳ−ＤＡＴＡを発生させるために、パラレル／シリアル変換回路２０６が存在する。この変換器へのデータは、ＣＰＵからラッチ回路２０４を介して供給される。ＣＰＵが通信を開始したいと決定した時点でパラレル／シリアル変換回路へのデータのロードが行われる。実際には、ＣＰＵのポートより信号が発生し（以下、送信開始元信号と記す）、ＳＹＮＣ回路２０８を介してＬＤ＊信号にロードデータが発生される。
【０００６】
図８に示すように、ＳＹＮＣ回路２０８は、Ｉｎ入力部の信号立下りエッジを検出して、入力されたクロック信号に同期した１クロック分の“Ｌ”信号を発生させるタイミング回路である。受信タイミング信号としてのＳ−ＬＡＴＣＨ＊は、ダウンカウンタ回路２０９によって発生される。ダウンカウントの開始はパラレル／シリアル変換回路２０６と同じくＳＹＮＣ回路２０８の出力に同期する。ラッチ回路２０４で設定されるシリアル通信データの有効であるビット数に、後述する受信装置１０２の内部ディレイ数（データラッチ部までに要するクロックの遅れ）を加算したものをダウンカウントのロード値としてＣＰＵからラッチ回路２０５を介して設定する。これにより、図９の受信装置４００側での受信確定タイミングが変更でき、受信装置の回路が変更になった場合でも容易に対応可能となる。
【０００７】
図９は、受信装置４００の内部回路である。同期式通信ではクロックも同時に転送するため、受信では特に固有のクロックを必要とはしない。受信装置４００には、シリアルデータをパラレルデータに変化するシリアル／パラレル変換回路４０２と、パラレルデータをラッチするラッチ回路４０３とが存在する。Ｓ−ＤＡＴＡは、Ｓ−ＣＬＯＣＫの立ち上がりエッジに同期して送信されてくるので、受信装置４００側では入力されたＳ−ＣＬＯＣＫを反転回路４０１で反転させシリアル／パラレル変換回路４０２での動作クロックとして使用する。結果として、Ｓ−ＣＬＯＣＫの立下りエッジで受信することで、通信ラインによる伝送遅れに対する余裕度を増すようになっている。ラッチ回路４０３は、Ｓ−ＬＡＴＣＨ＊の立ち上がりでシリアル／パラレル変換回路４０２からのパラレルデータを確定するようになっている。
【０００８】
図１０は、図７の送信装置２００と、図９の受信装置４００とを使用した場合の通信例である。ここでは、通信データの有効ビット数は８ビットとし、送りたいデータをＤ１［７：０］、既に受信装置４００側で確定しているデータをＤ０［７：０］としている。Ｓ−ＣＬＯＣＫの立ち上がりに同期してデータＤ１が０ビットから順に送信される。ＬＳＢファースト、ＭＳＢファーストはどちらでもよい。受信装置４００内のシリアル／パラレル変換回路４０２内部の回路が変わるだけである。８ビット目のデータＤ１［７］が転送されると同時にＳ−ＬＡＴＣＨ＊が１クロック分“Ｌ”になる。図９に示した受信回路では、特に内部ディレイが発生しないためＤ１［７］と同時となる。Ｓ−ＬＡＴＣＨ＊の立ち上がりに同期して、データがＤ０［７：０］からＤ１［７：０］に変更される。データの変更タイミングは、Ｓ−ＬＡＴＣＨ＊に依存している。このＳ−ＬＡＴＣＨ＊は、ＣＰＵ２０１のポート出力からダウンカウンタ２０９で設定されたダウンカウント値分の一定時間シフトして出力されるものである。結果として、ＣＰＵが一定タイミング毎に送信開始元信号（受信タイミング信号）を発生すれば、データ出力も一定タイミング毎に更新が行える構成となっている。
【０００９】
【発明が解決しようとする課題】
一般に、シリアル通信は、伝送するデータ量が増えれば増えるほど通信時間が長くなってくる。このような問題を抑制するためには、通信の転送速度（クロック同期式通信ならば転送クロック周波数）を上げて転送にかかる時間を短く抑えることになる。しかしながら、クロック信号が束線を経由して伝送されるクロック同期式通信では、転送クロックの周波数の増加は、放射電波ノイズの悪化につながる。クロックから発生する放射電波ノイズを抑制する方法としては、ＳＳＣＧ（スペクトラム拡散クロック発生器）によるノイズ対策手法が知られている。この手法は、一定幅で周波数を変調しながらクロックを発生するもので、微小区間の幅の変調ならば問題にならない場合には、大変有効な手法である。
【００１０】
図１１は、従来のデジタル複合機の本体構成を示し、上記課題を画像形成装置としてのデジタル複写機を例として詳細に説明する。原稿搬送部１３０は以下のように構成されている。原稿置き台１３１にセットされた原稿は給紙ローラー１３２によって１枚ずつ原稿読取位置まで搬送される。原稿読取位置はモータ１３６によって駆動される原稿搬送ベルト１３７で所定の位置に原稿が配置され原稿の読取動作が原稿読取部１２０にてなされる。原稿の読取動作後は、フラッパー１３５にて搬送経路が変更され、モータ１３６を逆転することで原稿が排出トレイ１３８に排出される。
【００１１】
原稿読取部１２０は以下のように構成されている。露光ランプ１２２は、蛍光灯、ハロゲンランプ等からなり、その長手方向に対して垂直方向に移動しながら、原稿載置ガラス（原稿台）１２６上の原稿を照射する。露光ランプ１２２の照射による原稿からの散乱光は、第１、第２、ミラー台１２１、１２３に反射され、レンズ１２４に到達する。この時、第１ミラー台１２１の移動に対して、第２のミラー台１２３は、１／２のスピードで移動し、照射した原稿面から、レンズ１２４までの距離は常に一定に保たれる。第１ミラー台１２１、第２ミラー台１２３は読み取りモータ１２５で移動する。原稿上の像は、ミラー台１２１、１２３、レンズ１２４を介して、数千個の受光素子がライン配列されたＣＣＤラインセンサー１２７の受光部上に結像し、ＣＣＤラインセンサー１２７により逐次、ライン単位で光電変換される。光電変換された信号は、図示せぬ信号処理部で処理され、ＰＷＭ変調されて出力される。
【００１２】
画像形成部１００は以下のように構成されている。露光制御部は、信号処理部の出力であるＰＷＭ変調した画像信号に基づいて半導体レーザ５０を駆動し、光ビームを定速回転している感光体５２の表面に照射する。この時、ドラム状の感光体５２の軸方向と平行にモータ５４で回転しているポリゴンミラー５１を用いて光ビームを偏向走査する。なお、感光体５２は、光ビームを照射する前に、図示せぬ前露光ランプによりドラム上の残量電荷が除電され、図示せぬ１次帯電器その表面が均一に帯電させている。従って、感光体５２は回転しながら光ビームを受けることにより、ドラム表面に静電潜像が形成される。そして、現像器５３により、ドラム表面の静電潜像を所定色の現像剤（トナー）で可視化する。
【００１３】
後述する転写紙給紙段１４０、１５０、１６０、１７０、１８０から搬送された転写紙は、レジストローラー５５まで搬送される。レジストローラー５５は、センサ５６を用いて転写紙の到達を検知し、感光体５２に形成された画像先端と、転写紙の先端のタイミングを合わせて転写位置に転写紙を給紙する。５７は転写帯電器で、感光体５２上の現像されたトナー像を給送された転写紙に転写する。転写後、感光体５２は、図示せぬクリーナーにより、残ったトナーを除去される。転写の終了した転写紙は、感光体５２の曲率が大きいため、感光体５２から分離しやすいが、さらに、図示せぬ除電針に電圧をかけることで、感光体５２と転写紙の間の吸着力を弱め、分離を行いやすくしている。
【００１４】
分離された転写紙は、定着部５８に送られトナーが定着される。１１０は、セラミック・ヒーター、及びフィルム１１１、２つのローラーで構成され、セラミック・ヒーター１１０の熱は、薄いフィルム１１１を介して効率よく伝達される。冷却ローラーは、定着部ローラーを放熱する。給送ローラーは、大ローラー１つと小ローラー２つで構成され、定着部からの転写紙を給送すると共に、転写紙の巻き癖を補正する。
【００１５】
方向フラッパー１１２は、被転写紙の排出先を動作モードに応じてトレイ１１４と搬送ユニット１９０とに切り替える。
【００１６】
搬送ユニット１９０は以下のように構成される。転写紙を後述する後処理装置１０まで搬送するためのユニットで、搬送ローラー１９１にて転写紙搬送している。１４０、１５０、１６０、１７０は本体給紙段であり同じ機構で構成されている。１８０は１４０、１５０、１６０、１７０より大量の転写紙を蓄積できるデッキ給紙段である。本体給紙段１４０、１５０、１６０、１７０はほぼ同等の構成を取っているので、本体給紙段１４０を例にとってその構成を説明する。転写紙を蓄積収納するカセット１４１の底面には、リフトアップモータ１４３によって上下する底板１４２が配置されている。この底板１４２が上昇することで所定の待機高さで転写紙を待機することができる。所定の位置で待機している転写紙は、ピックアップローラ１４４を使って給紙ローラー対１４５まで搬送される。給送ローラー対１４５は、給紙と逆回転方向にトルクがかけられており、これにより記録媒体の重送を防止しつつ転写紙を一枚ずつ搬送パスへと送り出している。また、搬送ローラー対１４６は本体給紙段１４０より下方にある給紙段から搬送されてきた転写紙をさらに上方に搬送するためのローラー対である。給紙モータ１４７は給紙ローラー対１４５と搬送ローラー対１４６を駆動するためのモータである。
【００１７】
デッキ給紙段１８０は以下のように構成されている。転写紙を蓄積収納する紙庫１８１の底面にも転写紙を待機位置まで上昇させる底板１８２が配置されている。底板１８２はモータ１８３によって回転するベルトに接続されており、ベルトが移動することで底板１８２の上昇・下降を制御している。待機位置にある転写紙はピックアップローラ１８５で給紙ローラー対１８４まで搬送され、本体給紙と同様に重送を防止しつつ転写紙を搬送パスへと搬送している。給紙モータ１８７は給紙ローラー対１８４を駆動するためのモータである。
【００１８】
後処理装置１０は、以下のように構成されている。画像形成部１００からの転写紙をローラー３２にて後処理装置１０内部に受け取る。受け取られた転写紙の出力先としてトレイ１４が選択されている場合にはフラッパー３３にて搬送方向が切り替えられローラー３４を用いて転写紙がトレイ１４に排出される。トレイ１４は通常処理中に割り込んで行う処理の排出先などテンポラリに使用する排出トレイである。
【００１９】
通常排出用のトレイはトレイ１８とトレイ１９である。これらのトレイにはフラッパ―３３で下方に搬送路を切り替えた後、さらにフラッパ―３０でローラー１６の方へ搬送路を選ぶことで排出できる。フラッパ―３０と３１で搬送路を垂直下方に選び、反転ローラー１５で搬送方向を逆転した場合には反転排紙が可能である。このトレイ１８、１９の排出時にはステイプラー１７を用いたステイプルが可能となっている。また、転写紙をトレイ１８とトレイ１９のいずれに出力するかはシフトモータ２０を用いてトレイ自体を上下させることで行う。
【００２０】
トレイ２７は製本時に使用する排出トレイである。ローラー１５からローラー２１へ転写紙を搬送し一次蓄積部２３へ転写紙を所定量蓄積する。蓄積終了後ステイプラ―２４で製本作業を行い、フラッパ―２５の方向を変更し蓄積時とは逆方向にローラー２２を回転させ、ローラー２６を経由してトレイ２７へと排出する。
【００２１】
画像形成部１００と原稿読取部１２０および本体給紙段１４０他、およびデッキ給紙段１８０が分離可能な構成となっている場合に、インターフェースの簡素化を考慮するとシリアル通信による接続方法が一般的である。この場合、画像形成部１００内部の図示せぬ制御装置からシリアル通信で各モータ、たとえば読み取りモータ１２５や給紙モータ１４７を制御することになる。
【００２２】
また、上述のように放射ノイズ低減のために通信クロックにＳＳＣＧ変調を施してしまうと各モータが制御装置つきである場合（たとえばＤＣブラシレスアウターロータモータ）にはその駆動精度などで問題は発生しないが、近年を多く使われているステッピングモータの場合には精度面で考慮しなければならない問題が存在する。
【００２３】
図１２はＳ−ＬＡＴＣＨ＊を用いた同期式シリアル通信で、ステッピングモータの励磁パターンの切り替わりを表した図である。ＳＳＣＧを使用しない場合は基準となる通信クロック周期が同じため、Ｓ−ＬＡＴＣＨ＊の更新タイミングが一定である。結果としてステッピングモータの回転スピードである周波数が一定となる。
【００２４】
１／Ｔ１＝１／Ｔ２＝１／Ｔ３＝１／Ｔ４
ＳＳＣＧを使用すると基準となる通信クロックが変動するため、Ｓ−ＬＡＴＣＨ＊の更新タイミング不規則となる。結果としてステッピングモータの周波数が不規則に変化する。
【００２５】
１／Ｔ５≠１／Ｔ６≠１／Ｔ７≠１／Ｔ８ ：状態式Ｉ
１／Ｔ７＜１／Ｔ６＜１／Ｔ５＜１／Ｔ８ ：状態式II
図１１のデジタル複合機のステッピングモータ駆動にＳＳＣＧを使用した場合の問題点として以下の２つが上げられる。
【００２６】
（１）画像劣化
画像の読み取りは読み取りモータ１２５が第１、第２、ミラー台１２１、１２３を一定速で駆動することによって所定の倍率で画像を読み取っている。この条件に対して、状態式Ｉのように速度が一定でない場合には読み取った画像が伸び縮みを繰り返す不良画像となる。
【００２７】
▲２▼紙搬送不良（モータ駆動不良）
給紙モータ１４７は高トルクを要求されるため動作周波数と脱調周波数とに余裕のない場合が多く存在する。そのような場合に状態式IIのように速度が変化すると１／Ｔ４において脱調周波数を超え、モータが脱調・停止してしまう可能性が出てくる。これを避けるためにはＳＳＣＧの周波数範囲・モータのトルク選定などで大きな制約が出てくる。
【００２８】
そこで、本発明の目的は、簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、エラーの少ない常に安定したシリアル通信を行うことが可能な、データ通信装置、および、データ通信方法を提供することにある。また、本発明の他の目的は、受信装置側において所望の一定タイミングでデータ出力を得て、高効率なシリアル通信を実現することが可能な、データ通信装置、および、データ通信方法を提供することにある。
【００２９】
さらに、本発明の他の目的は、送信装置と受信装置とを画像形成装置に組み込んだ構成において、負荷自体に周波数変調の影響が及ばないような制御を行うことにより、画像処理による高品質な画像を作成することが可能な、データ通信装置、および、データ通信方法を提供することにある。
【００３０】
【課題を解決するための手段】
本発明は、データ伝送用の通信クロック信号と該データを受信装置が受信する受信タイミング信号を同期させて同期式シリアルデータ通信を行うデータ通信装置において、基本クロック信号を生成する基本クロック生成手段と、前記基本クロック信号に基づいて、前記通信クロック信号と前記受信タイミング信号を生成するタイミング信号生成手段とを有し、前記タイミング信号生成手段は、前記通信クロック信号を所定数生成したことに応じて前記受信タイミング信号を生成し、かつ、前記受信タイミング信号の各周期間での前記通信クロック信号のクロック数が等しくなるように、前記通信クロック信号の周期を増減させるように制御することを特徴とするデータ通信装置を構成する。
【００３１】
また、シリアル通信により複数のデータを伝送する装置であって、伝送用の通信クロック信号と、該通信クロック信号に同期したシリアルの通信データ信号と、該通信データ信号の受信タイミングを示す受信タイミング信号とを用い、基本クロック信号に基づいて２ｍ倍（ｍは正の整数）までの高速クロック信号を生成する高速クロック生成手段と、前記生成された高速クロック信号を最小単位として、前記通信クロック信号および前記受信タイミング信号を各々独立した任意の時間長のクロックとして生成するタイミング信号生成手段とを具え、ここで、通信クロック生成手段は、前記基本クロック信号の周期をＴｏｒｇとし、前記受信タイミング信号の周期をＴｒｅｆとし、前記通信クロック信号の周期をＴｉとしたとき、前記受信タイミング信号は、前記基本クロック信号をｎ回カウントしたときに出力されるものであって、
【００３２】
【数１３】
として表され、前記通信クロック信号の周期Ｔｉは、前記基本クロック信号の周期Ｔｏｒｇに前記生成した高速クロック信号の複数個分の周期を加算若しくは減算することによって、
【００３４】
【数１４】
として表され、加算若しくは減算する時間は、前記受信タイミング信号の１周期を通してみると、その合計は、
【００３６】
【数１５】
で表されるように、０となるように選定することによって、データ通信装置を構成する。
【００４０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。各図において同一の参照番号を付した部材は同一部材を表すものとし、重複説明は省略する。
【００４１】
（システム構成）
図１は、本発明に係るデータ通信装置の１例を示す。ここでは、複写機やプリンタに代表される画像形成装置１００内に組み込んだ通信システムの構成を示す。本通信システムは、データを送る側の送信装置１０１と、データを受け取る側の受信装置１０２とによって構成される。受信装置１０２には、受信されたデータに基づいて駆動される負荷１０３が接続されている。各装置１０１，１０２間は、シリアルデータ通信のための通信線１１，１２，１３で接続されている。通信線１１〜１３は、以下の３線から構成される。通信線１１は、同期通信を行うためのクロックを示す、通信クロック信号としてのＳ−ＣＬＯＣＫである。通信線１２は、Ｓ−ＣＬＯＣＫに同期して転送されるデータを示す、シリアルデータ信号としてのＳ−ＤＡＴＡである。通信線１３は、受信装置１０２側で有効となるＳ−ＤＡＴＡを受け取るタイミングを示す、受信タイミング信号としてのＳ−ＬＡＴＣＨ＊である。送信装置１０１からのデータ転送は、Ｓ−ＣＬＯＣＫがクロック信号を出している場合にはいつでも転送状態となるが、そのデータを受信装置１０２が受け取るか否かはＳ−ＬＡＴＣＨ＊が決定する。特定パルスを一定間隔毎に供給することで回転を制御するようなステッピングモータを受信装置１０２側の負荷１０３として接続した場合でも、Ｓ−ＬＡＴＣＨ＊を一定間隔で発生するように送信装置１０１側が通信処理を行えば安定した回転を得ることができる。
【００４２】
（本発明の構成）
図２は、送信装置１０１の内部回路である。本例では、送信装置１０１から受信装置１０２へ、通信クロック信号Ｓ−ＣＬＯＣＫと、この通信クロック信号Ｓ−ＣＬＯＣＫに同期したシリアルデータ信号Ｓ−ＤＡＴＡと、受信装置１０２での通信データの受信タイミングを示す受信タイミング信号Ｓ−ＬＡＴＣＨ＊とを有して行われる同期式シリアル通信において、基本クロック信号であるＣＬＯＣＫ２０７のクロックを直接Ｓ−ＣＬＯＣＫとして使用するものではなく、周波数が変化する特定のクロックを生成してＳ−ＣＬＯＣＫとして新たに使用するものである。具体的には、図２に示す送信装置１０１内において、基準クロック生成手段である高速クロック生成手段としてのＰＬＬ回路６０１と、タイミング信号生成手段としてのクロック生成回路６００とを設けた。ＰＬＬ回路６０１は、基本クロック回路としてのＣＬＯＣＫ２０７によって生成された基本となる基本クロックを用いて２ｍ倍（ｍは正の整数）までの高速クロックを生成する機能をもつ。クロック生成回路６００は、ＰＬＬ回路６０１で生成された高速クロック信号を最小単位として、通信クロック信号および受信タイミング信号を各々独立した任意の時間長のクロックとして生成する機能をもつ。このクロック生成回路６００は、基本クロック信号の周期をＴｏｒｇとし、受信タイミング信号の周期をＴｒｅｆとし、通信クロック信号の周期をＴｉとしたとき、受信タイミング信号は、基本クロック信号をｎ回カウントしたときに出力されるものであり、
【００４３】
【数１７】
として表される。通信クロック信号の周期Ｔｉは、基本クロック信号の周期Ｔｏｒｇに、生成された高速クロック信号の複数個分の周期を加算若しくは減算することによって、
【００４５】
【数１８】
として表される。加算若しくは減算する時間は、受信タイミング信号の１周期を通してみると、その合計は、
【００４７】
【数１９】
で表されるように、０となるように選定する。
【００４９】
また、本システムにおいては、通信クロック信号の周期Ｔｉと、基本クロックの周期Ｔｏｒｇとの比が予め決められた基準値を下回らないように、高速クロックの加減算を決定するｋｉ値に限度値を設けてもよい。さらに、通信クロック信号は、立ち上がりエッジから立ち下がりエッジまでの時間Ｓは、
【００５０】
【数２０】
と一定であり、高速クロックの加減算を決定するｋｉ値で変化する時間は立ち下がりエッジから立ち上がりエッジまでの時間に限定してもよい。
【００５２】
基本クロック信号の周期Ｔｏｒｇと、受信タイミング信号の周期Ｔｒｅｆと、通信クロック信号の周期Ｔｉとの関係は、データパターンとしてメモリ６０５に記憶されている。
【００５３】
以下、図２の送信装置１０１における各部の構成について説明する。ＣＬＯＣＫ２０７からのクロックを元にＰＬＬ回路６０１で高速のクロック（以下、ＰＬＬ−ＣＬＯＣＫと記す）を生成する。ＰＬＬ回路６０１で生成されるクロックは入力される源クロックの２ｍ倍（ｍは正の整数）である。ＰＬＬ−ＣＬＯＣＫは、アップカウンタ６０２の動作クロックとして使用される。アップカウンタ６０２は、ロード後０からカウントアップするカウンタであり、ロードタイミングは、ＣＰＵ２０１のポートから出力される送信開始元信号（受信タイミング信号）を同期回路としてのＳＹＮＣ回路６０３でＰＬＬ−ＣＬＯＣＫと同期を取った信号でロードが開始される。アップカウンタ６０２のカウント値はセレクタ６０４を介した後、メモリ６０５のアドレスに入力される。
【００５４】
メモリ６０５は、内部に各アドレスに対して１ビットのデータを持つように構成されたメモリであり、入力されたアドレスに応じて“０”又は“１”のデータを出力する。メモリ６０５内のデータパターンは、シリアルデータ送信開始前にセレクタ６０４をＣＰＵバス側に切り替えて予め書き込まれるものである。その後、メモリ６０５のデータ出力をシリアル通信の基本クロックとして利用して、ＳＹＮＣ回路２０８と、パラレル／シリアル変換回路２０６と、ダウンカウンタ２０９とを、従来と同様に動作させることでシリアル通信が確立する。メモリ６０５に格納するデータパターンは、以下のような規則に基づいて決定される。
【００５５】
受信タイミング信号（送信開始元信号）の周期：Ｔｒｅｆ
基本クロック（ＣＬＯＣＫ２０７）の周期：Ｔｏｒｇ
１送信の総クロック数：ｎ
通信クロック信号（Ｓ−ＣＬＯＣＫ）の周期：Ｔｉ
【００５６】
【数２１】
ｍは、上述のようにＰＬＬ回路６０１の定倍数を示す。
【００５８】
結果として、ｋｉは、送信中のＳ−ＣＬＯＣＫの周波数変動状態を示す係数となる。本例では、ｋｉを以下のように定義する。
【００５９】
【数２２】
放射電波ノイズ等が低減するように周波数の変動を施したとしても、基準となるＴｒｅｆの１周期内でのクロック数が毎回等しくなるように定義されるため、受信装置側でのデータ更新タイミングに誤差は生じない。
【００６１】
（システム動作）
次に、本システムの動作について説明する。ここで、ＣＬＯＣＫ、ＰＬＬ−ＣＬＯＣＫ、ＰＬＬの定倍数を以下のように規定した場合を例にとって説明する。
【００６２】
Ｔｏｒｇ＝１μｓｅｃ（ＣＬＯＣＫ２０７＝１ＭＨｚ）
Ｔｒｅｆ＝０．５ｍｓｅｃ
ｍ＝４（ＰＬＬ−ＣＬＯＫ＝１６ＭＨｚ）
１送信の総クロック数ｎは、以下のようになる。
【００６３】
【数２３】
１送信中にクロックが５００個存在する場合、
５００＊２４＝８０００
となるので、メモリ６０５の容量としては、１＊８０００Ｂｉｔの容量を満足すればよいことになる。
【００６５】
図３および図４は、上記容量の条件でメモリ６０５に書き込まれるデータパターンの１例を示す。
【００６６】
図３のテーブル１では、周波数変動をかけないＣＬＯＣＫ２０７と同じクロックを出力する場合の例である。
【００６７】
図４のテーブル２では、以下のようにｋｉを定義した場合の例である。
係数ｋｉ＝＋１、＋２、−１、−２、０、０、＋１、＋２、−１、−２、…
【００６８】
図４は、８０００個のデータのうち１６０個を示したものであるが、１６０個終了時点でｋｉの総合計が０になるように定義されている。このようにして８０００個終了時点でも総合計が０になるように定義する。また、テーブル２では、クロックデューティ５０％を維持するように定義した場合の例である。クロックデューティは決して５０％固定のものではない。条件によってはＣＬＯＣＫ２０７の“Ｈ”時間と同じ“Ｈ”時間を維持して“Ｌ”時間のみ変更することもありうる。また、係数の最大値も±２に限定されるものではない。全ては受信装置１０２側の受信タイミングに余裕があるかどうかで決定される。
【００６９】
図５は、テーブル１とテーブル２に対応するＳ−ＣＬＯＣＫ波形７１１，７１２を示す。図５（ａ）のＳ−ＣＬＯＣＫ波形７１１は、周期Ｔ０で一定であるが、図５（ｂ）のＳ−ＣＬＯＣＫ波形７１２は、周期Ｔ１，Ｔ２，Ｔ３，…，というように変化している。これにより、図５（ｂ）のテーブル２のＳ−ＣＬＯＣＫ波形７１１は、図５（ａ）のテーブル１のＳ−ＣＬＯＣＫ波形７１２と比べて周波数が変化していることがわかる。このようにして周波数変動が可能となる。
【００７０】
図６は、シリアルデータ通信のクロックラインから放射される放射電波ノイズの比較例を示す。ここでは、Ｓ−ＣＬＯＣＫ波形７１１，７１２の特定高調波ｆ０におけるスペクトラム強度７２１，７２２を示す。図６（ａ）の周波数ｆ０のスペクトラム強度７２１は、図５（ａ）の周期Ｔ０のＳ−ＣＬＯＣＫ波形７１１に対応する。図６（ｂ）の周波数ｆ０，±ｆ１，±ｆ２のスペクトラム強度７２２は、図５（ｂ）の周期Ｔ１，Ｔ２，Ｔ３のＳ−ＣＬＯＣＫ波形７１２に対応する。テーブル１の状態では、常時同じ周波数のクロックが出ているため、ｆ０のスペクトラム強度７２１は高いものとなる。これに比べて、テーブル２のスペクトラム強度７２２ではピークとなる周波数が分散する。図６（ｂ）の例では、周波数を−２、−１、０、＋１、＋２と分散させているため、スペクトラム波形７２２としては５つのピークに分散する。一定周期（Ｔｒｅｆ）内で同一の周波数の回数が減っているため、当然スペクトラムのピーク値もテーブル１の場合より著しく減少する。これにより、放射電波ノイズレベルの改善が得られる。以上の説明により、伝送用の通信クロック信号（Ｓ−ＣＬＯＣＫ）を周波数が変動するように生成することによって、放射電波ノイズを低減させることができ、また、受信装置１０２側で一定時間毎に出力データを変化させる場合や、周波数が変動するクロックを使用したシリアル通信の場合においても、受信装置１０２側において所望の一定タイミングでデータ出力を得ることができる。
【００７１】
なお、本発明は、複数の機器（例えば、ホストコンピュータ、インターフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、１つの機器（例えば、ＰＤＡ（個人情報管理）機器のような小型の画像処理機器、複写機、ファクシミリ装置）からなる装置に適用してもよい。また、本発明は、システム或いは装置にプログラムを供給することによって達成される場合にも適用できることはいうまでもない。そして、本発明を達成するためのソフトウェアによって表されるプログラムを格納した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の効果を享受することが可能となる。この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード（ＩＣメモリカード）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰＲＯＭなど）などを用いることができる。また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７２】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるャｃ鰍ノ書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、エラーの少ない常に安定したシリアル通信を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である、画像形成装置における送信装置と受信装置とを含む通信システムの構成例を示すブロック図である。
【図２】送信装置の内部構成を示すブロック図である。
【図３】メモリに記憶されるデータパターンのテーブル１の例を示す説明図である。
【図４】メモリに記憶されるデータパターンのテーブル２の例を示す説明図である。
【図５】テーブル１とテーブル２の場合の通信クロック信号Ｓ−ＣＬＯＣＫの波形を示す波形図である。
【図６】テーブル１とテーブル２の場合の図５に対応したスペクトラム強度波形を示す波形図である。
【図７】従来の送信装置の内部構成を示すブロック図である。
【図８】ＳＹＮＣ回路の構成を示すブロック図である。
【図９】受信装置の内部構成を示すブロック図である。
【図１０】図７の送信装置と図９の受信装置との間の通信に使用する信号例を示すタイミングチャートである。
【図１１】画像形成装置としてのデジタル複写機の断面図である。
【図１２】Ｓ−ＬＡＴＣＨ＊を用いた同期式シリアル通信で、ステッピングモータの励磁パターンの切り替わりを表した図である。
【符号の説明】
１ 画像形成装置
１１ 通信線（Ｓ−ＣＬＯＣＫ）
１２ 通信線（Ｓ−ＤＡＴＡ）
１３ 通信線（Ｓ−ＬＡＴＣＨ＊）
１０１ 送信装置
１０２ 受信装置
１０３ 負荷
６００ クロック生成回路
６０１ ＰＬＬ回路
６０２ アップカウンタ
６０３ 同期回路
６０４ セレクタ
６０５ メモリ
７０１，７０２ テーブル
Claims (5)
- データ伝送用の通信クロック信号と該データを受信装置が受信する受信タイミング信号を同期させて同期式シリアルデータ通信を行うデータ通信装置において、
基本クロック信号を生成する基本クロック生成手段と、
前記基本クロック信号に基づいて、前記通信クロック信号と前記受信タイミング信号を生成するタイミング信号生成手段とを有し、
前記タイミング信号生成手段は、前記通信クロック信号を所定数生成したことに応じて前記受信タイミング信号を生成し、かつ、前記受信タイミング信号の各周期間での前記通信クロック信号のクロック数が等しくなるように、前記通信クロック信号の周期を増減させるように制御する
ことを特徴とするデータ通信装置。 - シリアル通信により複数のデータを伝送する装置であって、伝送用の通信クロック信号と、該通信クロック信号に同期したシリアルの通信データ信号と、該通信データ信号の受信タイミングを示す受信タイミング信号とを用い、
基本クロック信号に基づいて２ｍ倍（ｍは正の整数）までの高速クロック信号を生成する高速クロック生成手段と、
前記生成された高速クロック信号を最小単位として、前記通信クロック信号および前記受信タイミング信号を各々独立した任意の時間長のクロックとして生成するタイミング信号生成手段と
を具え、
ここで、前記タイミング信号生成手段は、
前記基本クロック信号の周期をＴｏｒｇとし、前記受信タイミング信号の周期をＴｒｅｆとし、前記通信クロック信号の周期をＴｉとしたとき、
前記受信タイミング信号は、前記基本クロック信号をｎ回カウントしたときに出力されるものであって、
前記通信クロック信号の周期Ｔｉは、前記基本クロック信号の周期Ｔｏｒｇに前記生成した高速クロック信号の複数個分の周期を加算若しくは減算することによって、
加算若しくは減算する時間は、前記受信タイミング信号の１周期を通してみると、その合計は、
- 前記通信クロック信号の周期Ｔｉと、前記基本クロックの周期Ｔｏｒｇとの比が予め決められた基準値を下回らないように、前記高速クロックの加減算を決定するｋｉ値に限度値を設けることを特徴とする請求項２記載のデータ通信装置。
- 前記通信クロック信号は、立ち上がりエッジから立ち下がりエッジまでの時間Ｓは、
- 前記基本クロック信号の周期Ｔｏｒｇと、前記受信タイミング信号の周期Ｔｒｅｆと、前記通信クロック信号の周期Ｔｉとの関係は、データパターンとして記憶手段に記憶されていることを特徴とする請求項２記載のデータ通信装置。
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