JP4486092B2

JP4486092B2 - 送信装置、受信装置、伝送システム、伝送方法

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Publication number: JP4486092B2
Application number: JP2006537573A
Authority: JP
Inventors: 博行宮崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-09-27
Filing date: 2004-09-27
Publication date: 2010-06-23
Anticipated expiration: 2024-09-27
Also published as: JPWO2006035479A1; US20080069192A1; US7526017B2; WO2006035479A1

Description

本発明は、送信装置、受信装置、伝送システム、伝送方法に関し、特には、複数のＬＳＩ（Large Scale Integrated circuit）間で同期を取り、データ伝送を行うための送信装置、受信装置、伝送システム、及び伝送方法に関するものである。

従来のＬＳＩ間のデータ伝送においては、ソースシンクロナス伝送を用いることにより、高速かつ高応答性のデータ伝送を行っていた。図９は、従来のＬＳＩ間伝送システムの構成の一例を示すブロック図である。図９のＬＳＩ間伝送システムは、１つの送信側ＬＳＩ１０１と２つの受信側ＬＳＩ１０２ａ，１０２ｂを備える。受信側ＬＳＩ１０２ａと受信側ＬＳＩ１０２ｂは同様の構成である。送信側ＬＳＩ１０１と受信側ＬＳＩ１０２ａ，１０２ｂの間で、ソースクロックを伝送するクロック伝送路と、伝送データを伝送するデータ伝送路は、同一線長で伝送される必要があるため、１つに束ねられる。

また、外部から送信側ＬＳＩ１０１へ、送信側ＬＳＩシステムクロックが入力される。また、外部から受信側ＬＳＩ１０２ａ，１０２ｂへ、受信側ＬＳＩシステムクロックが入力される。また、外部から送信側ＬＳＩ１０１、受信側ＬＳＩ１０２ａ，１０２ｂへ、ＬＳＩ間同期信号が入力される。

このようなＬＳＩ間伝送システムにおいては、ＬＳＩ間伝送路の長さ等により伝送の遅延時間が変化するため、注意を要する。ＬＳＩ１０１からＬＳＩ１０２ａへのデータ伝送とＬＳＩ１０１からＬＳＩ１０２ｂへのデータ伝送を行う場合、ＬＳＩ１０２ａとＬＳＩ１０２ｂにおいて参照可能になるタイミングを合わせることは困難となる。参照可能になるタイミングを合わせるためには、基準となるデファイナ信号のようなものを外部から両ＬＳＩに配る必要があった。

なお、本発明の関連ある従来技術として、例えば、下記に示す特許文献１が知られている。
特開２００１−１９５３５４号公報（第３−５頁、第１図）

特許文献１のような例においては、ＬＳＩ１０２ａとＬＳＩ１０２ｂへの伝送データが参照可能になるタイミングを決定するために、送信側ＬＳＩ１０１からのソースクロックの最初のクロックで同期を取る。一般に高い周波数の伝送における初期波形の品質は悪いため、最初のクロックのみを用いて同期をとることは信頼性に欠ける。

また、受信側ＬＳＩだけ初期化した際に、再同期をとるためにはインタフェースの種類の分だけ、デファイナ信号を定義、設計する必要があり、かつインタフェース毎に独立なリセットが必要であった。

本発明は上述した問題点を解決するためになされたものであり、高速かつ高信頼性のＬＳＩ間通信を行う送信装置、受信装置、伝送システム、伝送方法を提供することを目的とする。

上述した課題を解決するため、本発明は、ソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号とを受信装置へ送信する送信装置であって、外部から入力される送信装置システムクロックを前記ソースクロックとして受信装置へ送信するとともに、前記送信装置システムクロックに従って前記伝送データを受信装置へ送信するデータ送信部と、前記送信装置システムクロックと外部から入力される装置間同期信号のタイミングに基づいて前記伝送同期信号を生成する、少なくとも１つの伝送同期信号生成部を備えたものである。

また、本発明は、送信装置より送信されたソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号とを受信する受信装置であって、前記ソースクロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを生成する書き込みアドレス生成部と、外部から入力される受信装置システムクロックと外部から入力される装置間同期信号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成部と、前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出しアドレスに従って読み出すデータバッファとを備えたものである。

また、本発明に係る受信装置において、前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、前記読み出しアドレス生成部は、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とするものである。

また、本発明に係る受信装置において、前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とするものである。

また、本発明は、ソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号と送信する送信装置と、前記ソースクロックと前記伝送データと前記伝送同期信号を受信する少なくとも１つの受信装置とを備えてなる伝送システムであって、前記送信装置は、外部から入力される送信装置システムクロックを前記ソースクロックとして受信装置へ送信するとともに、前記送信装置システムクロックに従って前記伝送データを受信装置へ送信するデータ送信部と、前記送信装置システムクロックと外部から入力される装置間同期信号のタイミングに基づいて前記伝送同期信号を生成する、少なくとも１つの伝送同期信号生成部とを備え、前記受信装置は、前記ソースクロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを生成する書き込みアドレス生成部と、外部から入力される受信装置システムクロックと外部から入力される装置間同期信号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成部と、前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出しアドレスに従って読み出すデータバッファとを備えたものである。

また、本発明に係る伝送システムにおいて、前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、前記読み出しアドレス生成部は、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とするものである。

また、本発明に係る伝送システムにおいて、前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とするものである。

また、本発明は、送信装置から受信装置へソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号と伝送する伝送方法であって、前記送信装置において、外部から入力される送信装置システムクロックを前記ソースクロックとして受信装置へ送信するとともに、前記送信装置システムクロックに従って前記伝送データを受信装置へ送信するデータ送信ステップと、前記送信装置において、前記送信装置システムクロックと外部から入力される送信装置システムクロックと装置間同期信号のタイミングに基づいて伝送同期信号を生成する、少なくとも１つの伝送同期信号生成ステップと、前記受信装置において、前記ソースクロックと前記伝送同期信号のタイミングに基づいて書き込みアドレスを生成する書き込みアドレス生成ステップと、前記受信装置において、外部から入力される受信装置システムクロックと装置間同期信号のタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成ステップと、前記受信装置において、前記送信装置から入力される伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出しアドレスに従って読み出すデータ記憶ステップとを備えたものである。

また、本発明に係る伝送方法において、前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、前記読み出しアドレス生成ステップは、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、前記データ記憶ステップは、前記読みだしタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とするものである。

また、本発明に係る伝送方法において、前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とするものである。

なお、送信装置とは、実施の形態における送信側ＬＳＩのことである。また、受信装置とは、実施の形態における受信側ＬＳＩのことである。また、装置間同期信号とは、実施の形態におけるＬＳＩ間同期信号のことである。また、送信装置システムクロックとは、実施の形態における送信側ＬＳＩシステムクロックのことである。また、受信装置システムクロックとは、実施の形態における受信側ＬＳＩシステムクロックのことである。また、データ送信部とは、実施の形態においてラッチ１３からなる伝送データを出力する部分と送信側ＬＳＩシステムクロックからソースクロックを出力する部分のことである。

本発明に係るＬＳＩ間伝送システムの構成の一例を示すブロック図である。本発明に係る送信側ＬＳＩの構成の一例を示すブロック図である。本発明に係る受信側ＬＳＩの構成の一例を示すブロック図である。本発明に係るＬＳＩ間伝送システムの動作の一例を示すタイムチャートである。本発明に係る伝送同期信号生成部の構成の一例を示すブロック図である。本発明に係る書き込みアドレス生成部の構成の一例を示すブロック図である。本発明に係るデータバッファの構成の一例を示すブロック図である。本発明に係る読み出しアドレス生成部の構成の一例を示すブロック図である。従来のＬＳＩ間伝送システムの構成の一例を示すブロック図である。

以下、本発明の実施の形態について図面を参照しつつ説明する。

図１は、本発明に係るＬＳＩ間伝送システムの構成の一例を示すブロック図である。図１のＬＳＩ間伝送システムは、１つの送信側ＬＳＩ１と２つの受信側ＬＳＩ２ａ，２ｂを備える。受信側ＬＳＩ２ａと受信側ＬＳＩ２ｂは同様の構成である。送信側ＬＳＩ１と受信側ＬＳＩ２ａ，２ｂの間で、ソースクロックを伝送するクロック伝送路と、伝送同期信号を伝送する伝送同期信号伝送路と、伝送データを伝送するデータ伝送路は、同一線長で伝送される必要があるため、１つに束ねられる。

また、外部から送信側ＬＳＩ１へ、送信側ＬＳＩシステムクロックが入力される。また、外部から受信側ＬＳＩ２ａ，２ｂへ、受信側ＬＳＩシステムクロックが入力される。また、外部から送信側ＬＳＩ１、受信側ＬＳＩ２ａ，２ｂへ、ＬＳＩ間同期信号が入力される。受信側ＬＳＩ２ａ，２ｂにおいて、受信側ＬＳＩシステムクロックとＬＳＩ間同期信号を受け取るタイミングは一致している。

図２は、本発明に係る送信側ＬＳＩの構成の一例を示すブロック図である。送信側ＬＳＩ１は、伝送同期信号生成部１１、ラッチ１２，１３を備える。伝送同期信号生成部１１、ラッチ１２，１３は、外部から入力される送信側ＬＳＩシステムクロックで動作する。

図３は、本発明に係る受信側ＬＳＩの構成の一例を示すブロック図である。受信側ＬＳＩ２ａは、データバッファ２１、書き込みアドレス生成部２２、読み出しアドレス生成部２３、ラッチ２４を備える。データバッファ２１、書き込みアドレス生成部２２、ラッチ２４は、送信側ＬＳＩ１から入力されるソースクロックで動作する。読み出しアドレス生成部２３は、外部から入力される受信側ＬＳＩシステムクロックで動作する。

図４は、本発明に係るＬＳＩ間伝送システムの動作の一例を示すタイムチャートである。図４では、送信側ＬＳＩ１の波形として、送信側ＬＳＩシステムクロック、伝送同期信号、伝送データを示す。また、受信側ＬＳＩ２ａ，２ｂの波形として、ソースクロック、伝送同期信号、書き込みアドレス、書き込みデータ、受信側ＬＳＩシステムクロック、ＬＳＩ間同期信号、読み出しアドレス、読み出しデータを示す。送信側ＬＳＩを駆動する送信側ＬＳＩシステムクロックと、受信側ＬＳＩを駆動する受信側ＬＳＩシステムクロックの周波数比は、整数比とする。本実施の形態においては、送信側ＬＳＩシステムクロック周波数：受信側ＬＳＩシステムクロック周波数＝ｍ：ｌ（ｌ、ｍは整数）＝２：１の場合を示す。

送信側ＬＳＩ１において、伝送同期信号生成部１１は、送信側ＬＳＩシステムクロックの整数倍の周期を持つ伝送同期信号を生成し、ラッチ１２を介して受信側ＬＳＩ２ａまたは受信側ＬＳＩ２ｂへ出力する。図５は、本発明に係る伝送同期信号生成部の構成の一例を示す回路図である。この伝送同期信号生成部１１は、カウンタ３１とデコーダ３２を備える。カウンタ３１はＬＳＩ間同期信号でリセットされ、送信側ＬＳＩシステムクロックに従ってカウントする。カウンタ３１の出力が所定の値に達したとき、すなわち所定の時間が経過したときにデコーダ３２がパルスを出力する回路である。送信側ＬＳＩ１は、ソースクロック、伝送同期信号、伝送データを同時に送出する。

受信側ＬＳＩ２ａ，２ｂにおいて、ラッチ２４は、入力されたソースクロックを用いて伝送同期信号をサンプリングする。書き込みアドレス生成部２２は、伝送同期信号で書き込みアドレスをリセットし、生成した書き込みアドレスをデータバッファ２１へ出力する。図６は、本発明に係る書き込みアドレス生成部の構成の一例を示す回路図である。この書き込みアドレス生成部２２は、カウンタ４１とデコーダ４２を備える。カウンタ４１はＬＳＩ間同期信号でリセットされ、ソースクロックに従ってカウントする。デコーダ４２はカウンタ４１の出力を書き込みアドレスとして出力する。

データバッファ２１は、ソースクロックを用いて伝送データをサンプリングし、書き込みアドレスの値に従って伝送データを書き込みデータとして格納する。図７は、本発明に係るデータバッファの構成の一例を示す回路図である。このデータバッファ２１は、ラッチ５１、ｎ個（ｎは整数）のバッファ５２、セレクタ５３を備える。書き込みにおいて、伝送データはラッチ５１でラッチされ、書き込みアドレスに従って順にバッファ５２へ格納される。

具体例として図４に示すように、受信側ＬＳＩ２ａ，２ｂは、伝送路での遅延により伝送同期信号を受け取る時刻は異なっているが、伝送同期信号に従って書き込みアドレスをリセットし（書き込みアドレス＝０）、書き込みアドレスに従って伝送データを書き込みデータとして（書き込みデータ＝Ａ）格納する。

その後、読み出しアドレス生成部２３は、ＬＳＩ間同期信号で読み出しアドレスをリセットし、生成した読み出しアドレスと読み出しタイミングをデータバッファ２１へ出力する。データバッファ２１は、読み出しアドレスと読み出しタイミングに従ってデータを外部へ出力する。図８は、本発明に係る読み出しアドレス生成部の構成の一例を示す回路図である。読み出しアドレス生成部２３は、カウンタ６１、デコーダ６２，カウンタ６３、デコーダ６４を備える。カウンタ６１はＬＳＩ間同期信号でリセットされ、受信側ＬＳＩシステムクロックに従ってカウントする。デコーダ６２はカウンタ６１の出力がＬＳＩ間同期信号のサイクルに同期した値になったときにカウンタ６３をリセットする。カウンタ６３は、受信側ＬＳＩシステムクロックのｌサイクルにつきｍずつ増加する速度でインクリメントする。デコーダ６４はカウンタ６３の出力を読み出しアドレスとして出力する。

読み出しにおいて、図７のデータバッファ２１のセレクタ５３は読み出しアドレスに従って、ｎ個のバッファ５２の出力（ｎビット）から、受信側ＬＳＩシステムクロックのｌサイクル毎にｍビットの速度で、かつ常にその速度を超えないように順次バッファ５２を選択し、読み出しデータとして出力する。

具体例として図４に示すように、受信側ＬＳＩ２ａ，２ｂは、受け取るタイミングが合わせられた受信側ＬＳＩシステムクロックとＬＳＩ間同期信号に従って、読み出しアドレスを所定の値にリセットし（読み出しアドレス＝４）、その後、読み出しアドレスの初期値（読み出しアドレス＝０）から読み出しデータを出力する（読み出しデータ＝Ａ）。

上述したように、１つの送信側ＬＳＩから複数のＬＳＩにデータ伝送を行う場合にＬＳＩ間伝送遅延時間が異なっていても、すべての受信側ＬＳＩが、送信側ＬＳＩからの伝送同期信号に従ってデータを書き込み、タイミングを合わせたＬＳＩ間同期信号に従ってデータを読み出すことにより、書き込んだデータは確実に参照可能になり、正確なデータ伝送を行うことができる。

また、受信側ＬＳＩだけを初期化した場合、伝送同期信号を受け取ることにより、受信側ＬＳＩの初期化後であっても簡単に再同期を取り、再接続することができる。

また、送信側ＬＳＩだけを初期化する場合、伝送同期信号の生成に用いる送信側ＬＳＩシステムクロックを送信側ＬＳＩに入力するタイミングを変更しないようにすることにより、送信側ＬＳＩの初期化前と同じタイミングでのデータ送出が可能になり、送信側ＬＳＩの初期化後の再接続を行うことができる。

なお、本実施の形態においては受信側ＬＳＩの数が２個の場合について説明したが、本発明は受信側ＬＳＩの数が２個以外の場合であっても適用できる。

以上説明したように、上述したＬＳＩ間伝送システムによれば、データ伝送におけるＬＳＩ間のタイミング同期の機構、一方のＬＳＩの初期化後のタイミング再同期の機構を提供することにより、複数のＬＳＩ間での高度なタイミング同期を実現することができ、ＬＳＩの動的繋ぎ込みや動的切り放し等、複雑な処理を行うシステムの構築が可能になる。

Claims

送信装置より送信されたソースクロックと、伝送データと、該伝送データのタイミングを表す前記送信装置が生成する伝送同期信号とを受信する受信装置であって、
前記伝送同期信号により書き込みアドレスがリセットされ、前記ソースクロックのタイミングに基づいて書き込みアドレスを生成する書き込みアドレス生成部と、
前記受信装置と前記送信装置とに外部から共通に供給される装置間同期信号により読み出しアドレスがリセットされ、外部から入力される受信装置システムクロックのタイミングに基づいて読み出しアドレスを生成する読み出しアドレス生成部と、
前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出しアドレスに従って読み出すデータバッファと、
を備えてなる受信装置。
請求項１に記載の受信装置において、
前記書き込みアドレス生成部は、
前記伝送同期信号によってリセットされ、前記ソースクロックに従ってカウントを行なうカウンタと、
前記カウンタ出力を書き込みアドレスとして出力するデコーダとを有し、
前記読み出しアドレス生成部は、
前記装置間同期信号でリセットされ、前記受信装置システムクロックに従ってカウントを行なう第一のカウンタと、
前記受信装置システムクロックに従ってカウントを行なう第二のカウンタと、
前記第一のカウンタ出力が前記装置間同期信号のサイクルに同期した値になったときに、前記第二のカウンタをリセットする第一のデコーダと、
前記第二のカウンタ出力を読み出しアドレスとして出力する第二のデコーダとを有することを特徴とする、受信装置。
請求項２に記載の受信装置において、
前記第二のカウンタは前記受信装置システムクロックのｌサイクルにつきｍずつ増加する速度で（ｌ、ｍは整数）インクリメントすることを特徴とする、受信装置。
請求項１に記載の受信装置において、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、
前記読み出しアドレス生成部は、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、
前記データバッファは、前記読み出しタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とする受信装置。
請求項１に記載の受信装置において、
前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とする受信装置。
送信装置と、少なくとも１つの受信装置とを備え、共通の装置間同期信号が前記送信装置と前記受信装置とに供給される伝送システムであって、
前記送信装置は、
外部から入力する送信装置システムクロックをソースクロックとして受信装置へ送信するとともに、前記送信装置システムクロックに従って伝送データを受信装置へ送信するデータ送信部と、
前記送信装置システムクロックに基づいて伝送同期信号を生成し、前記装置間同期信号によりリセットされる、少なくとも１つの伝送同期信号生成部と
を備え、
前記受信装置は、
前記ソースクロックのタイミングに基づいて書き込みアドレスを生成し、前記伝送同期信号により書き込みアドレスがリセットされる書き込みアドレス生成部と、
外部から入力される受信装置システムクロックのタイミングに基づいて読み出しアドレスを生成し、前記装置間同期信号により読み出しアドレスがリセットされる読み出しアドレス生成部と、
前記伝送データを前記書き込みアドレスに従って格納し、格納したデータを読み出しアドレスに従って読み出すデータバッファと、
を備えることを特徴とする伝送システム。
請求項６に記載の伝送システムにおいて、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、
前記読み出しアドレス生成部は、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、
前記データバッファは、前記読みだしタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とする伝送システム。
請求項６に記載の伝送システムにおいて、
前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とする伝送システム。
送信装置から受信装置へソースクロックと伝送データと該伝送データのタイミングを表す伝送同期信号とを伝送し、前記送信装置と前記受信装置とに共通の装置間同期信号が供給される伝送システムにおける伝送方法であって、
前記送信装置において、外部から入力する送信装置システムクロックを前記ソースクロックとして受信装置へ送信し、前記送信装置システムクロックに従って前記伝送データを受信装置へ送信し、且つ前記送信装置システムクロックと前記装置間同期信号のタイミングに基づいて生成した伝送同期信号を前記受信装置に送信する送信ステップと、
前記受信装置において、前記ソースクロックのタイミングに基づいて生成され、前記伝送同期信号によりリセットされる書き込みアドレスを生成する書き込みアドレス生成ステップと、
前記受信装置において、外部から入力する受信装置システムクロックのタイミングに基づいて生成され、前記装置間同期信号によりリセットされる読み出しアドレスを生成する読み出しアドレス生成ステップと、
前記受信装置において、前記送信装置から入力する伝送データを前記書き込みアドレスに従って記憶部に格納し、前記記憶部に格納したデータを読み出しアドレスに従って読み出すデータ記憶ステップと、
を備える伝送方法。
請求項９に記載の伝送方法において、
前記受信装置システムクロックの周波数は、前記送信装置システムクロックの周波数のｌ／ｍ倍（ｌ、ｍは整数）であり、
前記読み出しアドレス生成ステップは、前記受信装置システムクロックのｌサイクルにつきｍビットの速度でデータを読み出すための読み出しタイミング及び読み出しアドレスを生成し、
前記データ記憶ステップは、前記読み出しタイミング及び前記読み出しアドレスに従って、格納したデータを前記受信装置システムクロックのｌサイクルにつきｍビットの速度で読み出すことを特徴とする伝送方法。
請求項９に記載の伝送方法において、
前記装置間同期信号は、複数の前記受信装置においてタイミングが一致していることを特徴とする伝送方法。