JP4065512B2 - データ処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複写機、ファクシミリ、プリンタ等によりデータを処理するデータ処理装置に関する。
【0002】
【従来の技術】
上述したようなデータ処理装置を構成する複数の機能ユニットには、各々の機能制御用の信号が相互に送受信されており、多機能化・高速化が進む中で、機能増加・並列処理等による回路規模の増大、電力消費の増加、伝送信号の増加等によってノイズ源は増加してきている。
【0003】
従来の上述したようなデータ処理装置では、読取部で読み取られたデータは、原稿サイズの読み取り領域外に相当するデータにも拘らず、画像形成部へインターフェイスを介して送られていた。
【0004】
【発明が解決しようとする課題】
しかし、従来のデータ処理装置では、読取部で読み取られたビデオ信号や、他のロジック系から回り込んでくる周波数成分によるノイズが発生していた。特に、読取部からデータ形成部へ送られるインターフェイスの箇所においてノイズが発生している。
【0005】
データ処理装置のような事務機を含めた電子機器を製品として提供するためには、その製品仕様を各地域毎に取り決められた電磁妨害(EMI)の規制内に収める必要があり、装置から外部に対してノイズ源とならないように装置側からの放射を無くしたり、弱めたりする対策を施す必要がある。
【0006】
本発明は、上述した従来技術の有する問題点を解消するためになされたもので、その目的は、ユニット間伝送媒体等からのノイズの放射を低減することを可能にしたデータ処理装置を提供することである。
【0007】
【課題を解決するための手段】
上記目的を達成するために本発明のデータ処理装置は、原稿の主走査及び副走査方向を走査してデータを読み取る読取手段と、該読取手段により読み取られたデータに対して所定の処理を行うデータ処理手段とを有するデータ処理装置において、前記原稿のサイズを判定する判定手段と、前記判定手段の判定結果に基づいて前記データの読取領域を設定する読取領域設定手段と、前記データ処理手段から出力された信号が前記読取領域設定手段により設定された読取領域外における信号である場合に該出力された信号を接地レベルに固定する固定手段とを有し、前記固定手段は、主走査1ライン毎に出力される主走査同期信号を前記原稿のサイズに等しい所定のカウント数だけカウントしたことに応じて、前記データ処理手段からの信号の出力を停止することを特徴とする。
【0014】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に基づき説明する。
【0015】
図1は、本発明の一実施の形態に係る画像処理装置(データ処理装置)を含む画像形成装置の概略構成を示す側面図である。
【0016】
尚、原稿自動搬送装置を用いて画像(データ)読み取りを行っても、原稿台に原稿を置いて画像(データ)読み取りを行っても、画像形成装置の実動作に違いは生じない。そこで、説明の簡略化のため、以下、原稿台に原稿を置いて画像(データ)読み取りを行った場合の画像形成装置の構成として説明する。
【0017】
図1において、100は画像形成装置で、大別して原稿読取部101と、イメージ出力部(プリンタ部)102とから成る。
【0018】
原稿読取部101は、第1ミラー103、第2ミラー及び第3ミラー104、原稿照明手段105、原稿台ガラス106、CCD(光電変換素子)107、原稿圧板(原稿自動搬送手段)108、リーダーコントローラ109、集光レンズ110、圧板検出スイッチ(SW)レバー111、反射型原稿サイズ検知センサ112及び第1ミラー台ユニット113を有している。原稿圧板108は、原稿を原稿台ガラス106に押し付け、原稿が浮き上がらないようにするために用いられるものである。
【0019】
イメージ出力部102は、レーザーユニット114、現像器115、転写帯電器116、定着器117、排紙ローラ119、ホッパー120、両面パス121、被転写紙用カセット122,123、折り返しミラー124、システムコントローラ125、BD検知センサ126、クリーナ127、感光ドラム128、前露光手段129、搬送ベルト130、ソート手段131及び操作部132を有している。
【0020】
画像形成装置100において、原稿を画像読取部101にセットする際には、原稿圧板108を開き、原稿を原稿台ガラス106上にセットし、原稿圧板108を閉じると言った動作を伴う。この際に、原稿圧板108は、圧板検出スイッチ(SW)レバー111を押し込む動作を行い、この圧板検出スイッチレバー111の押し込まれ具合によって原稿圧板108の状態を検出する。圧板検出スイッチレバー111を検出するフォトセンサは、図1には不図示であるが、各々圧板閉じかけ状態・開状態を検出可能な位置関係に配置されている。
【0021】
原稿圧板108の閉状態検出に伴い第1ミラー台ユニット113上にセットされた原稿照明手段105を点灯制御すると共に、反射型原稿サイズ検知センサ112をイネーブル(ENABLE)状態に制御し、CCD107の駆動制御を開始する。CCD107の立ち上がり及び原稿照明手段105の光量立ち上がり時間が約30msec位あるので、その時間分待機して、1回目の原稿サイズ検出を行い、2回目以降CCD107の読み取り値と反射型原稿サイズ検知センサ112の検出結果を100msec間隔でモニタし、その検出結果を元に正確な原稿のサイズを検出する。
【0022】
原稿照明手段105によって照射された光は、被照射対象物(原稿)から光イメージ信号として反射し、第1ミラー103、第2ミラー及び第3ミラー104、集光レンズ110を介して、CCD107に結像される。CCD107によって読み取られたイメージ信号を元に、リーダーコントローラ109の内部で原稿の主走査幅を判定し、同時に、画像原稿の副走査方向の判定を反射型原稿サイズ検知センサ112によって行う。原稿サイズの検出が終了すると、システムコントローラ125を介して、操作部126に原稿サイズの検出結果が送信され、不図示の表示手段に原稿サイズの検出結果が表示される。
【0023】
操作部132上の不図示のコピーボタンを押すと、原稿サイズの検出結果に応じた原稿走査を第1ミラー台ユニット113が行い、リーダーコントローラ109上で原稿イメージ信号を生成する。生成されたイメージ信号は、システムコントローラ125を介してイメージ出力部102へ送られる。
【0024】
次に、イメージ出力部102の動作の流れを説明する。
【0025】
システムコントローラ125より送られて来たイメージ信号は、レーザーユニット114によって折り返しミラー124を介して感光ドラム128に照射され、この感光ドラム128の周面に潜像が形成される。
【0026】
この際、レーザーの書き込み動作は、BD検知センサ126によって主走査方向の同期制御が行われている。クリーナ127は、感光ドラム128上に残ったトナーを除去するものである。また、前露光手段129は、潜像を形成する前段階における露光を行うものである。感光ドラム128の周面に形成された潜像は、現像器115によってトナーが載せられ、転写帯電器116によって被転写紙133上にトナー画像が転写される。トナー像が転写された被転写紙133は、搬送ベルト130によって定着器117に搬送され、この定着器117によって熱定着され、補助ローラを介して排紙ローラ119によって装置外に排紙される。ソート手段131は、プリント出力を仕分けするものである。
【0027】
ここで、操作部132より両面コピー動作が選択された場合には、ホッパー120が被転写紙133の経路を切り替え、両面パス121を介して再度転写帯電器116へ搬送される。
【0028】
次に、本実施の形態に係る画像形成装置100のユニット構成について、図2を用いて説明する。
【0029】
図2は、本実施の形態に係る画像形成装置100のユニット構成を示すブロック図であり、機能別にユニット構成となっている。
【0030】
図2において、201は原稿イメージを読み取るCCDユニット、202は画像形成装置100のコントロールユニット(RCON)、203はプリンタ部102との接続I/F(インターフェイス)ユニットである。これらのユニット間は、接続媒体204,205を介して接続されており、距離が近い場合には、ハーネス(束線)よりはカードケーブル(FFC)等が用いられることが多い。また、図2において、206はA/Dコンバータ、209は画像処理装置(データ処理装置)、211は画像形成装置100内部の敷居板である。
【0031】
CCDユニット201では、ノイズの放射源となり易い部品としては、不図示のCCD及びCCDドライバIC(集積回路)等の比較的駆動負荷が大きい部品と、A/Dコンバータ206が挙げられる。このA/Dコンバータ206において高速にアナログ・デジタル変換処理を行った場合に出力されるビデオ(video)信号もノイズの発信源となり得るが、入力される全てのデータをこのA/Dコンバータ206で変換した際の負荷が大きく、電源・GND(接地)の変換時の電流引き込みに起因したノイズ207の発信源となり得る。これらが起因して放射ノイズ208が伝送媒体から出て行くのを停止する手法として、不必要な時にはA/Dコンバータ206の変換動作を停止させることが有効である。
【0032】
RCON202においては、CCDユニット201から入力されたビデオ信号を処理する画像処理手段(データ処理手段)209の内部で様々な画像処理(データ処理)を行うわけであるが、ビデオ信号の周波数成分に含まれたノイズ成分がI/Fユニット203への伝送媒体から符号210に示す様に放射されるのを抑制するために、画像処理手段209の最終出力段に近い部分に信号セレクト手段を設け、装置としてビデオ信号を用いない時には、このビデオ信号を全てGND(接地)レベルに固定する固定手段を設け、ノイズ成分を分離する構成とした。
【0033】
次に、本実施の形態に係る画像処理装置(データ処理装置)のハード構成について、図3を用いて説明する。
【0034】
図3は、本実施の形態に係る画像処理装置(データ処理装置)のハード構成を示すブロック図である。
【0035】
図3において、301はCPU(中央演算処理装置)、302はデータ・アドレスバス、303は画像処理・駆動制御部、304はフラッシュメモリ等のROM(リードオンリーメモリ)、305はRAM(ランダムアクセスメモリ)、306はバックアップ用のEEP−ROM、307はインバータ、308はランプ、309は圧板開閉状態検知手段、310はDC電源(ON/OFF機能付きのレギュレータ等)、311は光電変換素子、312はドライバIC(集積回路)、313はスイッチ(SW)で、トランジスタ等により構成され、電源と後述する原稿サイズ検知センサ(1)314、原稿サイズ検知センサ(2)315間に挿入されている。314は原稿サイズ検知センサ(1)、315は原稿サイズ検知センサ(2)、316はインターフェイス(I/F)、317はA/Dコンバータである。
【0036】
図3において、制御の中心はCPU301であり、このCPU301には、データ・アドレスバス302を介して、画像処理・駆動制御部303、プログラムを格納したROM(フラッシュメモリ等)304及びRAM305が接続されている。画像処理・駆動制御部部303の機能としては、光電変換素子311の駆動クロック(drive_clock)を出力し、ドライバIC312を介して光電変換素子311を駆動する機能と、光電変換素子311からのアナログイメージ出力信号をA/Dコンバータ317を介してビデオ(video)信号化された画像イメージに対しシェーディング補正・線形補間・フィルタ処理等を施す機能である。圧板開閉状態検知手段309による原稿圧板108(図1参照)の閉じ掛け状態の検知信号をCPU301が検出すると、このCPU301は、インバータ307に対しランプON信号を発信し、ランプ308は点灯を開始する。同様に、スイッチ(SW)313がONされると、原稿サイズ検知センサ(1)314及び原稿サイズ検知センサ(2)315がイネーブル(ENABLE)状態となり、原稿サイズ検出結果をCPU301にリアルタイムに戻す。更に、DC電源310に対しON信号を発信すると、電源が光電変換素子311に給電開始される。
【0037】
尚、本実施の形態に係る画像処理装置は、画像処理・駆動制御部303とA/Dコンバータ317に対する停止制御を行うものであり、その詳細については後述する。
【0038】
図1に示す画像形成装置100には、第1ミラー台ユニット113(図1参照)を副走査方向に走査する不図示の光学モータが存在しており、原稿走査時のモータ駆動テーブルは、図4に示すような台形駆動となる。
【0039】
この図4に示すモータ駆動テーブルに沿って、本実施の形態に係る画像処理装置のビデオ(video)信号出力停止制御動作について説明する。
【0040】
図4において、401は原稿を走査して読み取りを行う読み取りスキャン状態を示している。また、402は第1ミラー台ユニット113(図1参照)を高速でイニシャルポジションまで戻すバックスキャン状態を示す。また、403は画像有効領域期間(原稿画像データとしての有効領域)を示す画像イネーブル(ENABLE)信号を併記したものである。405はHP(ホームポジション)から所定位置に配置された不図示のシェーディングポジションへの移動制御を示している。406は原稿読み取り区間、407はビデオ(video)信号出力停止区間である。
【0041】
次に、本実施の形態に係る画像処理装置のビデオ(video)信号出力停止制御動作について、図5のフローチャートに基づき説明する。
【0042】
図5において、まず、ステップS501で、画像形成装置100のコピーボタンをONする。このコピーボタンのON信号が、原稿読み取り開始のトリガ信号となる。この時点では、既に原稿サイズが検出されており、次のステップS502で、コピーボタンのON操作と同期してイネーブル(ENABLE)信号の設定が、主副走査イネーブル(ENABLE)区間設定においてクロック生成部にて行われる(このクロック生成部に関しては後述する。)。
【0043】
原稿走査に必要な条件が設定された後、次のステップS503で、第1ミラー台ユニット113(図1参照)は、光学系の調整のため、不図示のシェーディング調整用の白板読み取り位置に移動制御される。図4に示すモータ駆動テーブル上では405に相当する(本件では、第1ミラー台ユニット113のポジションとして、ホームポジション、シェーディングポジション、画先ポジションが順番に配置されている構成に基づいて説明している。)。次のステップS504で、シェーディング補正データのサンプリングが行われる期間は、画像ENABLE(イネーブル)信号がON状態となり、前記サンプリングが終了するとOFF状態に戻される。
【0044】
シェーディング補正データのサンプリングが終了すると、次のステップS505で、第1ミラー台ユニット113は原稿走査速度まで加速制御が行われ、目標速度に到達した時点で等速制御に切り換えられる。その後、次のステップS506で、画先信号が入力されるまで待ち、不図示の画先信号(原稿の先端を知らせる信号)の受信後に、次のステップS507で、画像イネーブル(ENABLE)信号をONし、図4に示すモータ駆動テーブル上の原稿読み取り区間406において原稿画像をビデオ(video)信号として出力する。同時に画像イネーブル(ENABLE)区間を設定するために、次のステップS508で、主走査同期信号をカウントアップする。前記ステップS508において、原稿サイズに等しい所定のカウント数だけ主走査同期信号をカウントした後に、次のステップS509で、読み取りイネーブル(ENABLE)信号と、ビデオ(video)信号の出力は停止される。即ち、図4に示すモータ駆動テーブル上のビデオ(video)信号出力停止区間407は、ビデオ(video)信号の出力が停止している。同時に、次のステップS510で、第1ミラー台ユニット113(図1参照)は、減速・停止制御が行われ、一旦停止後に、次のステップS511で、第1ミラー台ユニット113は、ホームポジションに向けてバックスキャン制御が行われる。第1ミラー台ユニット113が不図示のホームポジションに到達した時点で、次のステップS512で、第1ミラー台ユニット113は停止し、一連の画像形成プロセスが終了する。
【0045】
以上では、画像形成プロセスに沿ったビデオ(video)信号出力停止制御の説明を行ったが、実際のイネーブル(ENABLE)信号のイメージを図6に示す。
【0046】
図6(a)は、原稿台ガラス601上にA4R原稿602がセットされている状態を示す図である。この図6(a)中、領域603aは画像形成装置100の固定領域であり、CCD107(図1参照)による主走査1ライン分の読み取り領域を示している。また、604aが原稿サイズ検知センサ314,315(図3参照)によって決定される主走査イネーブル(ENABLE)区間、また、605aが原稿サイズ検知センサ314,315によって決定される副走査イネーブル(ENABLE)区間である。
【0047】
また、図6(b)は、各種の信号の出力状態を示す図である。この図6(b)中、603bは図6(a)における領域603aで主走査1ライン毎に出力される主走査同期信号を示す。また、604bは原稿台ガラス106(図1参照)の突き当て位置「図6(a)における左上を突き当て基準位置とする。」を基準とし、図6(a)における原稿幅604aを“L”区間として示している。また、605bは副走査イネーブル(ENABLE)信号を示しており、図6(a)における原稿幅605aに相当する。
【0048】
次に、クロック生成部の構成について、図7及び図8を用いて説明する。
【0049】
図7は、クロック生成部の概略構成を示すブロック図であり、同図において、701は画像処理手段の基本クロックとなる水晶発振器である。この水晶発振器701は、比較的低速のクロックを用いるが、生成されるクロックは高速クロックであり、且つ位相制御が細かく要求されることから、基本クロック(CLK)生成部702によって、不図示のPLL回路を駆使し、より高速なクロック(TG1CLK)703、クロック(CLKHP)704、クロック(CLKHN)705が生成され、且つ画像形成装置100(図1参照)で決まる主走査同期信号(CCDHSYNC)706を生成する。
【0050】
図7において、712は後述するCPU713用の水晶発振器であり、本件では画像処理手段の水晶発振器701とは異なる周波数を用いて構成したため敢えて別々に記載したが、システム上の問題が無ければ、これらを共通化することは可能である。また、714は画像処理手段のレジスタである。また、713はCPU(中央演算処理装置)で、レジスタ714に対して読み書きを行うことができ、データバス、アドレスバス、同期信号としてのCPUクロック、書き込み用のライト(write)信号及びレジスタ設定のリセット(reset)信号を送り、画像処理手段からの処理結果の読み取り及び設定値の書き込みを行うことができ、クロック生成部で作られる制御クロックを全て設定することができる。即ち、画像処理手段のクロック生成部がディフォルト設定として持っている初期値に対し、装置動作に最も適したクロックを設定し、装置電源投入時にROM304(図3参照)から読み出した設定値をアドレスデコード(Address Decode)手段715で設定したクロック設定アドレスに設定し、データ(data)保持部719を介して高速クロック生成部707に送られる。716はCPU713からの書き込み用のインターフェイスと、CPU713とASIC内部からの書き込み用のインターフェイスであり、CPU713側から読み取るデータをデータセレクタ(Data Selector)717に書き込みデータバスから読み取るように構成したものである。718はアンド(AND)回路で、CPU713からのリセット信号とASIC内部からのリセット信号とのアンド(AND)を取るように構成されており、CPU713からの書き込みで動作を開始し、ASIC内部からの書き込みで動作終了後に設定値を元に戻せる構成となっている。707は高速クロック生成部で、データ保持部719に設定されたデータに応じて設定アドレスに対応したリングレジスタ711にデータが書き込まれ、アナプロクロック(anapro CLK)生成部709やCCDクロック生成部710、画像処理手段の内部用の高速クロック生成部(内部CLK生成部)708等、高速でパターンの繰り返しによって形成される制御信号生成用に用いられる。
【0051】
図8は、各信号703,704,705,706の出力波形を示す図である。
【0052】
図9及び図10は、CCD・AP制御用のクロック生成部の構成を示すブロック図であるが、上述の基本クロックを基にクロックが生成される。
【0053】
図9は、CCDクロック生成部710の構成を、図10は、アナプロクロック生成部709の構成を、それぞれ示すブロック図である。
【0054】
図9において、901はCCDクロック生成部710の回路構成を示している。902はこのCCDクロック生成部710の動作の中心となる14ビット(bit)カウンタで、CCDHSyncx(501or306)の主走査同期信号によってロードされるロード値をカウンタ初期値とし、クロック(TG1CLK)に同期してカウントアップする。
【0055】
903,904,905はCCD駆動クロック(F1)910,CCD駆動クロック(F2)911のブランキング期間を作るコンパレータであり、コンパレータ903に入力されているFBLKStは、CCD駆動クロック(F1)910,CCD駆動クロック(F2)911のブランキング開始位置を示し、FBLKEndは、CCD駆動クロック(F1)910,CCD駆動クロック(F2)911のブランキング終了位置を示している。コンパレータ904,905は、各々CCD駆動クロック(F1)910,CCD駆動クロック(F2)911の第1のブランキング位置の設定用であり、F1・St,F2・Stで各々の開始位置を設定し、F1・End,F2・Endで各々の終了位置を設定している。コンパレータ903と同じ場合には設定は同じになる。即ち、カウンタ902のカウント値によってパルスの開始位置と終了位置とを設定するものである。
【0056】
コンパレータ903の出力とコンパレータ904,905の出力は、後段の回路でクロック(CLKHN_CLK)に同期を取った後、AND回路920,921で合成され、逆相のクロック(CLKHP_CLK)で再度位相制御された後に、リングレジスタ908,909によって生成される高速クロックと合成される。因みに、リングレジスタ908,909に入力されているF1Pat,F2Patは、リングレジスタ908,909に設定されるクロックパターンであり、例えば、“1010”のようなデータが設定されていれば1ビット(bit)毎に“H”、“L”を繰り返すクロックを設定でき、また、“1000”のようなデータが設定されていれば“H”、“L”、“L”、“L”のパルスを繰り返すクロックを生成することができるものである。SRLDはリングレジスタ908,909へF1Pat(F1パターン)とF2Pat(F2パターン)を読み込むロード信号である。
【0057】
ここで、リングレジスタ908,909は、クロック(CLKHP_CLK)に同期制御されているため、上述したブランキング信号との合成時に位相がずれることは無い。ブランキング信号と高速リングレジスタ908,909で生成されたクロックパターンとの合成信号は、Dフリップフロップ910,911で再度位相制御された後に出力される。
【0058】
尚、Dフリップフロップ910,911の前に設定されたAND回路922,923は、クロック出力停止制御回路である。即ち、Cstp信号916が“H”となった時には、Dフリップフロップ910,911への入力信号は“L”レベルとなり、出力信号は出なくなる。
【0059】
同様に、906はCCD107(図1参照)の光電変換部に蓄積した電化を転送レジスタへシフトするシフト信号であり、SH・St,SH・Endでパルスの開始と終了位置をセットすると共に、Cstop信号916によってクロックを停止制御することが可能である。
【0060】
912,913はリングレジスタであり、SRLD信号によってロードされたFRPat(FRパターン)とFCPat(FCPパターン)のクロックパターンを繰り返して出力する。FRBLKH,FCPBLKHは、各々FR,FCP信号のブランキング区間のレベルを“H”とするか“L”とするかの設定手段である。FR,FCP信号については後述する。
【0061】
また、FRBLKFlag,FCPBLKFlagは、FR,FCPのBLKモードの許可フラグを示している。914,915はFR,FCP信号のBLKの位相制御を行う遅延回路である。FCPDValue,FRDValueは、各々遅延回路914,915の遅延を設定する設定値である。RCSBLKは後述する遅延回路918,919のブランキング信号を示している。リングレジスタ912,913よって出力されたクロックと遅延回路914,915によってオフセット量を制御したブランキング信号は、Cstop信号916により出力を停止することが可能である。918,919はFR,FCP信号の位相微調整用の遅延回路であり、FRDelay[1:0],FCPDelay[1:0]によって、
“00”:GND(パルス出力なし)
“01”:遅延なし
“10”:+1nsec
“11”:+2nsec
を設定する回路である。
【0062】
遅延回路918,919の前段の回路924,925は位相コントロール回路であり、FRStD,FCPStDによってクロックの立ち上がりを半クロック分遅延させる設定及びFREdD,FCPEdDによってクロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【0063】
ここで説明したFR信号は、CCD出力段のリセットパルスであり、CCD107から出力された画素データの前画素の残電荷をリセットする働きを持たせたものである。また、FCP信号は、CCD107の画素毎のビットクランプ(1画素毎にCCD出力信号のフィードスルー部をCCD動作電圧にクランプする働き。)用のパルスである。
【0064】
次に、アナプロクロック生成部709の説明を、図10に基づき説明する。
【0065】
図10において、1001はアナプロクロック生成部709の回路構成を示している。
【0066】
図10において、1002は図9に示すカウンタ902によって生成されるACLP信号であり、アナログ信号処理時のレベルクランプ信号である。ACLPStは、ACLPパルスの開始位置の設定であり、ACLEndは、ACLPパルスの終了位置の設定である。Astopは、ACLPの出力停止信号である。
【0067】
1003,1004,1005は、後述するSHP信号1006、SHD信号1007、MCLK信号1008生成用の高速リングレジスタである。ここで、SHP信号1006は、不図示のアナログ信号処理回路である相関二重サンプリング回路(CDS回路)において、CCD出力信号の基準レベルであるプリチャージ部(フィードスルー部)をサンプリングするパルスを示す。また、SHD信号1007は、CDS回路において、CCD出力信号のデータ部をサンプリングするパルスを示す。また、MCLK信号1008は、本実施の形態に係る画像処理装置において停止制御を行うA/Dコンバータ317のアナログ・デジタル変換クロックである。
【0068】
高速リングレジスタ1003,1004,1005に関しては上述したので、その説明を省略するが、SHP信号パターン(SHPPat)、SHD信号パターン(SHDPat)及びMCLK信号パターン(MCLKPat)の各々のパターン設定情報が、SRLD信号によって高速リングレジスタ1003,1004,1005にロードされ、繰り返しクロックとして出力される。また、SHP,SHD,MCLKクロックは、高速リングレジスタ1003,1004,1005の後段のAND回路1009,1010,1011に入力されるAstop信号によって全て停止制御される。出力段のSHPDelay[1:0],SHDDelay[1:0],MCLKDelay[1:0]は、各々のクロックの出力信号の位相を微調整するディレイ(Delay)回路である。
【0069】
設定は以下の通りである。
【0070】
“00”:GND(パルス出力なし)
“01”:遅延なし
“10”:+1nsec
“11”:+2nsec
更に、AND回路1009,1010,1011の後段の回路は位相コントロール回路である。ここでは、SHPStD,SHDStD,MCLKStDによって、クロックの立ち上がりを半クロック分遅延させる設定が可能となり、また、SHPEdD,SHDEdD,MCLKEdDによって、クロックの立ち下がりを半クロック分遅延させることが可能となる回路構成となっている。
【0071】
図11は、図3におけるクロック生成部で用いる基本クロック703,704,706が回路動作に用いられていることを示す図である。
【0072】
以上に説明した駆動パルス波形のイメージを図12に示す。同図において、1201は、CCD駆動用の同期信号(CCDHsyncx)であり、主走査同期信号である。また、1202は各種クロック生成用のTG1CLK同期のカウント出力(TG1CLK)である。また、1203はカウンタ駆動クロック(TG1CLK)である。また、1204及び1205は、CCDの転送クロック(F1)、(F2)である。また、1206は光電変換素子に蓄積された電化を転送レジスタにシフトするシフト信号(SH)である。また、1207は、CCD出力段の残電荷を1画素毎にリセットするリセット信号(FR)である。また、1208はCCD出力信号のビットクランプ信号(FCP)であり、CCD出力信号のプリチャージ部(フィードスルー部)を1画素毎に基準レベル(CCD動作電位)にクランプするパルスである。また、1209はCCD出力信号のイメージ波形(CCD−out)である。また、1210は不図示のアナログ処理回路のクランプ信号(ACLP)であり、CCDの遮光画素(オプティカルブラック)を回路動作レベルに保持するためのパルスである。また、1211及び1212は、ACLP1210と同様に、不図示のアナログ処理回路のサンプルホールドパルス(SHP)、(SHD)であり、相関二重サンプリング(CDS)を行うに際して各々フィードスルー(プリチャージ)部のサンプルパルス、データ部のサンプルパルスを示している。1213は相関二重サンプリング後の出力をデジタル信号に変換するA/Dコンバータ用の変換クロック(MCLK)である。
【0073】
次に、画像処理部におけるクロック生成部以外の処理について、図13を用いて説明する。
【0074】
尚、図13中、(R),(G),(B)は、R,G,B信号を示しており、3つの信号をそれぞれ処理する処理回路に分かれていることを示している。しかし、(R),(G),(B)に対応する3つの処理回路は互いに同一構成の処理回路であるから、ここでは、(R)についてのみ説明し、(G),(B)については、図面の同一部分に、添え字(G),(B)を付した同一符号を付して、その説明は省略する。
【0075】
図13は、画像処理手段の内部処理部の構成を示すブロック図である。
【0076】
図13において、1301は画像処理手段の内部処理部、1302(R)のRIN[9:0]は、10ビット(bit)のビデオ(video)信号である。1303(R)は黒オフセット補正部であり、信号線1304(R)のCCDHsyncxに同期してCCD107のodd,even出力のレベル差及び、黒基準レベルへの併せ込みを行っている。1305(R)はFIFO制御部であり、▲1▼1ライン遅延モード、▲2▼周波数変換モード、の2つのモードを持たせている。1ライン遅延モードは、後段の線形補間部1308(R)においてラインデータ間の補正に用いられる。周波数変換モードは、下記に示す通りFIFOの入出力のクロックを別のクロックで制御できる構成を持っていることを示している。1306(R)はDualPort_RAMである。
【0077】
IPHenablex(主走査有効画像イネーブルパルス)1307(R)によって有効画像領域(原稿領域)を選択して、DualPort_RAM1306(R)に書き込み、読み出し制御可能な構成である。また、DualPort_RAM1306(R)は、書き込み、読み出しクロックを別々に設定することが可能であり、放射ノイズ低減手段として用いられるSSCGクロックを読み出しに用いることによって、画像処理部の後段の処理にSSCGを掛けることも可能な構成である。
【0078】
FIFO制御部1305(R)の後段の1308(R)は線形補間部である。この線形補間部1308(R)で設定される係数は1/(10bit)から1迄であり、FIFO制御部1305(R)で1ライン遅延したデータに対して補正を行うものである。5×1フィルタ1309(R)は、フラグパルス(IPRFlag・Enablex)によって指定した領域に予め設定された係数を掛けて処理するもので,画像上の特異点に対するフィルタ処理として使用可能である。1311(R)は画像置換部であり、フラグパルスで指定したエリア外の両側のデータをエリア内の両端部から内側に順次置き換える機能を有している。
【0079】
即ち、aaa xxxxx xxxxx bb(指定エリアデータ:x,エリア外両端データ:a,b)を置換後は、aaa aaaaa bbbbb bbのような変換を行う。フィルタ処理で補正できないデータを不都合の無いように修正する手法である。
【0080】
尚、5×1フィルタ1309(R)及び画像置換部1311(R)は、図13中の矢印に示した通り、不図示のモード設定によって、シェーディング補正部1312(R)の前後に選択的に切り換えることが可能である。シェーディング補正部1312(R)は、メモリI/F1312(R)aを介して、シェーディングRAM1313(R)に対して所定のライン数分の累積加算を行い、平均値化を容易にするため、加算ライン数は1,2,4,8,16,32,64のいずれかとする。シェーディングRAM1313(R)は、入力10ビット(bit)に対して16ビット(bit)幅/画素とし、リード(read)/ライト(write)を2画素パラレルで行うため、メモリは32ビット(bit)幅に設定するものとする。シェーディングRAM1313(R)に加算されたデータは平均値化のため、ビットシフトによって平均値を求め、補正係数算出後にシェーディングRAM1313(R)に上書きされる。
【0081】
尚、算出係数にはリミッタが設定され、異常な係数は上限値に抑えられる。
【0082】
シェーディング補正が完了した後に、スムージング部1315によって主走査方向に隣接する2画素、若しくは4画素を用いてスムージング処理を施し、10→8bit変換部1316に送られる。この10→8bit変換部1316は、幾つかの機能を持たせて構成されている。各々の機能は、不図示のモード設定手段によって、以下の機能を逐次選択可能としている。
【0083】
<ビット処理のモード選択>
“00”=出力000hに固定(10bitマスク)
“01”=スルー(下位2bitを参照しなければ、当然切り捨てとなる。)
“10”=四捨五入。(下位2bit目が“1”のとき)
“11”=切り上げ。(下位2bitが“00”でないとき)
この機能の“00”設定を用い、画像イネーブル(ENABLE)領域外におけるビデオ(video)出力をGNDレベルに固定することにより、信号経路1319に載って来るノイズ成分を遮断する効果を得ることができる。点線1318は、回路的にノイズ成分が分離可能となるイメージを示している。
【0084】
また、10→8bit変換部1316の他の機能としては、10bitデータをスルーで流す機能及び10bit→8bit変換機能における四捨五入・切り上げ変換機能が用意されている。変換後のビデオ(video)信号は、Rout1317(R)から画像処理部外に出力される。
【0085】
図14は、図13に示す10→8bit変換部1316の構成を示すブロック図であり、同図において、1401は図13のスムージング部1315からのビデオ(video)信号入力を示している。1402は同期制御用のクロックであり、ゲート1404を介して位相制御される。1403は2bitのモードセレクタであり、上記4モードの設定を選択的に設定可能である。ゲート1404を通ったビデオ(video)信号は、モードセレクタ1403のモード設定に応じたビデオ(video)信号変換を行うものであるが、スルー設定“01”の場合には、セレクタ1405の“0”端子に入力され、セレクタ1405を通って同期回路1412によるクロック(CLK)1413同期のビデオ(video)信号1414として出力される。
【0086】
また、10bitデータを8bitデータに変換する手法として、四捨五入と切り上げを選択可能な構成を持ち、四捨五入による8bit化の場合には“10”を設定し、且つ1407に示す条件[上位8bitが“1111 1111”ではなく、且つ下位2bit目が“1”]の時、加算手段1406により全体に“0000 0001 00”を加算する。
【0087】
また、モード設定によりORゲート1409は条件を満たしていることをセレクタ1405に設定するため、加算結果がセレクタ1410に導かれる。切り上げによる8bit化の場合には、“11”を設定し、且つ1407に示す条件[上位8bitが“1111 1111”ではなく、且つ下位2bit目が“00”"ではない]時、加算手段1406により全体に“0000 0001 00”を加算する。また、モード設定によりORゲート1409は条件を満たしていることをセレクタ1405に設定するため、加算結果がセレクタ1410に導かれる。
【0088】
最後に、ビデオ(video)信号をGNDレベルに固定する場合には、“00”を設定し、セレクタ1410から直接“000h”1411をセレクトし、同期回路1412でCLK1413に同期を取ったビデオ(video)信号として出力される。
【0089】
このような手段を用い、点線1415で示すセレクタ1410の入力段と出力段との間で回路的にノイズ成分1416を遮断すると共に、ビデオ(video)信号を全てGNDレベルとすることで、装置動作に必要の無いクロックの停止による放射ノイズ低減を実現するものである。
【0090】
以上に説明した制御クロックの停止制御イメージを図15に示す。同図(a)は、後述するA/Dコンバータ1503のMCLK停止に伴うビデオ(video)信号出力の状態を、同図(b)は、本実施の形態に係る構成において、最も効果の大きい画像処理部のビデオ(video)信号出力のGNDレベル固定イメージを、それぞれ示したものである。
【0091】
図15(a)において、1501はA/Dコンバータであり、アナログ信号であるvideo−inとA/D変換クロックであるMCLKとが入力され、MCLKが供給されている状態を1502に示した。また、途中でMCLKクロックを停止制御した場合のA/Dコンバータ1501の出力信号を1503に示した。この符号1503に示すように、MCLK停止制御直前のビデオ(video)信号出力レベルが各ビットで保持される。
【0092】
図14において説明した10bit→8bit変換回路のデータセレクト手段を利用した例で説明したが、実際には個別に“ビデオ(video)信号スルー”と“GND固定”とをセレクトし、回路的にビデオ(video)信号の系を切断可能な構成を持たせることが重要である。
【0093】
図15(b)において、1504は画像処理部であり、ビデオ(video)信号出力スルー状態からビデオ(video)信号出力“L”固定に設定された状態を1505に示した。
【0094】
(その他の実施の形態)
本発明は、複数の機器(例えば、ホストコンピュータ、インターフェイス機器、リーダー、プリンタ等)から構成されるシステムに適用しても、1つの機器からなる装置(例えば、複写機、ファクシミリ装置等)に適用してもよい。
【0095】
また、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)が記憶媒体に格納されたプログラムコードを読み出して実行することによっても、本発明が達成されることは言うまでもない。
【0096】
この場合、記憶媒体から読み出されたプログラムコード自体が上述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【0097】
また、プログラムコードを供給するための記憶媒体としては、例えば、RAM、NV−RAM、フロッピー(登録商標)ディスク、ハードディスク、光ディスク、光磁気ディスク、MO、CD−ROM、CD−R、CD−RW、DVD(DVD−ROM、DVD−R、DVD−RW等)、磁気テープ、不揮発性のメモリカード、他のROM等の上記プログラムコードを記憶できるものであれば良く、或いはネットワークを介したダウンロード等を用いることができる。
【0098】
また、コンピュータが読み出したプログラムコードを実行することにより、上述した実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているOS(オペレーティングシステム)等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【0099】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPU等が実際の処理の一部または全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれることは言うまでもない。
【0100】
【発明の効果】
以上説明したように本発明によれば、原稿データを読み取っている読み取り領域以外における様々な信号を接地レベルにすることにより、放射ノイズを低減することができる。しかも、スタンバイ中のように明らかに制御クロックを装置として用いない状況下では放射源が動作していないため、放射ノイズ自体が問題となることはない。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る画像処理装置を含む画像形成装置の概略構成を示す側面図である。
【図2】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における放射ノイズの発生源をイメージした図である。
【図3】本発明の一実施の形態に係る画像処理装置のハード構成を示すブロック図である。
【図4】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御タイミングを示す図である。
【図5】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック停止制御動作の流れを示すフローチャートである。
【図6】本発明の一実施の形態に係る画像処理装置を含む画像形成装置における原稿と主副画像イネーブル(ENABLE)区間を示す図である。
【図7】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部の構成を示すブロック図である。
【図8】本発明の一実施の形態に係る画像処理装置を含む画像形成装置のクロック生成部における各信号の出力状態を示す図である。
【図9】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるCCD_CLK生成部の構成を示すブロック図である。
【図10】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるanapro_CLK生成部の構成を示すブロック図である。
【図11】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で用いる基本クロックが回路動作に用いられていることを示す図である。
【図12】本発明の一実施の形態に係る画像処理装置を含む画像形成装置におけるクロック生成部で生成されるクロック信号を示す図である。
【図13】本発明の一実施の形態に係る画像処理装置における画像処理手段の構成を示すブロック図である。
【図14】本発明の一実施の形態に係る画像処理装置における画像処理手段のビデオ(video)信号出力選択回路の構成を示すブロック図である。
【図15】本発明の一実施の形態に係る画像処理装置における制御信号の制御イメージを示す図である。
【符号の説明】
100 画像形成装置
101 原稿読取部
102 イメージ出力部(プリンタ部)
103 第1ミラー
104 第2ミラー及び第3ミラー
105 原稿照明手段
106 原稿台ガラス
107 CCD(光電変換素子)
108 原稿圧板(原稿自動搬送手段)
109 リーダーコントローラ
110 集光レンズ
111 圧板検出スイッチ(SW)レバー
112 反射型原稿サイズ検知センサ
113 第1ミラー台ユニット
114 レーザーユニット
115 現像器
116 転写帯電器
117 定着器
119 排紙ローラ
120 ホッパー
121 両面パス
122 被転写紙用カセット
123 被転写紙用カセット
124 折り返しミラー
125 システムコントローラ
126 BD検知センサ
127 クリーナ
128 感光ドラム
129 前露光手段
130 搬送ベルト
131 ソート手段
132 操作部
201 CCDユニット
202 コントロールユニット(RCON)
203 接続I/F(インターフェイス)ユニット
204 接続媒体
205 接続媒体
206 A/Dコンバータ
207 ノイズ
208 放射ノイズ
209 画像処理装置(データ処理装置)
210 ノイズ成分
211 画像形成装置内部の敷居板である。
301 CPU(中央演算処理装置)
302 データ・アドレスバス
303 画像処理・駆動制御部
304 ROM(リードオンリーメモリ)
305 RAM(ランダムアクセスメモリ)
306 バックアップ用のEEP−ROM
307 インバータ
308 ランプ
309 圧板開閉状態検知手段
310 DC電源(ON/OFF機能付きのレギュレータ等)
311 光電変換素子
312 ドライバIC(集積回路)
313 スイッチ(SW)
314 原稿サイズ検知センサ(1)
315 原稿サイズ検知センサ(2)
316 インターフェイス(I/F)
317 A/Dコンバータ
701 水晶発振器
702 基本クロック(CLK)生成部
703 クロック(TG1CLK)
704 クロック(CLKHP)
705 クロック(CLKHN)
706 主走査同期信号(CCDHSYNC)706
707 高速クロック生成部
712 水晶発振器
713 CPU(中央演算処理装置)
714 レジスタ
715 アドレスデコード(Address Decode)手段
716 インターフェイス
717 データセレクタ(Data Selector)
718 アンド(AND)回路
719 データ(data)保持
901 CCDクロック生成部の回路
902 14ビット(bit)カウンタ
903 コンパレータ
904 コンパレータ
905 コンパレータ
906 シフト信号
908 リングレジスタ
909 リングレジスタ
910 CCD駆動クロック(F1)
911 CCD駆動クロック(F2)
912 リングレジスタ
913 リングレジスタ
914 遅延回路
915 遅延回路
916 Cstop信号
917 Cstop信号
918 遅延回路
919 遅延回路
920 AND回路
921 AND回路
922 AND回路
923 AND回路
924 位相コントロール回路
925 位相コントロール回路
1001 アナプロクロック生成部の回路
1002 ACLP信号
1003 高速リングレジスタ
1004 高速リングレジスタ
1005 高速リングレジスタ
1006 SHP信号
1007 SHD信号
1008 MCLK信号
1009 AND回路
1010 AND回路
1011 AND回路
1201 CCD駆動用の同期信号(CCDHsyncx)
1202 TG1CLK同期のカウント出力(TG1CLK)
1203 カウンタ駆動クロック(TG1CLK)
1204 CCDの転送クロック(F1)
1205 CCDの転送クロック(F2)
1206 シフト信号(SH)
1207 リセット信号(FR)
1208 ビットクランプ信号(FCP)
1209 CCD出力信号のイメージ波形(CCD−out)
1210 クランプ信号(ACLP)
1211 サンプルホールドパルス(SHP)
1212 サンプルホールドパルス(SHD)
1213 変換クロック(MCLK)
1301 画像処理手段の内部処理部
1302(R) 入力端子
1303(R) 黒オフセット補正部
1304(R) 信号線
1305(R) FIFO制御部
1306(R) DualPort_RAMである。
1307(R) IPHenablex(主走査有効画像イネーブルパルス)
1308(R) 線形補間部
1309(R) 5×1フィルタ
1310(R) 5×1フィルタ
1311(R) 画像置換部
1312(R) シェーディング補正部
1312(R)a メモリI/F
1313(R) シェーディングRAM
1315 スムージング部
1316 10→8bit変換部
1317(R) Rout
1318 点線
1319 信号経路
1401 ビデオ(video)信号入力
1402 同期制御用のクロック
1403 2bitのモードセレクタ
1404 ゲート
1405 セレクタ
1406 加算手段
1407 条件
1408 条件
1409 ORゲート
1410 セレクタ
1411 “000h”
1412 同期回路
1413 クロック(CLK)
1414 ビデオ(video)信号
1415 点線
1416 ノイズ成分
1501 A/Dコンバータ
1504 画像処理部
Claims (3)
- 原稿の主走査及び副走査方向を走査してデータを読み取る読取手段と、該読取手段により読み取られたデータに対して所定の処理を行うデータ処理手段とを有するデータ処理装置において、
前記原稿のサイズを判定する判定手段と、
前記判定手段の判定結果に基づいて前記データの読取領域を設定する読取領域設定手段と、
前記データ処理手段から出力された信号が前記読取領域設定手段により設定された読取領域外における信号である場合に該出力された信号を接地レベルに固定する固定手段とを有し、
前記固定手段は、主走査1ライン毎に出力される主走査同期信号を前記原稿のサイズに等しい所定のカウント数だけカウントしたことに応じて、前記データ処理手段からの信号の出力を停止することを特徴とするデータ処理装置。 - 前記固定手段は、前記読取手段内のA/D変換手段に入力されるA/D変換クロックの供給を停止させることにより、前記A/D変換手段の変換動作を停止させることを特徴とする請求項1記載のデータ処理装置。
- 前記固定手段は、設定手段により選択可能な、10ビットから8ビットへ変換する機能を含む複数の機能を有する変換手段を備え、前記変換手段は、前記読取領域外における信号の出力を接地レベルに固定することを特徴とする請求項1又は2記載のデータ処理装置。
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