JP4007740B2 - 半導体素子のトレンチ素子分離方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 143
- 238000002955 isolation Methods 0.000 title claims description 121
- 239000010408 film Substances 0.000 claims description 558
- 150000004767 nitrides Chemical class 0.000 claims description 152
- 238000000034 method Methods 0.000 claims description 112
- 238000005530 etching Methods 0.000 claims description 99
- 239000000758 substrate Substances 0.000 claims description 98
- 230000008569 process Effects 0.000 claims description 58
- 239000002131 composite material Substances 0.000 claims description 56
- 230000002265 prevention Effects 0.000 claims description 44
- 230000003647 oxidation Effects 0.000 claims description 37
- 238000007254 oxidation reaction Methods 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000001039 wet etching Methods 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 claims description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 36
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 18
- 230000000694 effects Effects 0.000 description 16
- 230000006872 improvement Effects 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 238000005498 polishing Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008646 thermal stress Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 229910007264 Si2H6 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、具体的には、半導体素子のトレンチ素子分離方法に関する。さらに、本発明は、前記トレンチ素子分離方法を用いた半導体素子に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に伴う微細化技術の１つである素子分離工程（ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）は、半導体素子の初期加工工程であって、後続工程における活性領域の寸法及び工程マージンを左右する。通常の素子分離技術としては、ロコス（ＬＯＣＯＳ）素子分離技術と、トレンチ素子分離技術とに大別される。ここで、トレンチ素子分離技術は、既存のロコス素子分離技術における問題点であったバーズビーク（Ｂｉｒｄ′ｓ ｂｅａｋ）による活性領域の狭まりを解決したものである。その結果、この技術は、最近高集積化した半導体素子の素子分離工程に主として用いられている。
【０００３】
このトレンチ素子分離技術は、窒化膜（ＳｉＮ）をマスクパターンとして用いて素子分離膜が形成される領域の半導体基板をエッチングすることによりトレンチを形成し、次いで、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）による酸化膜を前記トレンチを埋め込むようにデポジットした後、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことにより、素子間の隔離を完成する方法である。ところが、このトレンチ素子分離技術は、素子分離工程を完成した後、活性領域と素子分離膜との境界面にてピットが発生する問題点があった。ピットの発生の主な要因としては、原副資材によること、イオン打ち込みによること、トレンチを埋め込む膜質の稠密化度及び後続する酸化工程など、種々挙げられるが、中でも、トレンチ素子分離後の酸化工程が最大の要因である。具体的に述べると、トレンチ素子分離工程後の酸化工程は、トレンチの内壁に存在していた半導体基板のシリコンを酸化させ、この酸化中におこるシリコンの体積膨脹はトレンチの側壁への物理的又は熱的ストレスとして作用し、その結果、ピットが発生するのである。
【０００４】
近年、酸化中におこる体積膨脹による物理的又は熱的ストレスを抑えるため、トレンチエッチング後にトレンチの内壁に熱酸化膜を形成し、その上に窒化膜（ＳｉＮ）よりなるライナ層をデポジットする技術が開発されている。
図１は、トレンチ素子分離工程において、ピットが発生した場合及びライナ層を用いてピットの発生を抑えた場合の半導体素子の電気的特性の変化を説明するためのグラフである。
これを参照すると、縦軸は試料の分布度を、横軸はこれによるドレインオフ電流特性をそれぞれ表す。ここで、ドレインオフ電流の測定は、ゲート及びソース、シリコン基板をグラウンド状態にした後、ドレインにのみ３．３Ｖの電圧を印加して行う。図中、○により繋がる線は、窒化膜よりなるライナ層を形成した場合のドレインオフ電流であり、□により繋がる線は、ライナ層を形成せずにトレンチ素子分離工程を行った場合のドレインオフ電流である。図から明らかなように、窒化膜よりなるライナ層を形成させた場合が、ドレインオフ電流がより低いことが解るが、これは、窒化膜ライナにより、素子分離工程後に熱的ストレスが有効に抑えられたからである。
このように、窒化膜よりなるライナ層を形成してトレンチ素子分離を行う技術は、ＩＢＭ社により米国特許第５４４７８８４号公報に記載されている（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ ｔｈｉｎ ｎｉｔｒｉｄｅ ｌｉｎｅｒ，Ｓｅｐ．５,１９９５，）。
【０００５】
図２ないし図４は、前記従来の技術によるライナ層を用いたトレンチ素子分離工程を説明するための断面図である。
図２を参照すると、半導体基板５１上に、パッド酸化膜５３及び窒化膜（ＳｉＮ）よりなるマスクパターン５５を形成した後に、前記マスクパターン５５を用いて、半導体基板５１の一部をエッチングしてトレンチを形成する。次いで、熱酸化工程を施してトレンチ内部酸化膜５６を形成し、後続する酸化工程において酸化がおこった時に発生する物理的又は熱的ストレスを抑えるため、窒化膜よりなるライナ層５７を形成する。その後に、ＣＶＤによる酸化膜５９を、半導体基板の表面を十分覆える程度に厚くデポジットする。その後、前記マスクパターン５５を研磨阻止層として用いてＣＭＰを施して、半導体基板の全面を平坦化させる。
図３を参照すると、前記平坦化を終えた半導体基板の全面に、リン酸（Ｈ3ＰＯ4）を用いた等方性湿式エッチングを施し、マスクパターンとして用いられた窒化膜（ＳｉＮ）を完全に除去する。このとき、マスクパターンとして用いられた窒化膜が半導体基板の全面に残留することを防止すべく僅かなオーバエッチングを行うと、窒化膜よりなるライナ層５７もエッチングされて一部が除去されてしまう。この問題は、異方性エッチングを行った場合にも依然発生する。
図４を参照すると、前記湿式エッチングを施した結果物にエッチバック工程を施し、半導体基板４１の上に存在していたパッド酸化膜及びＣＶＤによる酸化膜５９′を除去して半導体基板を平坦化させることにより、トレンチ素子分離工程を完了する。
【０００６】
【発明が解決しようとする課題】
ところが、前記窒化膜よりなるマスクパターン５５の除去中に同時にエッチングされたライナ層５７′の窪み部分（図４のＡに相当）は、トレンチ素子分離工程を施した後にも依然残っている。このように、活性領域と素子分離膜との境界面が窪んでしまう現象は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ素子のリフレッシュ特性を低下させるとともに、後続工程でポリシリコンよりなるゲート電極をエッチングするとき、窪みの中に導電物質であるポリシリコンが残留してしまい、その結果、ゲートブリッジなどの欠陥が生じる。しかも、完成したトランジスタの電気的な特性曲線が線形的に現れない所謂ハンプ（ｈｕｍｐ）現象や、スレッショルド電圧低下の原因となるインバース・ナロー・ウィドス・エフェクト（Ｉｎｖｅｒｓｅ Ｎａｒｒｏｗ Ｗｉｄｔｈ Ｅｆｆｅｃｔ）現象を深刻化させる結果となる。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、物理的又は熱的ストレスを抑えるためのライナ層を用いつつ、窪みが発生しないように窪み防止膜をさらに形成することにより、トレンチ素子分離工程における窪み発生を抑えることのできる半導体素子のトレンチ素子分離方法を提供することにある。
本発明の他の目的は、前記トレンチ素子分離方法を用いた半導体素子を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体素子のトレンチ素子分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成し、このトレンチ食刻用マスクパターンにて半導体基板にトレンチを形成する。その後、少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、窪み防止膜を前記半導体基板の全面に形成し、この窪み防止膜の上にライナ層をデポジットする。続けて、前記トレンチを埋め込むと同時に半導体基板の表面を覆う素子分離用絶縁膜をデポジットし、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する。最後に、前記トレンチ食刻用マスクパターンを除去する。
【０００９】
この方法において、好適な形態によると、前記半導体基板は、パッド酸化膜が形成された半導体基板であることが好ましい。また、前記マスクパターン上に、ＳｉＯＮ、酸化膜及びこれらの複合膜のうちいずれかを用いて１５０〜１５００Åの膜厚にて形成される反射防止膜をさらに形成しても良い。
前記窪み防止膜は、前記ライナ層と食刻選択比を持つ膜質であって、化学気相蒸着法によりデポジットされた酸化膜、或いはシリコン膜をデポジットして熱酸化させた酸化膜、又は窒化膜と酸化膜とが少なくとも１回以上交互に形成された複合ライナ層を用いて構成することが好ましい。
さらに、好適な形態によると、前記ライナ層は、窒化膜を用い、２０〜３００Åの膜厚にて形成することが好ましい。また、前記ライナ層を形成した後に、ライナ層の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜（ＨＴＯ）を形成する工程をさらに施すことが好ましい。ここで、素子分離膜の膜質特性に応じて選択的に膜質を改善させるため、プラズマ処理工程をさらに施しても良い。
好ましくは、素子分離用絶縁膜をデポジットした後に、前記素子分離用絶縁膜の膜質特性を強めるための熱処理工程をさらに実施すれば良い。また前記マスクパターンの除去は、リン酸（Ｈ3ＰＯ4）を用いた湿式エッチングにより行えば良い。
前記窪み防止膜として、ＣＶＤによる酸化膜を用いる場合には、前記トレンチを形成した後に、トレンチの内部に熱酸化膜をさらに形成することができる。ここで、前記ＣＶＤによる酸化膜の膜厚は、１０〜３００Åの範囲内にあることが好ましい。
前記窪み防止膜として、シリコン膜を熱酸化させた酸化膜を用いる場合には、シリコン膜の膜厚が１０〜２００Åの範囲内にあることが好ましい。
前記窪み防止膜として、窒化膜と酸化膜とが少なくとも１回以上交互に形成された複合ライナ層を用いる場合には、前記トレンチを形成した後に、トレンチの内部に熱酸化による内部酸化膜をさらに形成することができる。また、前記複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。
【００１０】
本発明の第１具体例による半導体素子のトレンチ素子分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記トレンチの内部に熱酸化膜を形成する第３工程と、少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、前記半導体基板の全面に化学気相蒸着による窪み防止用酸化膜をデポジットする第４工程と、前記窪み防止用酸化膜の上にライナ用窒化膜をデポジットする第５工程と、前記トレンチを完全に埋め込むと同時に前記半導体基板の表面を覆う素子分離用絶縁膜をデポジットする第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第１具体例において、好適な形態によると、前記第４工程の窪み防止用酸化膜は、該膜厚が１０〜３００Åの範囲内にあることが好ましい。また、前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあることが好ましい。
【００１１】
本発明の第２具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、半導体基板にトレンチを形成する第２工程と、前記トレンチが形成された半導体基板の全面にシリコン膜をデポジットする第３工程と、前記シリコン膜を熱酸化させて、前記トレンチ食刻用マスクパターンの表面及びトレンチの内部に窪み防止用酸化膜を形成する第４工程と、前記窪み防止用酸化膜の上にライナ用窒化膜を形成する第５工程と、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜をデポジットする第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第２具体例において、好適な形態によると、前記第３工程のシリコン膜は、該膜厚が１０〜２００Åの範囲内にあることが好ましい。また、前記第４工程の熱酸化は、デポジットされたシリコンが残留することなく完全に酸化膜に変わるように行うことが好ましい。
好ましくは、前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあれば良い。
【００１２】
本発明の第３具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記結果物上に熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、前記トレンチ内部酸化膜が形成された半導体基板上に、表面段差に沿ってライナ用窒化膜と窪み防止用酸化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、前記複合ライナ層が形成された半導体基板の全面に、表面段差に沿ってライナ用最終窒化膜を形成する第５工程と、前記ライナ用最終窒化膜の上に、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜を形成する第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第３具体例の前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。また、前記第５工程後に、複合ライナ層の窒化膜の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことが好ましい。
【００１３】
本発明の第４具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、前記トレンチ内部酸化膜が形成された前記半導体基板上に、表面段差に沿って窪み防止用酸化膜とライナ用窒化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、前記複合ライナ層の上に、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜を形成する第５工程と、前記マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第６工程と、前記マスクパターンを除去する第７工程とを具備することを特徴とする。
この第４具体例の前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。また前記第４工程後に、複合ライナ層の窒化膜の膜厚を維持させると共に、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことが好ましい。
【００１４】
本発明による半導体素子は、表面にトレンチを形成した半導体基板と、この半導体基板の表面段差に沿ってデポジットされた少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層と、この複合ライナ層を覆うとともにトレンチの内部を埋め込むトレンチ素子分離用絶縁膜とを具備することを特徴とする。
この半導体素子において、好適な形態によると、前記複合ライナ層と前記素子分離用絶縁膜との間に、前記複合ライナ用窒化膜の損傷防止及び膜厚の保存のための酸化膜をさらに具備することが好ましい。この酸化膜としては高温酸化膜を用いることができる。また、前記トレンチの内壁に沿って形成されたトレンチ内部酸化膜をさらに具備することが好ましい。この内部酸化膜は、熱酸化膜であることが好ましい。
好ましくは、前記複合ライナ層は、第１窒化膜、第１酸化膜及び第２窒化膜が順次積層された複合膜であれば良い。また、前記第１窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。またこの複合ライナ層は、前記第２窒化膜の上に少なくとも１枚以上の別の酸化膜及び窒化膜をさらに具備しても良い。
また、好適な形態によると、前記複合ライナ層は、第１酸化膜と第１窒化膜とが順次積層された構造の複合膜を用いて構成することができる。この場合、前記第１窒化膜の上に、少なくとも１枚以上の別の酸化膜及び窒化膜をさらに形成することができる。好ましくは、前記ライナ用第１窒化膜は、該膜厚が１０〜５０Åの範囲内であれば良い。
【００１５】
本発明によると、半導体素子のトレンチ素子分離工程において、窒化膜よりなるライナ層のエッチングを抑える窪み防止膜をさらに形成することにより窪み発生を防止することができる。その結果、ＤＲＡＭなどのメモリ素子におけるリフレッシュ特性の低下やゲートブリッジなどの欠陥を抑えることが可能になる。加えて、トランジスタの電気的特性を改善することができる。
【００１６】
【発明の実施の形態】
以下、添付された図面に基づき、本発明の好適な実施の形態について詳細に説明する。
実験例：酸化膜よりなる窪み防止膜を形成した後のライナ用窒化膜のエッチング比
図５は、本発明の実験例を説明するために示した透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、以下、ＴＥＭ）写真である。
図５を参照すると、パッド酸化膜が形成された半導体基板１上に、窒化膜よりなるマスクパターン２を形成し、これを用いて半導体基板をエッチングすることによりトレンチを形成する。その後、熱酸化を施し、トレンチ内部酸化膜３を１１０Åの膜厚にて形成する。次いで、ライナ用第１窒化膜（３と４との間の黒色層）を５５Åの膜厚にて形成する。続けて、ＣＶＤ酸化膜、例えば高温酸化膜よりなる膜厚５００Åの第１酸化膜４、膜厚５５Åのライナ用第２窒化膜（４と５との間の黒色層）、ＨＴＯよりなる膜厚５００Åの第２酸化膜５、膜厚１００Åのライナ用第３窒化膜（５と６との間の黒色層）、ＨＴＯよりなる膜厚５００Åの第３酸化膜６、及び膜厚２００Åのライナ用第４窒化膜（６と７との間の黒色層）を順次積層させる。次いで、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）７を１０００Åの膜厚にてデポジットした後、ライナ用第５窒化膜（７と８との間の黒色層）を再度５５Åの膜厚にてデポジットする。その後、トレンチを埋め込む素子分離用絶縁膜として用いられるＵＳＧ膜及びＰＥ−ＴＥＯＳ膜をデポジットした素子分離膜８を積層させる。続けて、マスクパターン２を研磨阻止層として用いて化学機械的研磨（ＣＭＰ）を施し、半導体基板の全面を平坦化させる。次に、リン酸溶液を用いた湿式エッチングを施し、半導体基板の表面に露出した窒化膜の一部を除去する。図５は、上記過程を終えた後のＴＥＭ写真である。
【００１７】
このとき、ＣＭＰ後、窒化膜よりなるマスクパターン２の膜厚は２０００Åである。そしてリン酸溶液を用いた湿式エッチングは、マスクパターン２が１７００Å程度にエッチングされるように施した。その後、一定膜厚の酸化膜４，５，６，７の間に形成されるとともに膜厚が個々である第２、第３及び第４窒化膜に対してエッチングが進んだ度合いを観察した。
膜厚が５５Åにて形成されたライナ用第２窒化膜（４と５との間の黒色膜）の場合には、マスクパターン２が１７００Å程度にエッチングされるうちに５００Å（図中Ａ部分）がエッチングされ、膜厚が１００Åにて形成されたライナ用第３窒化膜の場合には、１２００Å（図中Ｂ部分）がエッチングされ、最後に膜厚が２００Åにて形成されたライナ用第４窒化膜の場合には、マスクパターン２のエッチング度合いに類似の１６００Å（図中Ｃ部分）がエッチングされた。
すなわち、以上のことから、ライナ用窒化膜の膜厚を約３００Å以下に形成し、これを酸化膜の間に介挿する場合には、エッチングに際し、マスクパターン２よりエッチング率が落ちることが解る。これは、リン酸溶液に露出するライナ用窒化膜の表面積が狭いため、ライナ用窒化膜の膜厚を厚く形成するときより薄く形成する場合の方が、等方性エッチングに際しエッチング率が低下することと考えられる。
前記実験から得られた結論は、トレンチ内部酸化膜３を形成し、さらに少なくともマスクパターン２の側壁に薄膜が形成されるように酸化膜を形成した後に、約３００Å以下の薄い膜厚にて窒化膜を形成すると、後続するマスクパターン２を除去するとき、ライナ用窒化膜が合わせてエッチングされるような窪み現象が抑えられるということである。その際、ライナ用窒化膜は、１枚を用いても良く、あるいは複数枚を用いても良い。これは、図５のＴＥＭ写真から判断することができる。
【００１８】
第１実施形態：窪み防止膜としてＣＶＤによる酸化膜を用いる場合
図６ないし図１０は、本発明の第１実施形態による窪み防止膜を用いたトレンチ素子分離方法を説明するための断面図である。
図６を参照すると、１００〜５００Å膜厚のパッド酸化膜１０２が形成された半導体基板１００に素子分離領域を限定するための写真食刻工程のマスクパターン１０４として用いられる窒化膜（ＳｉＮ）を低圧化学気相蒸着（ＬＰＣＶＤ）方法により約５００〜３０００Åの膜厚にてデポジットする。ここで、パッド酸化膜は、９００℃の温度条件下で熱酸化により形成可能である。またこのパッド酸化膜の形成工程は省略しても構わない。さらに、前記マスクパターンとして用いられる物質層の上に、ＨＴＯなどの酸化膜、ＳｉＯＮ及びこれらの複合膜の内いずれかから形成された反射防止膜（ＡＲＣ）を１５０〜１５００Åの膜厚にてデポジットし、これを用いて、さらに高集積化した半導体素子に用いられる微細パターンを形成しても構わない。
【００１９】
図７を参照すると、前記マスクパターンとして用いられる物質層を写真食刻工程でパターニングし、それにより得られたマスクパターン１０４をマスクとして半導体基板１００の一部をエッチングし、トレンチ１０６を形成する。この後、酸化工程、例えば熱酸化を施し、トレンチ１０６の内壁にトレンチ内部酸化膜１０８を形成する。ここでも、トレンチ内部酸化膜の形成工程は省略しても構わない。
【００２０】
なお、前記トレンチ１０６をエッチングする方法は、写真工程で最上層に構成されたフォトレジストパターン（図示せず）をエッチングマスクとして用いて、半導体基板１００を含む下地膜をエッチングすることによりトレンチ１０６を形成しても良い。あるいは、フォトレジストパターンを用いてパッド酸化膜１０２までを一応エッチングし、エッチング工程によりフォトレジストパターンを除去した後、さらに形成された反射防止膜（ＡＲＣ、図示せず）を食刻マスクとして用いて下地膜をエッチングすることによりトレンチ１０６を形成しても良い。さらに、上部に反射防止膜を形成しない場合には、マスクパターン１０４をエッチングマスクとして用いて下地膜をエッチングすることによりトレンチ１０６を形成しても良い。すなわち、トレンチをエッチングする方法は、種々の変形が可能である。
【００２１】
図８を参照すると、前記トレンチ内部酸化膜１０８が形成された結果物に後続工程で形成されるライナ層である窒化膜と食刻選択比を持つ膜質のＣＶＤ酸化膜よりなる窪み防止膜１１０を１０〜３００Åの膜厚にてデポジットする。次いで、熱的ストレスを抑えるためのライナ層１１２を窒化膜（ＳｉＮ）を用いて、２０〜３００Åの膜厚にて形成する。このライナ層１１２は、低圧化学気相蒸着（ＬＰＣＶＤ）方法によりデポジットすることができる。その後、７００℃から９００℃の高温で形成された高温酸化膜（ＨＴＯ、図示せず）を約１００Åの膜厚にてデポジットし、さらにこの高温酸化膜（ＨＴＯ）に対してアンモニアプラズマ処理を施すことにより、後続工程で前記ライナ層１１２の膜厚が薄くなったり、損傷されることを防止する。このとき、高温酸化膜に代えてＨＤＰ酸化膜をデポジットする時には、プラズマ処理を省略しても良い。
【００２２】
ここで、高温酸化膜（ＨＴＯ）の形成工程及びこの高温酸化膜に対するプラズマ処理は省略しても良い。前記高温酸化膜が形成された結果物に、半導体基板の表面を十分覆える程度の膜厚を持つ素子分離用絶縁膜１１４をデポジットする。この素子分離用絶縁膜１１４は、ＵＳＧ、ＴＥＯＳ、ＨＤＰ酸化膜、モノシラン（ＳｉＨ4）基のＣＶＤ酸化膜及びこれらの複合膜から形成することができる。この素子分離用絶縁膜１１４をデポジットした後に、膜質の稠密化のための熱処理工程を施す。この熱処理工程は、８００℃ないし１１５０℃の温度条件下で施すことが好ましい。この熱処理工程により、フッ酸（ＨＦ）やリン酸（Ｈ3ＰＯ4）基のエッチング溶液に対する全体の膜のエッチング率が低下する。その後、前記マスクパターン１０４が露出するように化学機械的研磨（ＣＭＰ）工程を施し、前記素子分離用絶縁膜１１４、ライナ層１１２及び窪み防止膜１１０の一部を除去する。
【００２３】
このとき、窪み防止膜１１０は、少なくともマスクパターン１０４の側壁に形成されるように残存することが重要である。これは、後続するマスクパターン１０４を除去するための湿式エッチング工程で、窒化膜よりなるライナ層１１２がエッチング液であるリン酸溶液に露出する面積を狭くする役割をするからである。既存の技術のように、トレンチ内壁に酸化膜を熱酸化で形成する工程では、トレンチ内壁には酸化膜が形成されるが、マスクパターン１０４の窒化膜の側壁には酸化膜が形成されなかった。これにより、後続するマスクパターン１０４を除去するための湿式エッチング工程でライナ層１１２がリン酸溶液に露出する表面積が広がり、オーバエッチングを施すとき、ライナ層１１２の窒化膜もその一部が半導体基板の下方に向けてエッチングされ、その結果、窪みが発生した。ところが、本発明のように、マスクパターン１０４の側壁にＣＶＤによる酸化膜よりなる窪み防止膜を形成することにより、これを抑えることができる。
【００２４】
図９を参照すると、前記ＣＭＰが施された半導体基板に、窒化膜よりなるマスクパターン１０４を除去するための湿式エッチングを施す。この湿式エッチングは、リン酸溶液を用いて行うことができる。通常は、パッド酸化膜１０２上に窒化膜が残留することを防止すべくオーバエッチングを行う。エッチングは、湿式エッチングにより施す等方性エッチングを中心に説明したが、これに制限されるものではなく、乾式エッチングにより施す異方性エッチングであっても良い。このとき、半導体基板１００の下方に向けてライナ層１１２がエッチングされる窪み現象は防止されるが（図中Ｂ部分）、これは、窒化膜よりなるライナ層１１２が、ＣＶＤ酸化膜よりなる窪み防止膜１１０と高温酸化膜（ＨＴＯ）或いは素子分離用絶縁膜１１４の間に介挿されることにより、リン酸溶液に対して露出する表面積が狭まり、その結果、エッチング率が低下するからである。これについては、前記図５の実験例を通じて既に触れている。
【００２５】
図１０を参照すると、前記マスクパターン１０４が除去された結果物に、酸化膜に対してはエッチング率が高く、半導体基板１００を構成するシリコン層及び窒化膜に対してはエッチング率が低いエッチング液を用いて湿式エッチングを施して半導体基板１００の表面をエッチバックすることにより、本発明の第１実施形態によるトレンチ素子分離工程を完了する。
前記湿式エッチング工程で、半導体基板１００上に残留するパッド酸化膜１０２、窪み防止膜１１０及び素子分離用絶縁膜１１４の一部は完全に除去されて平坦化する。
さらに、最終的なトレンチ素子分離工程が完了した後にも、素子分離用絶縁膜１１４と活性領域との境界面にて発生していた窪みの発生を防止することができる（図１０のＣ）。
【００２６】
第２実施形態：窪み防止膜としてシリコン膜をデポジット且つ酸化させた酸化膜を用いる場合
以下で述べる実施形態においては、前記第１実施形態と同一の部分については重複する説明を省略し、理解を容易ならしめるため、参照符号を前記第１実施形態と互いに対応するように付してある。
図１１ないし図１７は、本発明の第２実施形態による窪み防止膜を用いたトレンチ素子分離方法を説明するために示した断面図である。
図１１を参照すると、パッド酸化膜２０２が形成された半導体基板２００上に、マスクパターン２０４を窒化膜にて形成し、そのマスクパターン２０４を用いて半導体基板２００の一部をエッチングすることによりトレンチ２０６を形成する。このときにも、第１実施形態と同様に反射防止膜を用いることができ、トレンチのエッチング方法を変形させることもできる。次いで、前記結果物にライナ層を構成する窒化膜と食刻選択比を持つ酸化膜を形成するために、シリコン膜２０８を１０〜２００Åの膜厚にてデポジットする。ここで、シリコン膜としては、非晶質シリコン膜を用いても良いが、ここではポリシリコンを用いている。ポリシリコンをシリコン膜２０８としてデポジットする工程条件は、ＬＰＣＶＤ装置を用い、チャンバ温度を５００〜７００℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒｒ）とし、モノシラン（ＳｉＨ4）ガスを５００ｃｃ／ｍｉｎ量だけ供給しながら形成することができる。ポリシリコンを用いたさらに他のシリコン膜形成方法は、ＬＰＣＶＤ装置を用い、チャンバ温度を４００〜７００℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒｒ）とし、Ｓｉ2Ｈ6ガスを５０ＳＣＣＭの量だけ供給しながら形成することができる。
【００２７】
図１２を参照すると、前記シリコン膜２０８が蒸着された結果物に酸化工程、例えば熱酸化工程を施して前記シリコン膜２０８を、熱酸化による酸化膜の窪み防止膜２１０に変える。ここで、ポリシリコンよりなるシリコン膜２０８が完全に酸化せずに残留する場合、トランジスタの電気的特性に致命的な欠陥をもたらすことがある。これを防止すべく、デポジットされたシリコン膜２０８が完全に酸化されるように、熱酸化時間を調節することが好ましい。前記熱酸化の工程条件は、大気圧状態のチャンバの温度を８００〜１０００℃に調節し、酸素ガス（Ｏ2）を５〜１５ｌ／ｍｉｎ、塩化水素（ＨＣｌ）ガスを０．０５〜０．２ｌ／ｍｉｎの量だけ供給しながら酸化を行うことが好ましい。
【００２８】
既存技術では、シリコン膜２０８を形成せず、トレンチの内壁にのみ熱酸化膜を形成したため、窒化膜よりなるマスクパターン２０４の側壁には窪み防止膜２１０、すなわち、酸化膜が形成されなかった。しかし、本実施形態のように、ポリシリコン膜を先にデポジットし、その後熱酸化を行う場合には、窒化膜よりなるマスクパターン２０４の側壁にも第１実施形態のように窪み防止膜２１０の役割をする熱酸化膜が形成される。したがって、後続するリン酸溶液を用いた湿式エッチング工程において、ライナ用窒化膜がリン酸溶液に露出する表面積を最小化し、ライナ層（図１６の２１２）のエッチング率を低下させることができる。
【００２９】
図１３を参照すると、前記熱酸化工程により窪み防止膜２１０が形成された結果物に、低圧化学気相蒸着（ＬＰＣＶＤ）方法により２０〜３００Åの膜厚にて窒化膜（ＳｉＮ）を材質とするライナ層２１２をデポジットする。
【００３０】
図１４を参照すると、前記結果物に、酸化膜、例えば高温酸化膜（ＨＴＯ）（図示せず）を約１００Åの膜厚にて積層させ、アンモニアプラズマ処理を施して、ライナ層２１２が後続工程で薄くなったり、損傷されることを防止する。次いで、前記結果物に半導体基板の表面を十分覆えるように素子分離用絶縁膜２１４をデポジットし、膜質の稠密化を図るための熱処理工程を施す。
【００３１】
図１５を参照すると、前記マスクパターン２０４を研磨阻止層として用い、ＣＭＰ工程を施すことにより、前記素子分離用絶縁膜２１４、ライナ層２１２及び窪み防止膜２１０の一部を除去し、平坦化させる。
【００３２】
図１６を参照すると、前記平坦化を終えた半導体基板に、マスクパターン２０４を除去するための湿式エッチングを施す。このとき、湿式エッチング液としては、リン酸溶液を用いることが好ましく、半導体基板の表面に窒化膜よりなるマスクパターンが残留することを抑えるため、オーバエッチングを十分施す。
このオーバエッチングを施す過程で、窒化膜よりなるマスクパターン２０４は完全に除去されるが、窒化膜よりなるライナ層２１２は、エッチング率の違いのため（図５の実験例参照）、半導体基板２００の下方に窪むようにエッチングされない（図面のＢ'部分）。
【００３３】
参考として示す下記表１は、リン酸及びＬＡＬ２００を湿式エッチング液として用いたときの、窒化膜よりなるマスクパターン２０４及びライナ層２１２、熱酸化膜よりなる窪み防止膜２１０及びＵＳＧよりなる素子分離用絶縁膜２１４のエッチング率であり、単位はÅ／ｍｉｎである。このとき、ライナ層である窒化膜の膜厚は７０Åであった。
【表１】
ここで、ＬＡＬ２００は、前記半導体基板の表面上に残留する酸化膜である窪み防止膜２１０、素子分離用絶縁膜２１４及びパッド酸化膜２０２を湿式エッチングにより除去するのに用いられるエッチング液である。熱酸化膜を基準にして、ＬＡＬ２００のエッチング率は約２００Åである。
【００３４】
図１７は、前記半導体基板２００の表面上に残留する酸化膜を湿式エッチングにより除去することにより、本発明の第２実施形態によるトレンチ素子分離工程を完了したときの断面図である。従来は、リン酸を用いた湿式エッチング工程で窪みが発生したが、本発明ではシリコンを熱酸化させて形成した窪み防止膜２１０が窒化膜よりなるライナ層２１２のエッチング率を落としているため、窪みが発生（Ｃ′）しないことが解る。
【００３５】
第３実施形態：窪み防止膜として窒化膜と酸化膜とが１回以上交互に形成された複合膜を用いる場合
本実施形態は、ライナ用窒化膜が薄すぎた場合に、このライナ用窒化膜が後続する酸化工程で崩れ易い特性を補完し、一方、厚すぎた場合には、トレンチ素子分離工程を施した後に素子分離用絶縁膜と活性領域との境界面で窪みが発生する問題を補完するために案出されたものである。すなわち、薄いライナ用窒化膜の間に酸化膜を挟み込んで、窒化膜と酸化膜とが１回以上交互に形成された構造の窪み防止膜を構成したものである。従って、それぞれのライナ用窒化膜が後続する酸化工程で崩れ易いことを防止すると同時に、ライナ用窒化膜のエッチング率を落とし、これにより、マスクパターンとして用いられる窒化膜のエッチング時にライナ用窒化膜で窪みが発生することを抑えることができる。
【００３６】
図１８ないし図２１は、本発明の第３実施形態による窪み防止膜を用いたトレンチ素子分離方法及びこれを用いた半導体素子を説明するための断面図である。
図１８を参照すると、前記第１実施形態の方法と同様にして、半導体基板３００にパッド酸化膜３０２、マスクパターン３０４及びトレンチ３０６を形成し、次いで、トレンチの内壁にトレンチ内部酸化膜３０８を約１００Åの膜厚にて形成する。この工程でも、第１実施形態と同様に種々なる変形が可能である。
【００３７】
図１９を参照すると、前記トレンチ内部酸化膜３０８が形成された結果物に、ライナ用窒化膜と窪み防止用酸化膜とが少なくとも１回以上交互に積層された複合ライナ層３１８をＬＰＣＶＤ方法により形成する。このとき、１番目にデポジットされるライナ用第１窒化膜３１０の膜厚を１０〜５０Åの膜厚にて形成することが、後続するマスクパターンを湿式エッチングにより除去するとき、図５で説明された窪みの発生を抑えるために必要である。この実施形態では、前記第１窒化膜３１０、第１酸化膜３１２、第２窒化膜３１４及び第２酸化膜３１６の膜厚をそれぞれ３０Åの膜厚にて形成している。次いで、ライナ用最終窒化膜３２０を約３０Åの膜厚にてデポジットし、さらにライナ用窒化膜３１０，３１４，３２０の膜厚の保存及び損傷抑制のための酸化膜３２２、例えば、高温酸化膜（ＨＴＯ）を一定の膜厚にて形成し、プラズマ処理を施して高温酸化膜（ＨＴＯ）の膜質を改善する。ここで、高温酸化膜の形成工程は省略しても良い。その後、素子分離用絶縁膜３２４を半導体基板の表面を十分覆えるようにデポジットする。次いで、前記素子分離用絶縁膜３２４の稠密化のための熱処理工程を施す。
【００３８】
ここで、この実施形態では、窒化膜と酸化膜とが順次に交互する膜構造を２回に亘って形成した複合ライナ層３１８を窪み防止膜として用いている。このように交互する回数は、それが多くなるほど窪み防止効果及びライナの機能が増加するが、コスト高となるため、効果的な段階で止めることが良い。
【００３９】
図２０を参照すると、前記マスクパターン３０４を研磨阻止層として用いてＣＭＰを施すことにより、素子分離用絶縁膜３２４、最終窒化膜３２０、高温酸化膜３２２及び複合ライナ層３１８の一部を除去し、半導体基板の表面を平坦化させる。
【００４０】
図２１を参照すると、前記平坦化を終えた半導体基板に、リン酸を用いた湿式エッチングを施して窒化膜よりなるマスクパターン３０４を除去する。このとき、前記複合ライナ層３１８である第１窒化膜３１０、第２窒化膜３１４及び最終窒化膜３２０が窪み防止用第１酸化膜３１２、第２酸化膜３１６及び高温酸化膜３２２の間に挟まれ、これにより、前記図５で述べた薄いライナ層のエッチング率が低下する効果がある。従って、オーバエッチングを行った場合であっても、ライナ用窒化膜３１０，３１４，３２０が半導体基板３００の下方に向けてエッチングされるようなことはない。その後、半導体基板３００の上に残留する窪み防止用第１酸化膜３１２、第２酸化膜３１６、高温酸化膜３２２及び素子分離用絶縁膜３２４を湿式エッチングにより除去して平坦化させることにより、本発明の第３実施形態によるトレンチ素子分離工程を完了する。
【００４１】
以下、図２１に基づき、本発明による半導体素子の構造について説明する。
本発明の第３実施形態による半導体素子は、半導体基板３００と、この半導体基板に形成されたトレンチと、このトレンチの内壁に沿って一定の膜厚、例えば、１００Åの膜厚にて形成されたトレンチ内部酸化膜３０８と、このトレンチ内部酸化膜３０８上にデポジットされ、少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層３１８，３２０と、この複合ライナ層３１８，３２０上に形成される酸化膜３２２と、この酸化膜３２２を覆うとともに、トレンチの内部を埋め込む素子分離用絶縁膜３２４とからなる。
【００４２】
ここで、トレンチ内部酸化膜３０８は、熱酸化により生成された酸化膜である。また、複合ライナ層は第１窒化膜３１０、第１酸化膜３１２、第２窒化膜３１４を最小の構成とし、必要であれば、その上部に別の酸化膜及び窒化膜をさらに積層することができる。本実施形態では、好ましい例として、第２酸化膜３１６及び最終窒化膜３２０をさらに形成している。また、最終窒化膜３２０の上に形成される酸化膜３２２は高温酸化膜（ＨＴＯ）であるが、これを形成せずに本実施形態による半導体素子を構成しても良い。
この半導体素子において、複合ライナ層３１８は、トレンチ素子分離工程で本発明の目的である窪みの発生を防止し、かつトレンチの内部で発生する熱的ストレスを抑える主な手段となる。
【００４３】
第４実施形態：窪み防止膜として酸化膜と窒化膜とが１回以上交互に形成された複合膜を用いる場合
本実施形態は、前記第３実施形態とほとんど類似している。違いは、複合ライナ層として酸化膜と窒化膜とが少なくとも１回以上順次形成された構造の複合膜を用いていることである。すなわち、第３実施形態と比較して、窒化膜と酸化膜との積層順序が逆であることが異なっている。
図２２ないし図２４は、本発明の第４実施形態による窪み防止膜を用いたトレンチ素子分離方法及びこれを用いる半導体素子を説明するための断面図である。
図２２を参照すると、半導体基板４００にパッド酸化膜４０２及びマスクパターン４０４を形成し、マスクパターン４０４を用いてトレンチ４０６を形成する。その後、トレンチの内壁にトレンチ内部酸化膜４０８を形成する。ここで、パッド酸化膜４０２及びトレンチ内部酸化膜４０８は、必要に応じて省略することができる。
【００４４】
図２３を参照すると、前記トレンチ内部酸化膜４０８が形成された半導体基板４００の段差に沿って、窪み防止用酸化膜とライナ用窒化膜とが少なくとも１回以上交互に積層された構造の複合ライナ層４１８をＬＰＣＶＤ方法により形成する。ここで、第１酸化膜４１０は、前記第２実施形態のように、化学気相蒸着方法でなく、シリコン膜を積層させた後、これを熱酸化させる方法により形成しても良い。このとき、１番目にデポジットされるライナ用第１窒化膜４１２の膜厚を１０〜５０Åの膜厚にて形成することが、後続するマスクパターンを湿式エッチングにより除去するとき、図５で述べた窪みの発生を抑える上で必要である。本発明の好適な形態においては、第１窒化膜４１２の膜厚を１０〜５０Åに限定しているが、ライナ層として用いられる第１窒化膜４１２の膜厚を１０〜３００Åの膜厚に形成しても、窪みの発生が抑えられる効果がある。この実施形態では、前記交互する回数を２回に限定して、第１酸化膜４１０、第１窒化膜４１２、第２酸化膜４１４、第２窒化膜４１６をそれぞれ３０Åの膜厚に形成している。しかし、必要があれば、それ以上に交互する構造の複合ライナ層４１８を形成しても良い。その後、酸化膜４２０、例えば高温酸化膜（ＨＴＯ）を形成し、さらに素子分離用絶縁膜４２４を半導体基板の上部を十分覆える程度にデポジットして、膜質の稠密化のための熱処理工程を施す。
【００４５】
図２４を参照すると、マスクパターン４０４を研磨阻止層として用いるＣＭＰ工程を施し、半導体基板の全面を平坦化させた後、リン酸を用いた湿式エッチングを実施することによりマスクパターン４０４を除去する。このとき、図５で説明したように、窒化膜４１２，４１６で発生する窪みを防止できる。次いで、半導体基板の表面上に残留する酸化膜を除去すると、複合ライナ層４１８により窪みが発生しないトレンチ素子分離膜４２４を形成することができる。
【００４６】
以下、図２４に基づき、本発明による半導体素子の構造について説明する。
本発明の第４実施形態による半導体素子は、半導体基板４００と、この半導体基板に形成されたトレンチと、このトレンチ内部に沿って一定の膜厚、例えば、１００Åの膜厚にて形成されたトレンチ内部酸化膜４０８と、このトレンチ内部酸化膜４０８上にデポジットされ、少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層４１８と、この複合ライナ層４１８上に形成される酸化膜４２０と、この酸化膜４２０を覆うとともに、トレンチの内部を埋め込む素子分離用絶縁膜４２４とからなる。
【００４７】
ここで、トレンチ内部酸化膜４０８は、熱酸化により生成された酸化膜であり、これを形成しなくても良い。また、複合ライナ層４１８は、第１酸化膜４１０、第１窒化膜４１２が順次積層されたものを最小の構成要素とし、必要であれば、別の酸化膜と窒化膜とを順次さらに積層しても良い。本実施形態においては、好適な例として、第２酸化膜４１４及び第２窒化膜４１６をさらに形成している。また１番目に形成される第１窒化膜の膜厚は１０〜５０Åの範囲内であれば良く、これにより、前記図５で述べた窪み防止の効果が奏でられる。
この半導体素子の複合ライナ層４１８において、酸化膜と窒化膜とが１回のみ交互する場合には、前記第１及び第２実施形態で述べた構造となり、酸化膜と窒化膜とが２回交互する場合には、第４実施形態の複合ライナ層４１８となる。また、窪み防止用複合ライナ層４１８の上に形成される酸化膜４２０は高温酸化膜（ＨＴＯ）であるが、これは形成しなくても良い。
【００４８】
本発明によると、酸化工程で発生するストレスを抑えるためのライナ層を用い、さらに窪み防止膜を形成することにより、トレンチ素子分離工程におけるライナ層で窪みが発生することを抑えることができる。さらに、窪みの発生を抑えることにより、インバース・ナロー・ウィドス・エフェクト及びハンプの発生が抑えられ、トランジスタの絶縁破壊特性などの電気的特性の向上を図ることができる。
以下、添付された図２５ないし図２９に基づき、本発明によりトレンチ素子分離工程を施したとき、半導体素子の電気的特性に対する改善度をさらに詳細に説明する。
【００４９】
図２５は、本発明による半導体素子におけるインバース・ナロー・ウィドス・エフェクトの改善度を説明するために示すグラフである。
図２５によると、トランジスタの特性を評価する方法において、短チャンネル効果及びインバース・ナロー・ウィドス・エフェクトを大いに参照している。短チャンネル効果とは、ゲート幅が一定したトランジスタにおいて、ゲート長の短縮に応じてスレッショルド電圧が変化することを確認することであり、インバース・ナロー・ウィドス・エフェクトは、ゲート長が一定したトランジスタにおいて、ゲート幅の狭まりに応じたスレッショルド電圧の変化を確認することである。
このうち、インバース・ナロー・ウィドス・エフェクトは、活性領域と素子分離膜との境界面のプロファイルと密接な関係がある。例えば、ロコス系の素子分離膜は、ゲート幅が狭いトランジスタにおいてスレッショルド電圧Ｖｔｈが増加する。また、トレンチ素子分離膜は、ゲート幅が狭まるとスレッショルド電圧Ｖｔｈが低下する。
すなわち、ロコス素子分離膜の場合には、バーズビークにより活性領域縁部のゲート酸化膜が厚くなり、スレッショルド電圧Ｖｔｈが増大する。一方、トレンチ素子分離膜の場合には、素子分離膜の縁部がリセスされ、その結果、この部分で電界が大いにかかることになる。このため、トレンチ素子分離膜の場合には、ゲート幅が狭まるとスレッショルド電圧が低下する。一般に、トランジスタでは、短チャンネル効果やインバース・ナロー・ウィドス・エフェクトがないことが最も理想的なケースである。しかし、トレンチ素子分離膜を採択した場合には、窪みやグルーブが激しいほど、インバース・ナロー・ウィドス・エフェクトが大になり、スレッショルド電圧が低下する。
【００５０】
グラフにおいて、横軸はゲート幅（オｍ）を、縦軸はスレッショルド電圧（Ｖ）をそれぞれ表す。また、試料でゲート長は１０オｍと一定にした。グラフにおいて、□により繋がる線は従来の技術のように、窪み防止膜を用いず、トレンチ内部酸化膜を形成した後に、窒化膜よりなるライナ層を直後に形成した場合の特性曲線であり、○により繋がる線は、本発明の第１実施形態のように、窒化膜よりなるライナ層をデポジットする前に、ＣＶＤによる酸化膜、例えば高温酸化膜（ＨＴＯ）を１００Åの膜厚にてデポジットし、トレンチ素子分離工程を施した場合の特性曲線である。
このグラフから、本発明によれば、インバース・ナロー・ウィドス・エフェクトが改善されたことが確認できる。また、活性領域と素子分離膜との境界面で窪みやグルーブなどの構造的な欠陥が抑えられることにより、プロファイルが改善されたことも確認できる。
【００５１】
図２６は、従来の技術のように、窪み防止膜を形成せずに、窒化膜よりなるライナ層をデポジットしたときのゲート電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を示すグラフであり、図２７は、本発明の第１実施形態のように、ＣＶＤによる酸化膜を１００Åの膜厚にて積層し、窪み防止膜として用いたときのゲート電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を示すグラフである。
図２６及び図２７を参照すると、グラフ中、トランジスタのゲート幅は１０オｍであり、ゲート長は１オｍである。そして、５本の特性曲線は、最左側からバックバイアスがそれぞれ０、−１、−２、−３、−４Ｖに印加された時の特性曲線である。従来の技術によると、バックバイアスが大きいほど、ハンプ現象（Ａ）が激しくなることが確認されたが、本発明の第１実施形態のように、ＣＶＤ酸化膜、例えば高温酸化膜（ＨＴＯ）を１００Åの膜厚にてデポジットし、窒化膜よりなるライナ層を形成した場合には、ハンプが発生せず改善されたこと（Ｂ）を確認できた。
【００５２】
図２８及び図２９は、従来の技術及び本発明の第１実施形態において、絶縁破壊特性及び接合漏れ電流の改善度を説明するためのグラフである。
図２８及び図２９を参照すると、図２８における横軸は、どの程度の電荷が流れたとき、絶縁破壊が発生するかどうかを表し、その単位はＣ／ｃm2である。また図２９における横軸は、接合漏れ電流を表し、その単位はＡである。そして縦軸は、いずれも試料に対する分布度を表し、その単位は%である。グラフ中、□により繋がる線は、従来の技術のように、窪み防止膜を形成せず、トレンチ素子分離膜を形成した場合の特性曲線であり、○により繋がる線は、トレンチの内壁にトレンチ内部酸化膜を形成し、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる窪み防止膜を形成した後に、トレンチ素子分離膜を形成した場合の特性曲線であり、△により繋がる線は、トレンチ内部酸化膜を形成せずに、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる窪み防止膜を形成し、トレンチ素子分離膜を形成した場合の特性曲線である。グラフから明らかなように、本発明のように、窪み防止膜を形成した場合が、絶縁破壊特性に優れ、しかも接合漏れ電流特性が悪化しない。
その他、今までは、トレンチ内部酸化膜を形成しないと、ゲート酸化膜の絶縁破壊特性及び接合漏れ電流特性が低下すると知られていた。これは、素子分離用絶縁膜を構成するＵＳＧ又はＨＤＰ酸化膜が半導体基板のシリコンと直接的に触れることに起因する。しかし、本発明のように、酸化膜よりなる窪み防止膜及びライナ用窒化膜を単一膜又は複合膜から形成する場合は、トレンチ内壁に対する側壁酸化を実施しなくても、ゲート酸化膜に対する絶縁破壊特性及び接合漏れ電流特性で劣化がないことが解る。
【００５３】
以上好適な実施の形態により本発明を詳述した。しかし、本発明は、その精神及び必須の特徴を離脱しない範囲内であれば、他の方法により実施可能である。例えば、前記好適な実施形態においては、マスクパターンとして用いられた窒化膜を除去する方法がリン酸を用いた湿式エッチングであったが、エッチングガスを用いた乾式エッチングであっても構わない。よって、前記好適な実施形態における記載内容は例示的なものに過ぎず、本発明を制限するものではない。本発明は上記した実施形態に制限されるものではなく、本発明の属する技術的思想内において当分野における通常の知識を有した者なら、これより様々な変形が可能なことは言うまでもない。
【００５４】
【発明の効果】
以上詳細に説明したように本発明によれば、半導体素子のトレンチ素子分離工程において、窒化膜よりなるライナ層のエッチングを抑える窪み防止膜をさらに形成することにより窪み発生を防止することができる。その結果、ＤＲＡＭなどのメモリ素子におけるリフレッシュ特性の低下やゲートブリッジなどの欠陥を抑えることが可能になる。加えて、トランジスタの電気的特性を改善させることができる。
【図面の簡単な説明】
【図１】トレンチ素子分離工程でピットが生じた時及びライナ層を用いてピットを防止した時の半導体素子の電気的特性の変化を説明するための特性図。
【図２】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図３】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図４】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図５】本発明の実験例を説明するためのＴＥＭ写真による図。
【図６】本発明の第１実施形態を説明するための断面図。
【図７】本発明の第１実施形態を説明するための断面図。
【図８】本発明の第１実施形態を説明するための断面図。
【図９】本発明の第１実施形態を説明するための断面図。
【図１０】本発明の第１実施形態を説明するための断面図。
【図１１】本発明の第２実施形態を説明するための断面図。
【図１２】本発明の第２実施形態を説明するための断面図。
【図１３】本発明の第２実施形態を説明するための断面図。
【図１４】本発明の第２実施形態を説明するための断面図。
【図１５】本発明の第２実施形態を説明するための断面図。
【図１６】本発明の第２実施形態を説明するための断面図。
【図１７】本発明の第２実施形態を説明するための断面図。
【図１８】本発明の第３実施形態を説明するための断面図。
【図１９】本発明の第３実施形態を説明するための断面図。
【図２０】本発明の第３実施形態を説明するための断面図。
【図２１】本発明の第３実施形態を説明するための断面図。
【図２２】本発明の第４実施形態を説明するための断面図。
【図２３】本発明の第４実施形態を説明するための断面図。
【図２４】本発明の第４実施形態を説明するための断面図。
【図２５】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２６】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するために示した従来技術の特性図。
【図２７】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２８】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２９】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【符号の説明】
１００ 半導体基板
１０２ パッド酸化膜
１０４ マスクパターン
１０６ トレンチ
１０８ トレンチ内部酸化膜
１１０ 窪み防止膜
１１２ ライナ層
１１４ 素子分離用絶縁膜
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、具体的には、半導体素子のトレンチ素子分離方法に関する。さらに、本発明は、前記トレンチ素子分離方法を用いた半導体素子に関する。
【０００２】
【従来の技術】
半導体素子の高集積化に伴う微細化技術の１つである素子分離工程（ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）は、半導体素子の初期加工工程であって、後続工程における活性領域の寸法及び工程マージンを左右する。通常の素子分離技術としては、ロコス（ＬＯＣＯＳ）素子分離技術と、トレンチ素子分離技術とに大別される。ここで、トレンチ素子分離技術は、既存のロコス素子分離技術における問題点であったバーズビーク（Ｂｉｒｄ′ｓ ｂｅａｋ）による活性領域の狭まりを解決したものである。その結果、この技術は、最近高集積化した半導体素子の素子分離工程に主として用いられている。
【０００３】
このトレンチ素子分離技術は、窒化膜（ＳｉＮ）をマスクパターンとして用いて素子分離膜が形成される領域の半導体基板をエッチングすることによりトレンチを形成し、次いで、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）による酸化膜を前記トレンチを埋め込むようにデポジットした後、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことにより、素子間の隔離を完成する方法である。ところが、このトレンチ素子分離技術は、素子分離工程を完成した後、活性領域と素子分離膜との境界面にてピットが発生する問題点があった。ピットの発生の主な要因としては、原副資材によること、イオン打ち込みによること、トレンチを埋め込む膜質の稠密化度及び後続する酸化工程など、種々挙げられるが、中でも、トレンチ素子分離後の酸化工程が最大の要因である。具体的に述べると、トレンチ素子分離工程後の酸化工程は、トレンチの内壁に存在していた半導体基板のシリコンを酸化させ、この酸化中におこるシリコンの体積膨脹はトレンチの側壁への物理的又は熱的ストレスとして作用し、その結果、ピットが発生するのである。
【０００４】
近年、酸化中におこる体積膨脹による物理的又は熱的ストレスを抑えるため、トレンチエッチング後にトレンチの内壁に熱酸化膜を形成し、その上に窒化膜（ＳｉＮ）よりなるライナ層をデポジットする技術が開発されている。
図１は、トレンチ素子分離工程において、ピットが発生した場合及びライナ層を用いてピットの発生を抑えた場合の半導体素子の電気的特性の変化を説明するためのグラフである。
これを参照すると、縦軸は試料の分布度を、横軸はこれによるドレインオフ電流特性をそれぞれ表す。ここで、ドレインオフ電流の測定は、ゲート及びソース、シリコン基板をグラウンド状態にした後、ドレインにのみ３．３Ｖの電圧を印加して行う。図中、○により繋がる線は、窒化膜よりなるライナ層を形成した場合のドレインオフ電流であり、□により繋がる線は、ライナ層を形成せずにトレンチ素子分離工程を行った場合のドレインオフ電流である。図から明らかなように、窒化膜よりなるライナ層を形成させた場合が、ドレインオフ電流がより低いことが解るが、これは、窒化膜ライナにより、素子分離工程後に熱的ストレスが有効に抑えられたからである。
このように、窒化膜よりなるライナ層を形成してトレンチ素子分離を行う技術は、ＩＢＭ社により米国特許第５４４７８８４号公報に記載されている（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ ｔｈｉｎ ｎｉｔｒｉｄｅ ｌｉｎｅｒ，Ｓｅｐ．５,１９９５，）。
【０００５】
図２ないし図４は、前記従来の技術によるライナ層を用いたトレンチ素子分離工程を説明するための断面図である。
図２を参照すると、半導体基板５１上に、パッド酸化膜５３及び窒化膜（ＳｉＮ）よりなるマスクパターン５５を形成した後に、前記マスクパターン５５を用いて、半導体基板５１の一部をエッチングしてトレンチを形成する。次いで、熱酸化工程を施してトレンチ内部酸化膜５６を形成し、後続する酸化工程において酸化がおこった時に発生する物理的又は熱的ストレスを抑えるため、窒化膜よりなるライナ層５７を形成する。その後に、ＣＶＤによる酸化膜５９を、半導体基板の表面を十分覆える程度に厚くデポジットする。その後、前記マスクパターン５５を研磨阻止層として用いてＣＭＰを施して、半導体基板の全面を平坦化させる。
図３を参照すると、前記平坦化を終えた半導体基板の全面に、リン酸（Ｈ3ＰＯ4）を用いた等方性湿式エッチングを施し、マスクパターンとして用いられた窒化膜（ＳｉＮ）を完全に除去する。このとき、マスクパターンとして用いられた窒化膜が半導体基板の全面に残留することを防止すべく僅かなオーバエッチングを行うと、窒化膜よりなるライナ層５７もエッチングされて一部が除去されてしまう。この問題は、異方性エッチングを行った場合にも依然発生する。
図４を参照すると、前記湿式エッチングを施した結果物にエッチバック工程を施し、半導体基板４１の上に存在していたパッド酸化膜及びＣＶＤによる酸化膜５９′を除去して半導体基板を平坦化させることにより、トレンチ素子分離工程を完了する。
【０００６】
【発明が解決しようとする課題】
ところが、前記窒化膜よりなるマスクパターン５５の除去中に同時にエッチングされたライナ層５７′の窪み部分（図４のＡに相当）は、トレンチ素子分離工程を施した後にも依然残っている。このように、活性領域と素子分離膜との境界面が窪んでしまう現象は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ素子のリフレッシュ特性を低下させるとともに、後続工程でポリシリコンよりなるゲート電極をエッチングするとき、窪みの中に導電物質であるポリシリコンが残留してしまい、その結果、ゲートブリッジなどの欠陥が生じる。しかも、完成したトランジスタの電気的な特性曲線が線形的に現れない所謂ハンプ（ｈｕｍｐ）現象や、スレッショルド電圧低下の原因となるインバース・ナロー・ウィドス・エフェクト（Ｉｎｖｅｒｓｅ Ｎａｒｒｏｗ Ｗｉｄｔｈ Ｅｆｆｅｃｔ）現象を深刻化させる結果となる。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、物理的又は熱的ストレスを抑えるためのライナ層を用いつつ、窪みが発生しないように窪み防止膜をさらに形成することにより、トレンチ素子分離工程における窪み発生を抑えることのできる半導体素子のトレンチ素子分離方法を提供することにある。
本発明の他の目的は、前記トレンチ素子分離方法を用いた半導体素子を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体素子のトレンチ素子分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成し、このトレンチ食刻用マスクパターンにて半導体基板にトレンチを形成する。その後、少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、窪み防止膜を前記半導体基板の全面に形成し、この窪み防止膜の上にライナ層をデポジットする。続けて、前記トレンチを埋め込むと同時に半導体基板の表面を覆う素子分離用絶縁膜をデポジットし、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する。最後に、前記トレンチ食刻用マスクパターンを除去する。
【０００９】
この方法において、好適な形態によると、前記半導体基板は、パッド酸化膜が形成された半導体基板であることが好ましい。また、前記マスクパターン上に、ＳｉＯＮ、酸化膜及びこれらの複合膜のうちいずれかを用いて１５０〜１５００Åの膜厚にて形成される反射防止膜をさらに形成しても良い。
前記窪み防止膜は、前記ライナ層と食刻選択比を持つ膜質であって、化学気相蒸着法によりデポジットされた酸化膜、或いはシリコン膜をデポジットして熱酸化させた酸化膜、又は窒化膜と酸化膜とが少なくとも１回以上交互に形成された複合ライナ層を用いて構成することが好ましい。
さらに、好適な形態によると、前記ライナ層は、窒化膜を用い、２０〜３００Åの膜厚にて形成することが好ましい。また、前記ライナ層を形成した後に、ライナ層の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜（ＨＴＯ）を形成する工程をさらに施すことが好ましい。ここで、素子分離膜の膜質特性に応じて選択的に膜質を改善させるため、プラズマ処理工程をさらに施しても良い。
好ましくは、素子分離用絶縁膜をデポジットした後に、前記素子分離用絶縁膜の膜質特性を強めるための熱処理工程をさらに実施すれば良い。また前記マスクパターンの除去は、リン酸（Ｈ3ＰＯ4）を用いた湿式エッチングにより行えば良い。
前記窪み防止膜として、ＣＶＤによる酸化膜を用いる場合には、前記トレンチを形成した後に、トレンチの内部に熱酸化膜をさらに形成することができる。ここで、前記ＣＶＤによる酸化膜の膜厚は、１０〜３００Åの範囲内にあることが好ましい。
前記窪み防止膜として、シリコン膜を熱酸化させた酸化膜を用いる場合には、シリコン膜の膜厚が１０〜２００Åの範囲内にあることが好ましい。
前記窪み防止膜として、窒化膜と酸化膜とが少なくとも１回以上交互に形成された複合ライナ層を用いる場合には、前記トレンチを形成した後に、トレンチの内部に熱酸化による内部酸化膜をさらに形成することができる。また、前記複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。
【００１０】
本発明の第１具体例による半導体素子のトレンチ素子分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記トレンチの内部に熱酸化膜を形成する第３工程と、少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、前記半導体基板の全面に化学気相蒸着による窪み防止用酸化膜をデポジットする第４工程と、前記窪み防止用酸化膜の上にライナ用窒化膜をデポジットする第５工程と、前記トレンチを完全に埋め込むと同時に前記半導体基板の表面を覆う素子分離用絶縁膜をデポジットする第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第１具体例において、好適な形態によると、前記第４工程の窪み防止用酸化膜は、該膜厚が１０〜３００Åの範囲内にあることが好ましい。また、前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあることが好ましい。
【００１１】
本発明の第２具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、半導体基板にトレンチを形成する第２工程と、前記トレンチが形成された半導体基板の全面にシリコン膜をデポジットする第３工程と、前記シリコン膜を熱酸化させて、前記トレンチ食刻用マスクパターンの表面及びトレンチの内部に窪み防止用酸化膜を形成する第４工程と、前記窪み防止用酸化膜の上にライナ用窒化膜を形成する第５工程と、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜をデポジットする第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第２具体例において、好適な形態によると、前記第３工程のシリコン膜は、該膜厚が１０〜２００Åの範囲内にあることが好ましい。また、前記第４工程の熱酸化は、デポジットされたシリコンが残留することなく完全に酸化膜に変わるように行うことが好ましい。
好ましくは、前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあれば良い。
【００１２】
本発明の第３具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記結果物上に熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、前記トレンチ内部酸化膜が形成された半導体基板上に、表面段差に沿ってライナ用窒化膜と窪み防止用酸化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、前記複合ライナ層が形成された半導体基板の全面に、表面段差に沿ってライナ用最終窒化膜を形成する第５工程と、前記ライナ用最終窒化膜の上に、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜を形成する第６工程と、前記トレンチ食刻用マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第７工程と、前記トレンチ食刻用マスクパターンを除去する第８工程とを具備することを特徴とする。
この第３具体例の前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。また、前記第５工程後に、複合ライナ層の窒化膜の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことが好ましい。
【００１３】
本発明の第４具体例による半導体素子のトレンチ分離方法は、半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、前記トレンチ内部酸化膜が形成された前記半導体基板上に、表面段差に沿って窪み防止用酸化膜とライナ用窒化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、前記複合ライナ層の上に、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜を形成する第５工程と、前記マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第６工程と、前記マスクパターンを除去する第７工程とを具備することを特徴とする。
この第４具体例の前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。また前記第４工程後に、複合ライナ層の窒化膜の膜厚を維持させると共に、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことが好ましい。
【００１４】
本発明による半導体素子は、表面にトレンチを形成した半導体基板と、この半導体基板の表面段差に沿ってデポジットされた少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層と、この複合ライナ層を覆うとともにトレンチの内部を埋め込むトレンチ素子分離用絶縁膜とを具備することを特徴とする。
この半導体素子において、好適な形態によると、前記複合ライナ層と前記素子分離用絶縁膜との間に、前記複合ライナ用窒化膜の損傷防止及び膜厚の保存のための酸化膜をさらに具備することが好ましい。この酸化膜としては高温酸化膜を用いることができる。また、前記トレンチの内壁に沿って形成されたトレンチ内部酸化膜をさらに具備することが好ましい。この内部酸化膜は、熱酸化膜であることが好ましい。
好ましくは、前記複合ライナ層は、第１窒化膜、第１酸化膜及び第２窒化膜が順次積層された複合膜であれば良い。また、前記第１窒化膜は、該膜厚が１０〜５０Åの範囲内にあることが好ましい。またこの複合ライナ層は、前記第２窒化膜の上に少なくとも１枚以上の別の酸化膜及び窒化膜をさらに具備しても良い。
また、好適な形態によると、前記複合ライナ層は、第１酸化膜と第１窒化膜とが順次積層された構造の複合膜を用いて構成することができる。この場合、前記第１窒化膜の上に、少なくとも１枚以上の別の酸化膜及び窒化膜をさらに形成することができる。好ましくは、前記ライナ用第１窒化膜は、該膜厚が１０〜５０Åの範囲内であれば良い。
【００１５】
本発明によると、半導体素子のトレンチ素子分離工程において、窒化膜よりなるライナ層のエッチングを抑える窪み防止膜をさらに形成することにより窪み発生を防止することができる。その結果、ＤＲＡＭなどのメモリ素子におけるリフレッシュ特性の低下やゲートブリッジなどの欠陥を抑えることが可能になる。加えて、トランジスタの電気的特性を改善することができる。
【００１６】
【発明の実施の形態】
以下、添付された図面に基づき、本発明の好適な実施の形態について詳細に説明する。
実験例：酸化膜よりなる窪み防止膜を形成した後のライナ用窒化膜のエッチング比
図５は、本発明の実験例を説明するために示した透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ、以下、ＴＥＭ）写真である。
図５を参照すると、パッド酸化膜が形成された半導体基板１上に、窒化膜よりなるマスクパターン２を形成し、これを用いて半導体基板をエッチングすることによりトレンチを形成する。その後、熱酸化を施し、トレンチ内部酸化膜３を１１０Åの膜厚にて形成する。次いで、ライナ用第１窒化膜（３と４との間の黒色層）を５５Åの膜厚にて形成する。続けて、ＣＶＤ酸化膜、例えば高温酸化膜よりなる膜厚５００Åの第１酸化膜４、膜厚５５Åのライナ用第２窒化膜（４と５との間の黒色層）、ＨＴＯよりなる膜厚５００Åの第２酸化膜５、膜厚１００Åのライナ用第３窒化膜（５と６との間の黒色層）、ＨＴＯよりなる膜厚５００Åの第３酸化膜６、及び膜厚２００Åのライナ用第４窒化膜（６と７との間の黒色層）を順次積層させる。次いで、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）７を１０００Åの膜厚にてデポジットした後、ライナ用第５窒化膜（７と８との間の黒色層）を再度５５Åの膜厚にてデポジットする。その後、トレンチを埋め込む素子分離用絶縁膜として用いられるＵＳＧ膜及びＰＥ−ＴＥＯＳ膜をデポジットした素子分離膜８を積層させる。続けて、マスクパターン２を研磨阻止層として用いて化学機械的研磨（ＣＭＰ）を施し、半導体基板の全面を平坦化させる。次に、リン酸溶液を用いた湿式エッチングを施し、半導体基板の表面に露出した窒化膜の一部を除去する。図５は、上記過程を終えた後のＴＥＭ写真である。
【００１７】
このとき、ＣＭＰ後、窒化膜よりなるマスクパターン２の膜厚は２０００Åである。そしてリン酸溶液を用いた湿式エッチングは、マスクパターン２が１７００Å程度にエッチングされるように施した。その後、一定膜厚の酸化膜４，５，６，７の間に形成されるとともに膜厚が個々である第２、第３及び第４窒化膜に対してエッチングが進んだ度合いを観察した。
膜厚が５５Åにて形成されたライナ用第２窒化膜（４と５との間の黒色膜）の場合には、マスクパターン２が１７００Å程度にエッチングされるうちに５００Å（図中Ａ部分）がエッチングされ、膜厚が１００Åにて形成されたライナ用第３窒化膜の場合には、１２００Å（図中Ｂ部分）がエッチングされ、最後に膜厚が２００Åにて形成されたライナ用第４窒化膜の場合には、マスクパターン２のエッチング度合いに類似の１６００Å（図中Ｃ部分）がエッチングされた。
すなわち、以上のことから、ライナ用窒化膜の膜厚を約３００Å以下に形成し、これを酸化膜の間に介挿する場合には、エッチングに際し、マスクパターン２よりエッチング率が落ちることが解る。これは、リン酸溶液に露出するライナ用窒化膜の表面積が狭いため、ライナ用窒化膜の膜厚を厚く形成するときより薄く形成する場合の方が、等方性エッチングに際しエッチング率が低下することと考えられる。
前記実験から得られた結論は、トレンチ内部酸化膜３を形成し、さらに少なくともマスクパターン２の側壁に薄膜が形成されるように酸化膜を形成した後に、約３００Å以下の薄い膜厚にて窒化膜を形成すると、後続するマスクパターン２を除去するとき、ライナ用窒化膜が合わせてエッチングされるような窪み現象が抑えられるということである。その際、ライナ用窒化膜は、１枚を用いても良く、あるいは複数枚を用いても良い。これは、図５のＴＥＭ写真から判断することができる。
【００１８】
第１実施形態：窪み防止膜としてＣＶＤによる酸化膜を用いる場合
図６ないし図１０は、本発明の第１実施形態による窪み防止膜を用いたトレンチ素子分離方法を説明するための断面図である。
図６を参照すると、１００〜５００Å膜厚のパッド酸化膜１０２が形成された半導体基板１００に素子分離領域を限定するための写真食刻工程のマスクパターン１０４として用いられる窒化膜（ＳｉＮ）を低圧化学気相蒸着（ＬＰＣＶＤ）方法により約５００〜３０００Åの膜厚にてデポジットする。ここで、パッド酸化膜は、９００℃の温度条件下で熱酸化により形成可能である。またこのパッド酸化膜の形成工程は省略しても構わない。さらに、前記マスクパターンとして用いられる物質層の上に、ＨＴＯなどの酸化膜、ＳｉＯＮ及びこれらの複合膜の内いずれかから形成された反射防止膜（ＡＲＣ）を１５０〜１５００Åの膜厚にてデポジットし、これを用いて、さらに高集積化した半導体素子に用いられる微細パターンを形成しても構わない。
【００１９】
図７を参照すると、前記マスクパターンとして用いられる物質層を写真食刻工程でパターニングし、それにより得られたマスクパターン１０４をマスクとして半導体基板１００の一部をエッチングし、トレンチ１０６を形成する。この後、酸化工程、例えば熱酸化を施し、トレンチ１０６の内壁にトレンチ内部酸化膜１０８を形成する。ここでも、トレンチ内部酸化膜の形成工程は省略しても構わない。
【００２０】
なお、前記トレンチ１０６をエッチングする方法は、写真工程で最上層に構成されたフォトレジストパターン（図示せず）をエッチングマスクとして用いて、半導体基板１００を含む下地膜をエッチングすることによりトレンチ１０６を形成しても良い。あるいは、フォトレジストパターンを用いてパッド酸化膜１０２までを一応エッチングし、エッチング工程によりフォトレジストパターンを除去した後、さらに形成された反射防止膜（ＡＲＣ、図示せず）を食刻マスクとして用いて下地膜をエッチングすることによりトレンチ１０６を形成しても良い。さらに、上部に反射防止膜を形成しない場合には、マスクパターン１０４をエッチングマスクとして用いて下地膜をエッチングすることによりトレンチ１０６を形成しても良い。すなわち、トレンチをエッチングする方法は、種々の変形が可能である。
【００２１】
図８を参照すると、前記トレンチ内部酸化膜１０８が形成された結果物に後続工程で形成されるライナ層である窒化膜と食刻選択比を持つ膜質のＣＶＤ酸化膜よりなる窪み防止膜１１０を１０〜３００Åの膜厚にてデポジットする。次いで、熱的ストレスを抑えるためのライナ層１１２を窒化膜（ＳｉＮ）を用いて、２０〜３００Åの膜厚にて形成する。このライナ層１１２は、低圧化学気相蒸着（ＬＰＣＶＤ）方法によりデポジットすることができる。その後、７００℃から９００℃の高温で形成された高温酸化膜（ＨＴＯ、図示せず）を約１００Åの膜厚にてデポジットし、さらにこの高温酸化膜（ＨＴＯ）に対してアンモニアプラズマ処理を施すことにより、後続工程で前記ライナ層１１２の膜厚が薄くなったり、損傷されることを防止する。このとき、高温酸化膜に代えてＨＤＰ酸化膜をデポジットする時には、プラズマ処理を省略しても良い。
【００２２】
ここで、高温酸化膜（ＨＴＯ）の形成工程及びこの高温酸化膜に対するプラズマ処理は省略しても良い。前記高温酸化膜が形成された結果物に、半導体基板の表面を十分覆える程度の膜厚を持つ素子分離用絶縁膜１１４をデポジットする。この素子分離用絶縁膜１１４は、ＵＳＧ、ＴＥＯＳ、ＨＤＰ酸化膜、モノシラン（ＳｉＨ4）基のＣＶＤ酸化膜及びこれらの複合膜から形成することができる。この素子分離用絶縁膜１１４をデポジットした後に、膜質の稠密化のための熱処理工程を施す。この熱処理工程は、８００℃ないし１１５０℃の温度条件下で施すことが好ましい。この熱処理工程により、フッ酸（ＨＦ）やリン酸（Ｈ3ＰＯ4）基のエッチング溶液に対する全体の膜のエッチング率が低下する。その後、前記マスクパターン１０４が露出するように化学機械的研磨（ＣＭＰ）工程を施し、前記素子分離用絶縁膜１１４、ライナ層１１２及び窪み防止膜１１０の一部を除去する。
【００２３】
このとき、窪み防止膜１１０は、少なくともマスクパターン１０４の側壁に形成されるように残存することが重要である。これは、後続するマスクパターン１０４を除去するための湿式エッチング工程で、窒化膜よりなるライナ層１１２がエッチング液であるリン酸溶液に露出する面積を狭くする役割をするからである。既存の技術のように、トレンチ内壁に酸化膜を熱酸化で形成する工程では、トレンチ内壁には酸化膜が形成されるが、マスクパターン１０４の窒化膜の側壁には酸化膜が形成されなかった。これにより、後続するマスクパターン１０４を除去するための湿式エッチング工程でライナ層１１２がリン酸溶液に露出する表面積が広がり、オーバエッチングを施すとき、ライナ層１１２の窒化膜もその一部が半導体基板の下方に向けてエッチングされ、その結果、窪みが発生した。ところが、本発明のように、マスクパターン１０４の側壁にＣＶＤによる酸化膜よりなる窪み防止膜を形成することにより、これを抑えることができる。
【００２４】
図９を参照すると、前記ＣＭＰが施された半導体基板に、窒化膜よりなるマスクパターン１０４を除去するための湿式エッチングを施す。この湿式エッチングは、リン酸溶液を用いて行うことができる。通常は、パッド酸化膜１０２上に窒化膜が残留することを防止すべくオーバエッチングを行う。エッチングは、湿式エッチングにより施す等方性エッチングを中心に説明したが、これに制限されるものではなく、乾式エッチングにより施す異方性エッチングであっても良い。このとき、半導体基板１００の下方に向けてライナ層１１２がエッチングされる窪み現象は防止されるが（図中Ｂ部分）、これは、窒化膜よりなるライナ層１１２が、ＣＶＤ酸化膜よりなる窪み防止膜１１０と高温酸化膜（ＨＴＯ）或いは素子分離用絶縁膜１１４の間に介挿されることにより、リン酸溶液に対して露出する表面積が狭まり、その結果、エッチング率が低下するからである。これについては、前記図５の実験例を通じて既に触れている。
【００２５】
図１０を参照すると、前記マスクパターン１０４が除去された結果物に、酸化膜に対してはエッチング率が高く、半導体基板１００を構成するシリコン層及び窒化膜に対してはエッチング率が低いエッチング液を用いて湿式エッチングを施して半導体基板１００の表面をエッチバックすることにより、本発明の第１実施形態によるトレンチ素子分離工程を完了する。
前記湿式エッチング工程で、半導体基板１００上に残留するパッド酸化膜１０２、窪み防止膜１１０及び素子分離用絶縁膜１１４の一部は完全に除去されて平坦化する。
さらに、最終的なトレンチ素子分離工程が完了した後にも、素子分離用絶縁膜１１４と活性領域との境界面にて発生していた窪みの発生を防止することができる（図１０のＣ）。
【００２６】
第２実施形態：窪み防止膜としてシリコン膜をデポジット且つ酸化させた酸化膜を用いる場合
以下で述べる実施形態においては、前記第１実施形態と同一の部分については重複する説明を省略し、理解を容易ならしめるため、参照符号を前記第１実施形態と互いに対応するように付してある。
図１１ないし図１７は、本発明の第２実施形態による窪み防止膜を用いたトレンチ素子分離方法を説明するために示した断面図である。
図１１を参照すると、パッド酸化膜２０２が形成された半導体基板２００上に、マスクパターン２０４を窒化膜にて形成し、そのマスクパターン２０４を用いて半導体基板２００の一部をエッチングすることによりトレンチ２０６を形成する。このときにも、第１実施形態と同様に反射防止膜を用いることができ、トレンチのエッチング方法を変形させることもできる。次いで、前記結果物にライナ層を構成する窒化膜と食刻選択比を持つ酸化膜を形成するために、シリコン膜２０８を１０〜２００Åの膜厚にてデポジットする。ここで、シリコン膜としては、非晶質シリコン膜を用いても良いが、ここではポリシリコンを用いている。ポリシリコンをシリコン膜２０８としてデポジットする工程条件は、ＬＰＣＶＤ装置を用い、チャンバ温度を５００〜７００℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒｒ）とし、モノシラン（ＳｉＨ4）ガスを５００ｃｃ／ｍｉｎ量だけ供給しながら形成することができる。ポリシリコンを用いたさらに他のシリコン膜形成方法は、ＬＰＣＶＤ装置を用い、チャンバ温度を４００〜７００℃、チャンバ圧力を１３．３〜７９．８Ｐａ（略０．１〜０．６Ｔｏｒｒ）とし、Ｓｉ2Ｈ6ガスを５０ＳＣＣＭの量だけ供給しながら形成することができる。
【００２７】
図１２を参照すると、前記シリコン膜２０８が蒸着された結果物に酸化工程、例えば熱酸化工程を施して前記シリコン膜２０８を、熱酸化による酸化膜の窪み防止膜２１０に変える。ここで、ポリシリコンよりなるシリコン膜２０８が完全に酸化せずに残留する場合、トランジスタの電気的特性に致命的な欠陥をもたらすことがある。これを防止すべく、デポジットされたシリコン膜２０８が完全に酸化されるように、熱酸化時間を調節することが好ましい。前記熱酸化の工程条件は、大気圧状態のチャンバの温度を８００〜１０００℃に調節し、酸素ガス（Ｏ2）を５〜１５ｌ／ｍｉｎ、塩化水素（ＨＣｌ）ガスを０．０５〜０．２ｌ／ｍｉｎの量だけ供給しながら酸化を行うことが好ましい。
【００２８】
既存技術では、シリコン膜２０８を形成せず、トレンチの内壁にのみ熱酸化膜を形成したため、窒化膜よりなるマスクパターン２０４の側壁には窪み防止膜２１０、すなわち、酸化膜が形成されなかった。しかし、本実施形態のように、ポリシリコン膜を先にデポジットし、その後熱酸化を行う場合には、窒化膜よりなるマスクパターン２０４の側壁にも第１実施形態のように窪み防止膜２１０の役割をする熱酸化膜が形成される。したがって、後続するリン酸溶液を用いた湿式エッチング工程において、ライナ用窒化膜がリン酸溶液に露出する表面積を最小化し、ライナ層（図１６の２１２）のエッチング率を低下させることができる。
【００２９】
図１３を参照すると、前記熱酸化工程により窪み防止膜２１０が形成された結果物に、低圧化学気相蒸着（ＬＰＣＶＤ）方法により２０〜３００Åの膜厚にて窒化膜（ＳｉＮ）を材質とするライナ層２１２をデポジットする。
【００３０】
図１４を参照すると、前記結果物に、酸化膜、例えば高温酸化膜（ＨＴＯ）（図示せず）を約１００Åの膜厚にて積層させ、アンモニアプラズマ処理を施して、ライナ層２１２が後続工程で薄くなったり、損傷されることを防止する。次いで、前記結果物に半導体基板の表面を十分覆えるように素子分離用絶縁膜２１４をデポジットし、膜質の稠密化を図るための熱処理工程を施す。
【００３１】
図１５を参照すると、前記マスクパターン２０４を研磨阻止層として用い、ＣＭＰ工程を施すことにより、前記素子分離用絶縁膜２１４、ライナ層２１２及び窪み防止膜２１０の一部を除去し、平坦化させる。
【００３２】
図１６を参照すると、前記平坦化を終えた半導体基板に、マスクパターン２０４を除去するための湿式エッチングを施す。このとき、湿式エッチング液としては、リン酸溶液を用いることが好ましく、半導体基板の表面に窒化膜よりなるマスクパターンが残留することを抑えるため、オーバエッチングを十分施す。
このオーバエッチングを施す過程で、窒化膜よりなるマスクパターン２０４は完全に除去されるが、窒化膜よりなるライナ層２１２は、エッチング率の違いのため（図５の実験例参照）、半導体基板２００の下方に窪むようにエッチングされない（図面のＢ'部分）。
【００３３】
参考として示す下記表１は、リン酸及びＬＡＬ２００を湿式エッチング液として用いたときの、窒化膜よりなるマスクパターン２０４及びライナ層２１２、熱酸化膜よりなる窪み防止膜２１０及びＵＳＧよりなる素子分離用絶縁膜２１４のエッチング率であり、単位はÅ／ｍｉｎである。このとき、ライナ層である窒化膜の膜厚は７０Åであった。
【表１】
【００３４】
図１７は、前記半導体基板２００の表面上に残留する酸化膜を湿式エッチングにより除去することにより、本発明の第２実施形態によるトレンチ素子分離工程を完了したときの断面図である。従来は、リン酸を用いた湿式エッチング工程で窪みが発生したが、本発明ではシリコンを熱酸化させて形成した窪み防止膜２１０が窒化膜よりなるライナ層２１２のエッチング率を落としているため、窪みが発生（Ｃ′）しないことが解る。
【００３５】
第３実施形態：窪み防止膜として窒化膜と酸化膜とが１回以上交互に形成された複合膜を用いる場合
本実施形態は、ライナ用窒化膜が薄すぎた場合に、このライナ用窒化膜が後続する酸化工程で崩れ易い特性を補完し、一方、厚すぎた場合には、トレンチ素子分離工程を施した後に素子分離用絶縁膜と活性領域との境界面で窪みが発生する問題を補完するために案出されたものである。すなわち、薄いライナ用窒化膜の間に酸化膜を挟み込んで、窒化膜と酸化膜とが１回以上交互に形成された構造の窪み防止膜を構成したものである。従って、それぞれのライナ用窒化膜が後続する酸化工程で崩れ易いことを防止すると同時に、ライナ用窒化膜のエッチング率を落とし、これにより、マスクパターンとして用いられる窒化膜のエッチング時にライナ用窒化膜で窪みが発生することを抑えることができる。
【００３６】
図１８ないし図２１は、本発明の第３実施形態による窪み防止膜を用いたトレンチ素子分離方法及びこれを用いた半導体素子を説明するための断面図である。
図１８を参照すると、前記第１実施形態の方法と同様にして、半導体基板３００にパッド酸化膜３０２、マスクパターン３０４及びトレンチ３０６を形成し、次いで、トレンチの内壁にトレンチ内部酸化膜３０８を約１００Åの膜厚にて形成する。この工程でも、第１実施形態と同様に種々なる変形が可能である。
【００３７】
図１９を参照すると、前記トレンチ内部酸化膜３０８が形成された結果物に、ライナ用窒化膜と窪み防止用酸化膜とが少なくとも１回以上交互に積層された複合ライナ層３１８をＬＰＣＶＤ方法により形成する。このとき、１番目にデポジットされるライナ用第１窒化膜３１０の膜厚を１０〜５０Åの膜厚にて形成することが、後続するマスクパターンを湿式エッチングにより除去するとき、図５で説明された窪みの発生を抑えるために必要である。この実施形態では、前記第１窒化膜３１０、第１酸化膜３１２、第２窒化膜３１４及び第２酸化膜３１６の膜厚をそれぞれ３０Åの膜厚にて形成している。次いで、ライナ用最終窒化膜３２０を約３０Åの膜厚にてデポジットし、さらにライナ用窒化膜３１０，３１４，３２０の膜厚の保存及び損傷抑制のための酸化膜３２２、例えば、高温酸化膜（ＨＴＯ）を一定の膜厚にて形成し、プラズマ処理を施して高温酸化膜（ＨＴＯ）の膜質を改善する。ここで、高温酸化膜の形成工程は省略しても良い。その後、素子分離用絶縁膜３２４を半導体基板の表面を十分覆えるようにデポジットする。次いで、前記素子分離用絶縁膜３２４の稠密化のための熱処理工程を施す。
【００３８】
ここで、この実施形態では、窒化膜と酸化膜とが順次に交互する膜構造を２回に亘って形成した複合ライナ層３１８を窪み防止膜として用いている。このように交互する回数は、それが多くなるほど窪み防止効果及びライナの機能が増加するが、コスト高となるため、効果的な段階で止めることが良い。
【００３９】
図２０を参照すると、前記マスクパターン３０４を研磨阻止層として用いてＣＭＰを施すことにより、素子分離用絶縁膜３２４、最終窒化膜３２０、高温酸化膜３２２及び複合ライナ層３１８の一部を除去し、半導体基板の表面を平坦化させる。
【００４０】
図２１を参照すると、前記平坦化を終えた半導体基板に、リン酸を用いた湿式エッチングを施して窒化膜よりなるマスクパターン３０４を除去する。このとき、前記複合ライナ層３１８である第１窒化膜３１０、第２窒化膜３１４及び最終窒化膜３２０が窪み防止用第１酸化膜３１２、第２酸化膜３１６及び高温酸化膜３２２の間に挟まれ、これにより、前記図５で述べた薄いライナ層のエッチング率が低下する効果がある。従って、オーバエッチングを行った場合であっても、ライナ用窒化膜３１０，３１４，３２０が半導体基板３００の下方に向けてエッチングされるようなことはない。その後、半導体基板３００の上に残留する窪み防止用第１酸化膜３１２、第２酸化膜３１６、高温酸化膜３２２及び素子分離用絶縁膜３２４を湿式エッチングにより除去して平坦化させることにより、本発明の第３実施形態によるトレンチ素子分離工程を完了する。
【００４１】
以下、図２１に基づき、本発明による半導体素子の構造について説明する。
本発明の第３実施形態による半導体素子は、半導体基板３００と、この半導体基板に形成されたトレンチと、このトレンチの内壁に沿って一定の膜厚、例えば、１００Åの膜厚にて形成されたトレンチ内部酸化膜３０８と、このトレンチ内部酸化膜３０８上にデポジットされ、少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層３１８，３２０と、この複合ライナ層３１８，３２０上に形成される酸化膜３２２と、この酸化膜３２２を覆うとともに、トレンチの内部を埋め込む素子分離用絶縁膜３２４とからなる。
【００４２】
ここで、トレンチ内部酸化膜３０８は、熱酸化により生成された酸化膜である。また、複合ライナ層は第１窒化膜３１０、第１酸化膜３１２、第２窒化膜３１４を最小の構成とし、必要であれば、その上部に別の酸化膜及び窒化膜をさらに積層することができる。本実施形態では、好ましい例として、第２酸化膜３１６及び最終窒化膜３２０をさらに形成している。また、最終窒化膜３２０の上に形成される酸化膜３２２は高温酸化膜（ＨＴＯ）であるが、これを形成せずに本実施形態による半導体素子を構成しても良い。
この半導体素子において、複合ライナ層３１８は、トレンチ素子分離工程で本発明の目的である窪みの発生を防止し、かつトレンチの内部で発生する熱的ストレスを抑える主な手段となる。
【００４３】
第４実施形態：窪み防止膜として酸化膜と窒化膜とが１回以上交互に形成された複合膜を用いる場合
本実施形態は、前記第３実施形態とほとんど類似している。違いは、複合ライナ層として酸化膜と窒化膜とが少なくとも１回以上順次形成された構造の複合膜を用いていることである。すなわち、第３実施形態と比較して、窒化膜と酸化膜との積層順序が逆であることが異なっている。
図２２ないし図２４は、本発明の第４実施形態による窪み防止膜を用いたトレンチ素子分離方法及びこれを用いる半導体素子を説明するための断面図である。
図２２を参照すると、半導体基板４００にパッド酸化膜４０２及びマスクパターン４０４を形成し、マスクパターン４０４を用いてトレンチ４０６を形成する。その後、トレンチの内壁にトレンチ内部酸化膜４０８を形成する。ここで、パッド酸化膜４０２及びトレンチ内部酸化膜４０８は、必要に応じて省略することができる。
【００４４】
図２３を参照すると、前記トレンチ内部酸化膜４０８が形成された半導体基板４００の段差に沿って、窪み防止用酸化膜とライナ用窒化膜とが少なくとも１回以上交互に積層された構造の複合ライナ層４１８をＬＰＣＶＤ方法により形成する。ここで、第１酸化膜４１０は、前記第２実施形態のように、化学気相蒸着方法でなく、シリコン膜を積層させた後、これを熱酸化させる方法により形成しても良い。このとき、１番目にデポジットされるライナ用第１窒化膜４１２の膜厚を１０〜５０Åの膜厚にて形成することが、後続するマスクパターンを湿式エッチングにより除去するとき、図５で述べた窪みの発生を抑える上で必要である。本発明の好適な形態においては、第１窒化膜４１２の膜厚を１０〜５０Åに限定しているが、ライナ層として用いられる第１窒化膜４１２の膜厚を１０〜３００Åの膜厚に形成しても、窪みの発生が抑えられる効果がある。この実施形態では、前記交互する回数を２回に限定して、第１酸化膜４１０、第１窒化膜４１２、第２酸化膜４１４、第２窒化膜４１６をそれぞれ３０Åの膜厚に形成している。しかし、必要があれば、それ以上に交互する構造の複合ライナ層４１８を形成しても良い。その後、酸化膜４２０、例えば高温酸化膜（ＨＴＯ）を形成し、さらに素子分離用絶縁膜４２４を半導体基板の上部を十分覆える程度にデポジットして、膜質の稠密化のための熱処理工程を施す。
【００４５】
図２４を参照すると、マスクパターン４０４を研磨阻止層として用いるＣＭＰ工程を施し、半導体基板の全面を平坦化させた後、リン酸を用いた湿式エッチングを実施することによりマスクパターン４０４を除去する。このとき、図５で説明したように、窒化膜４１２，４１６で発生する窪みを防止できる。次いで、半導体基板の表面上に残留する酸化膜を除去すると、複合ライナ層４１８により窪みが発生しないトレンチ素子分離膜４２４を形成することができる。
【００４６】
以下、図２４に基づき、本発明による半導体素子の構造について説明する。
本発明の第４実施形態による半導体素子は、半導体基板４００と、この半導体基板に形成されたトレンチと、このトレンチ内部に沿って一定の膜厚、例えば、１００Åの膜厚にて形成されたトレンチ内部酸化膜４０８と、このトレンチ内部酸化膜４０８上にデポジットされ、少なくとも１枚以上ずつの酸化膜及び窒化膜を含む窪み防止用複合ライナ層４１８と、この複合ライナ層４１８上に形成される酸化膜４２０と、この酸化膜４２０を覆うとともに、トレンチの内部を埋め込む素子分離用絶縁膜４２４とからなる。
【００４７】
ここで、トレンチ内部酸化膜４０８は、熱酸化により生成された酸化膜であり、これを形成しなくても良い。また、複合ライナ層４１８は、第１酸化膜４１０、第１窒化膜４１２が順次積層されたものを最小の構成要素とし、必要であれば、別の酸化膜と窒化膜とを順次さらに積層しても良い。本実施形態においては、好適な例として、第２酸化膜４１４及び第２窒化膜４１６をさらに形成している。また１番目に形成される第１窒化膜の膜厚は１０〜５０Åの範囲内であれば良く、これにより、前記図５で述べた窪み防止の効果が奏でられる。
この半導体素子の複合ライナ層４１８において、酸化膜と窒化膜とが１回のみ交互する場合には、前記第１及び第２実施形態で述べた構造となり、酸化膜と窒化膜とが２回交互する場合には、第４実施形態の複合ライナ層４１８となる。また、窪み防止用複合ライナ層４１８の上に形成される酸化膜４２０は高温酸化膜（ＨＴＯ）であるが、これは形成しなくても良い。
【００４８】
本発明によると、酸化工程で発生するストレスを抑えるためのライナ層を用い、さらに窪み防止膜を形成することにより、トレンチ素子分離工程におけるライナ層で窪みが発生することを抑えることができる。さらに、窪みの発生を抑えることにより、インバース・ナロー・ウィドス・エフェクト及びハンプの発生が抑えられ、トランジスタの絶縁破壊特性などの電気的特性の向上を図ることができる。
以下、添付された図２５ないし図２９に基づき、本発明によりトレンチ素子分離工程を施したとき、半導体素子の電気的特性に対する改善度をさらに詳細に説明する。
【００４９】
図２５は、本発明による半導体素子におけるインバース・ナロー・ウィドス・エフェクトの改善度を説明するために示すグラフである。
図２５によると、トランジスタの特性を評価する方法において、短チャンネル効果及びインバース・ナロー・ウィドス・エフェクトを大いに参照している。短チャンネル効果とは、ゲート幅が一定したトランジスタにおいて、ゲート長の短縮に応じてスレッショルド電圧が変化することを確認することであり、インバース・ナロー・ウィドス・エフェクトは、ゲート長が一定したトランジスタにおいて、ゲート幅の狭まりに応じたスレッショルド電圧の変化を確認することである。
このうち、インバース・ナロー・ウィドス・エフェクトは、活性領域と素子分離膜との境界面のプロファイルと密接な関係がある。例えば、ロコス系の素子分離膜は、ゲート幅が狭いトランジスタにおいてスレッショルド電圧Ｖｔｈが増加する。また、トレンチ素子分離膜は、ゲート幅が狭まるとスレッショルド電圧Ｖｔｈが低下する。
すなわち、ロコス素子分離膜の場合には、バーズビークにより活性領域縁部のゲート酸化膜が厚くなり、スレッショルド電圧Ｖｔｈが増大する。一方、トレンチ素子分離膜の場合には、素子分離膜の縁部がリセスされ、その結果、この部分で電界が大いにかかることになる。このため、トレンチ素子分離膜の場合には、ゲート幅が狭まるとスレッショルド電圧が低下する。一般に、トランジスタでは、短チャンネル効果やインバース・ナロー・ウィドス・エフェクトがないことが最も理想的なケースである。しかし、トレンチ素子分離膜を採択した場合には、窪みやグルーブが激しいほど、インバース・ナロー・ウィドス・エフェクトが大になり、スレッショルド電圧が低下する。
【００５０】
グラフにおいて、横軸はゲート幅（オｍ）を、縦軸はスレッショルド電圧（Ｖ）をそれぞれ表す。また、試料でゲート長は１０オｍと一定にした。グラフにおいて、□により繋がる線は従来の技術のように、窪み防止膜を用いず、トレンチ内部酸化膜を形成した後に、窒化膜よりなるライナ層を直後に形成した場合の特性曲線であり、○により繋がる線は、本発明の第１実施形態のように、窒化膜よりなるライナ層をデポジットする前に、ＣＶＤによる酸化膜、例えば高温酸化膜（ＨＴＯ）を１００Åの膜厚にてデポジットし、トレンチ素子分離工程を施した場合の特性曲線である。
このグラフから、本発明によれば、インバース・ナロー・ウィドス・エフェクトが改善されたことが確認できる。また、活性領域と素子分離膜との境界面で窪みやグルーブなどの構造的な欠陥が抑えられることにより、プロファイルが改善されたことも確認できる。
【００５１】
図２６は、従来の技術のように、窪み防止膜を形成せずに、窒化膜よりなるライナ層をデポジットしたときのゲート電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を示すグラフであり、図２７は、本発明の第１実施形態のように、ＣＶＤによる酸化膜を１００Åの膜厚にて積層し、窪み防止膜として用いたときのゲート電圧（Ｖg）とドレインオフ電流（Ｉｄ）との関係を示すグラフである。
図２６及び図２７を参照すると、グラフ中、トランジスタのゲート幅は１０オｍであり、ゲート長は１オｍである。そして、５本の特性曲線は、最左側からバックバイアスがそれぞれ０、−１、−２、−３、−４Ｖに印加された時の特性曲線である。従来の技術によると、バックバイアスが大きいほど、ハンプ現象（Ａ）が激しくなることが確認されたが、本発明の第１実施形態のように、ＣＶＤ酸化膜、例えば高温酸化膜（ＨＴＯ）を１００Åの膜厚にてデポジットし、窒化膜よりなるライナ層を形成した場合には、ハンプが発生せず改善されたこと（Ｂ）を確認できた。
【００５２】
図２８及び図２９は、従来の技術及び本発明の第１実施形態において、絶縁破壊特性及び接合漏れ電流の改善度を説明するためのグラフである。
図２８及び図２９を参照すると、図２８における横軸は、どの程度の電荷が流れたとき、絶縁破壊が発生するかどうかを表し、その単位はＣ／ｃm2である。また図２９における横軸は、接合漏れ電流を表し、その単位はＡである。そして縦軸は、いずれも試料に対する分布度を表し、その単位は%である。グラフ中、□により繋がる線は、従来の技術のように、窪み防止膜を形成せず、トレンチ素子分離膜を形成した場合の特性曲線であり、○により繋がる線は、トレンチの内壁にトレンチ内部酸化膜を形成し、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる窪み防止膜を形成した後に、トレンチ素子分離膜を形成した場合の特性曲線であり、△により繋がる線は、トレンチ内部酸化膜を形成せずに、ＣＶＤ酸化膜である高温酸化膜（ＨＴＯ）よりなる窪み防止膜を形成し、トレンチ素子分離膜を形成した場合の特性曲線である。グラフから明らかなように、本発明のように、窪み防止膜を形成した場合が、絶縁破壊特性に優れ、しかも接合漏れ電流特性が悪化しない。
その他、今までは、トレンチ内部酸化膜を形成しないと、ゲート酸化膜の絶縁破壊特性及び接合漏れ電流特性が低下すると知られていた。これは、素子分離用絶縁膜を構成するＵＳＧ又はＨＤＰ酸化膜が半導体基板のシリコンと直接的に触れることに起因する。しかし、本発明のように、酸化膜よりなる窪み防止膜及びライナ用窒化膜を単一膜又は複合膜から形成する場合は、トレンチ内壁に対する側壁酸化を実施しなくても、ゲート酸化膜に対する絶縁破壊特性及び接合漏れ電流特性で劣化がないことが解る。
【００５３】
以上好適な実施の形態により本発明を詳述した。しかし、本発明は、その精神及び必須の特徴を離脱しない範囲内であれば、他の方法により実施可能である。例えば、前記好適な実施形態においては、マスクパターンとして用いられた窒化膜を除去する方法がリン酸を用いた湿式エッチングであったが、エッチングガスを用いた乾式エッチングであっても構わない。よって、前記好適な実施形態における記載内容は例示的なものに過ぎず、本発明を制限するものではない。本発明は上記した実施形態に制限されるものではなく、本発明の属する技術的思想内において当分野における通常の知識を有した者なら、これより様々な変形が可能なことは言うまでもない。
【００５４】
【発明の効果】
以上詳細に説明したように本発明によれば、半導体素子のトレンチ素子分離工程において、窒化膜よりなるライナ層のエッチングを抑える窪み防止膜をさらに形成することにより窪み発生を防止することができる。その結果、ＤＲＡＭなどのメモリ素子におけるリフレッシュ特性の低下やゲートブリッジなどの欠陥を抑えることが可能になる。加えて、トランジスタの電気的特性を改善させることができる。
【図面の簡単な説明】
【図１】トレンチ素子分離工程でピットが生じた時及びライナ層を用いてピットを防止した時の半導体素子の電気的特性の変化を説明するための特性図。
【図２】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図３】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図４】従来の技術によるライナ層を用いるトレンチ素子分離工程を説明するための断面図。
【図５】本発明の実験例を説明するためのＴＥＭ写真による図。
【図６】本発明の第１実施形態を説明するための断面図。
【図７】本発明の第１実施形態を説明するための断面図。
【図８】本発明の第１実施形態を説明するための断面図。
【図９】本発明の第１実施形態を説明するための断面図。
【図１０】本発明の第１実施形態を説明するための断面図。
【図１１】本発明の第２実施形態を説明するための断面図。
【図１２】本発明の第２実施形態を説明するための断面図。
【図１３】本発明の第２実施形態を説明するための断面図。
【図１４】本発明の第２実施形態を説明するための断面図。
【図１５】本発明の第２実施形態を説明するための断面図。
【図１６】本発明の第２実施形態を説明するための断面図。
【図１７】本発明の第２実施形態を説明するための断面図。
【図１８】本発明の第３実施形態を説明するための断面図。
【図１９】本発明の第３実施形態を説明するための断面図。
【図２０】本発明の第３実施形態を説明するための断面図。
【図２１】本発明の第３実施形態を説明するための断面図。
【図２２】本発明の第４実施形態を説明するための断面図。
【図２３】本発明の第４実施形態を説明するための断面図。
【図２４】本発明の第４実施形態を説明するための断面図。
【図２５】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２６】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するために示した従来技術の特性図。
【図２７】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２８】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【図２９】本発明により半導体素子を製造したとき、半導体素子の電気的な特性に対する改善度を説明するための特性図。
【符号の説明】
１００ 半導体基板
１０２ パッド酸化膜
１０４ マスクパターン
１０６ トレンチ
１０８ トレンチ内部酸化膜
１１０ 窪み防止膜
１１２ ライナ層
１１４ 素子分離用絶縁膜
Claims (32)
- 半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、
前記トレンチ食刻用マスクパターンを用いて、半導体基板にトレンチを形成する第２工程と、
少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、窪み防止膜を前記半導体基板の全面に形成する第３工程と、
前記窪み防止膜の上にライナ層をデポジットする第４工程と、
前記トレンチを埋め込むと同時に半導体基板の表面を覆う素子分離用絶縁膜をデポジットする第５工程と、
前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第６工程と、
前記トレンチ食刻用マスクパターンを除去する第７工程と
を具備することを特徴とする半導体素子のトレンチ素子分離方法。 - 前記第１工程の半導体基板は、パッド酸化膜が形成された半導体基板であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記第１工程のマスクパターンの上に反射防止膜を形成する工程をさらに具備することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記反射防止膜は、ＳｉＯＮ、酸化膜及びこれらの複合膜のうちいずれかを用いて１５０〜１５００Åの膜厚にて形成することを特徴とする請求項３に記載の半導体素子のトレンチ素子分離方法。
- 前記第３工程の窪み防止膜は、前記ライナ層と食刻選択比を持つ膜質であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記ライナ層と食刻選択比を持つ膜質は、化学気相蒸着法によりデポジットされた酸化膜であることを特徴とする請求項５に記載の半導体素子のトレンチ素子分離方法。
- 前記ライナ層と食刻選択比を持つ膜質は、シリコン膜をデポジットして酸化させた酸化膜であることを特徴とする請求項５に記載の半導体素子のトレンチ素子分離方法。
- 前記第３工程の窪み防止膜は、窒化膜と酸化膜とが少なくとも１回以上交互に形成された複合ライナ層であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記第４工程のライナ層は、窒化膜を用い、２０〜３００Åの膜厚にて形成することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記第４工程のライナ層を形成した後に、
ライナ層の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。 - 前記高温酸化膜を形成する工程後に、
前記高温酸化膜に対するプラズマ処理工程をさらに施すことを特徴とする請求項１０に記載の半導体素子のトレンチ素子分離方法。 - 前記第５工程の素子分離用絶縁膜をデポジットした後に、
前記素子分離用絶縁膜の膜質特性を強めるための熱処理工程をさらに施すことを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。 - 前記マスクパターンの除去は、Ｈ３ＰＯ４を用いた湿式エッチング法により行うことを特徴とする請求項１に記載の半導体素子のトレンチ素子分離方法。
- 前記第２工程のトレンチを形成した後に、トレンチの内部に熱酸化膜を形成する工程をさらに具備することを特徴とする請求項６に記載の半導体素子のトレンチ素子分離方法。
- 前記化学気相蒸着法によりデポジットされた酸化膜は、該膜厚が１０〜３００Åの範囲内にあることを特徴とする請求項６に記載の半導体素子のトレンチ素子分離方法。
- 前記シリコン膜は、該膜厚が１０〜２００Åの範囲内にあることを特徴とする請求項７に記載の半導体素子のトレンチ素子分離方法。
- 前記酸化は、熱酸化を用いることを特徴とする請求項７に記載の半導体素子のトレンチ素子分離方法。
- 前記第２工程のトレンチを形成した後に、
トレンチの内部に熱酸化による内部酸化膜を形成する工程をさらに具備することを特徴とする請求項８に記載の半導体素子のトレンチ素子分離方法。 - 前記複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることを特徴とする請求項８に記載の半導体素子のトレンチ素子分離方法。
- 半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、
前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、
前記トレンチの内部に熱酸化膜を形成する第３工程と、
少なくとも前記トレンチ食刻用マスクパターンの側壁に薄膜が形成されるように、前記半導体基板の全面に化学気相蒸着法による窪み防止用酸化膜をデポジットする第４工程と、
前記窪み防止用酸化膜の上にライナ用窒化膜をデポジットする第５工程と、
前記トレンチを埋め込むと同時に前記半導体基板の表面を覆う素子分離用絶縁膜をデポジットする第６工程と、
前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、
前記トレンチ食刻用マスクパターンを除去する第８工程と
を具備することを特徴とする半導体素子のトレンチ素子分離方法。 - 前記第４工程の窪み防止用酸化膜は、該膜厚が１０〜３００Åの範囲内にあることを特徴とする請求項２０に記載の半導体素子のトレンチ素子分離方法。
- 前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあることを特徴とする請求項２０に記載の半導体素子のトレンチ素子分離方法。
- 半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、
前記トレンチ食刻用マスクパターンを用いて、半導体基板にトレンチを形成する第２工程と、
前記トレンチが形成された半導体基板の全面にシリコン膜をデポジットする第３工程と、
前記シリコン膜を熱酸化させて、前記トレンチ食刻用マスクパターンの表面及びトレンチの内部に窪み防止用酸化膜を形成する第４工程と、
前記窪み防止用酸化膜の上にライナ用窒化膜を形成する第５工程と、
前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜をデポジットする第６工程と、
前記トレンチ食刻用マスクパターンが露出するように、前記露出した素子分離用絶縁膜の一部を除去する第７工程と、
前記トレンチ食刻用マスクパターンを除去する第８工程と
を具備することを特徴とする半導体素子のトレンチ素子分離方法。 - 前記第３工程のシリコン膜は、該膜厚が１０〜２００Åの範囲内にあることを特徴とする請求項２３に記載の半導体素子のトレンチ素子分離方法。
- 前記第４工程の熱酸化は、デポジットされたシリコンが残留することなく完全に酸化膜に変わるように行うことを特徴とする請求項２３に記載の半導体素子のトレンチ素子分離方法。
- 前記第５工程のライナ用窒化膜は、該膜厚が２０〜３００Åの範囲内にあることを特徴とする請求項２３に記載の半導体素子のトレンチ素子分離方法。
- 半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、
前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、
前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、
前記トレンチ内部酸化膜が形成された半導体基板上に、表面段差に沿ってライナ用窒化膜と窪み防止用酸化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、
前記複合ライナ層が形成された半導体基板の全面に、表面段差に沿ってライナ用最終窒化膜を形成する第５工程と、
前記ライナ用最終窒化膜の上に、前記トレンチを埋め込むと同時に半導体基板の全面を覆う素子分離用絶縁膜を形成する第６工程と、
前記トレンチ食刻用マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第７工程と、
前記トレンチ食刻用マスクパターンを除去する第８工程と
を具備することを特徴とする半導体素子のトレンチ素子分離方法。 - 前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることを特徴とする請求項２７に記載の半導体素子のトレンチ素子分離方法。
- 前記第５工程後に、複合ライナ層の窒化膜の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことを特徴とする請求項２７に記載の半導体素子のトレンチ素子分離方法。
- 半導体基板上にトレンチ食刻用マスクパターンを形成する第１工程と、
前記トレンチ食刻用マスクパターンを用いて、前記半導体基板にトレンチを形成する第２工程と、
前記結果物上に、熱酸化を用いてトレンチ内部酸化膜を形成する第３工程と、
前記トレンチ内部酸化膜が形成された半導体基板上に、表面段差に沿って窪み防止膜とライナ用窒化膜とが少なくとも１回以上交互に形成された構造の複合ライナ層を形成する第４工程と、
前記複合ライナ層の上に、前記トレンチを埋め込むとともに半導体基板の全面を覆う素子分離用絶縁膜を形成する第５工程と、
前記マスクパターンが露出するように、前記素子分離用絶縁膜の一部を除去する第６工程と、
前記マスクパターンを除去する第７工程と
を具備することを特徴とする半導体素子のトレンチ素子分離方法。 - 前記第４工程の複合ライナ層において、１番目に形成される窒化膜は、該膜厚が１０〜５０Åの範囲内にあることを特徴とする請求項３０に記載の半導体素子のトレンチ素子分離方法。
- 前記第４工程後に、
複合ライナ層の窒化膜の膜厚を維持させるとともに、外部からの損傷を抑えるための高温酸化膜を形成する工程をさらに施すことを特徴とする請求項３０に記載の半導体素子のトレンチ素子分離方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19990000391 | 1999-01-11 | ||
| KR1999P-391 | 1999-05-26 | ||
| KR1019990019023A KR100322531B1 (ko) | 1999-01-11 | 1999-05-26 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR1999P-19023 | 1999-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208609A JP2000208609A (ja) | 2000-07-28 |
| JP4007740B2 true JP4007740B2 (ja) | 2007-11-14 |
Family
ID=26634552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002884A Expired - Fee Related JP4007740B2 (ja) | 1999-01-11 | 2000-01-11 | 半導体素子のトレンチ素子分離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6461937B1 (ja) |
| JP (1) | JP4007740B2 (ja) |
| KR (1) | KR100322531B1 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1999
- 1999-05-26 KR KR1019990019023A patent/KR100322531B1/ko not_active IP Right Cessation
-
2000
- 2000-01-07 US US09/479,442 patent/US6461937B1/en not_active Expired - Fee Related
- 2000-01-11 JP JP2000002884A patent/JP4007740B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-20 US US10/224,017 patent/US6717231B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6461937B1 (en) | 2002-10-08 |
| KR20000052287A (ko) | 2000-08-16 |
| KR100322531B1 (ko) | 2002-03-18 |
| JP2000208609A (ja) | 2000-07-28 |
| US6717231B2 (en) | 2004-04-06 |
| US20030038334A1 (en) | 2003-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070828 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |