JP2002289682A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002289682A JP2002289682A JP2001093055A JP2001093055A JP2002289682A JP 2002289682 A JP2002289682 A JP 2002289682A JP 2001093055 A JP2001093055 A JP 2001093055A JP 2001093055 A JP2001093055 A JP 2001093055A JP 2002289682 A JP2002289682 A JP 2002289682A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- oxidation
- forming
- antistatic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄い窒化膜が形成された凹部に剥がれを起こ
すことなく絶縁膜が良好に埋め込まれた絶縁膜埋込構造
を提供する。 【解決手段】 半導体基板に形成された凹部内に窒化膜
を形成する工程と、この窒化膜上に熱ＣＶＤ法により帯
電防止絶縁膜を形成する工程と、高密度プラズマＣＶＤ
法によりこの帯電防止絶縁膜上に前記凹部を埋め込むよ
うに埋込絶縁膜を形成する工程を実施する。
すことなく絶縁膜が良好に埋め込まれた絶縁膜埋込構造
を提供する。 【解決手段】 半導体基板に形成された凹部内に窒化膜
を形成する工程と、この窒化膜上に熱ＣＶＤ法により帯
電防止絶縁膜を形成する工程と、高密度プラズマＣＶＤ
法によりこの帯電防止絶縁膜上に前記凹部を埋め込むよ
うに埋込絶縁膜を形成する工程を実施する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは半導体基板に形成された
凹部への絶縁膜の埋込構造およびその形成方法に関す
る。
その製造方法に関し、詳しくは半導体基板に形成された
凹部への絶縁膜の埋込構造およびその形成方法に関す
る。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、素
子構造の微細化とともに素子分離構造に対しても微細化
が求められている。そこで、従来のＬＯＣＯＳ法に代わ
り、より微細な素子分離構造の形成に適したトレンチ分
離（Trench Isolation）法が提案されている。
子構造の微細化とともに素子分離構造に対しても微細化
が求められている。そこで、従来のＬＯＣＯＳ法に代わ
り、より微細な素子分離構造の形成に適したトレンチ分
離（Trench Isolation）法が提案されている。
【０００３】トレンチ分離法は、シリコン基板を素子間
の隔離に必要な深さまでエッチングして凹部、すなわち
トレンチ（trench）を形成し、このトレンチを充填する
ように絶縁膜を形成した後、平坦化処理を行いトレンチ
内以外の絶縁膜を除去する方法である。従来のトレンチ
分離法の一例を図５〜図７を用いて説明する。
の隔離に必要な深さまでエッチングして凹部、すなわち
トレンチ（trench）を形成し、このトレンチを充填する
ように絶縁膜を形成した後、平坦化処理を行いトレンチ
内以外の絶縁膜を除去する方法である。従来のトレンチ
分離法の一例を図５〜図７を用いて説明する。
【０００４】まず、シリコン基板１０１上にシリコン酸
化膜１０２及びシリコン窒化膜１０３を順次形成する。
次いで、トレンチを形成しようとする領域（非活性領
域）上のシリコン窒化膜１０３が露出するようにレジス
トパターン（不図示）を形成し、このレジストパターン
をマスクとして非活性領域のシリコン基板１０１表面が
露出するまでシリコン窒化膜１０３及びシリコン酸化膜
１０２を順次エッチングする。レジストパターンを除去
した後、シリコン窒化膜１０３をマスクとして露出して
いるシリコン基板１０１表面をエッチングしてトレンチ
Ｔを形成する（図５（ａ））。
化膜１０２及びシリコン窒化膜１０３を順次形成する。
次いで、トレンチを形成しようとする領域（非活性領
域）上のシリコン窒化膜１０３が露出するようにレジス
トパターン（不図示）を形成し、このレジストパターン
をマスクとして非活性領域のシリコン基板１０１表面が
露出するまでシリコン窒化膜１０３及びシリコン酸化膜
１０２を順次エッチングする。レジストパターンを除去
した後、シリコン窒化膜１０３をマスクとして露出して
いるシリコン基板１０１表面をエッチングしてトレンチ
Ｔを形成する（図５（ａ））。
【０００５】次に、トレンチＴの内部の壁面に熱酸化膜
１０４を形成する（図５（ｂ））。この熱酸化膜１０４
は、トレンチＴの形成のために行った前記エッチングに
より発生した基板表面の損傷を補償すると同時に、トレ
ンチのコーナーを丸めて応力を緩和することで基板内に
ディスロケーションが発生することを防ぐためのもので
ある。
１０４を形成する（図５（ｂ））。この熱酸化膜１０４
は、トレンチＴの形成のために行った前記エッチングに
より発生した基板表面の損傷を補償すると同時に、トレ
ンチのコーナーを丸めて応力を緩和することで基板内に
ディスロケーションが発生することを防ぐためのもので
ある。
【０００６】次に、基板主表面の全体に窒化膜ライナー
１０５を形成し、その上に、トレンチＴが充填されるよ
うに埋込絶縁膜１０６を形成する（図５（ｃ））。この
窒化膜ライナー１０５は、後の酸化工程等において酸素
が埋込絶縁膜１０６を介してトレンチＴの壁内部へ浸入
することを防止する、すなわちトレンチ壁内部の酸化防
止のために形成される。酸素がトレンチＴの壁内部へ浸
入するとその部分のシリコンが酸化されて体積が増大
し、これに伴う応力によってディスロケーション（disl
ocation）等の欠陥が発生し、素子特性が低下する。
１０５を形成し、その上に、トレンチＴが充填されるよ
うに埋込絶縁膜１０６を形成する（図５（ｃ））。この
窒化膜ライナー１０５は、後の酸化工程等において酸素
が埋込絶縁膜１０６を介してトレンチＴの壁内部へ浸入
することを防止する、すなわちトレンチ壁内部の酸化防
止のために形成される。酸素がトレンチＴの壁内部へ浸
入するとその部分のシリコンが酸化されて体積が増大
し、これに伴う応力によってディスロケーション（disl
ocation）等の欠陥が発生し、素子特性が低下する。
【０００７】次に、シリコン窒化膜１０３が露出するま
で、化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing）を行い、基板の主表面の平坦化を行う（図
６（ａ））。
で、化学的機械的研磨（ＣＭＰ：Chemical Mechanical
Polishing）を行い、基板の主表面の平坦化を行う（図
６（ａ））。
【０００８】次に、ウェットエッチングにより、基板の
非活性領域以外の領域（活性領域）上のシリコン窒化膜
１０３を除去する（図６（ｂ））。このとき、窒化膜ラ
イナー１０５の膜厚が厚いと、窒化膜ライナー１０５が
トレンチ内の深いところまでエッチングされ、これが後
に形成される溝Ｄの原因となる。
非活性領域以外の領域（活性領域）上のシリコン窒化膜
１０３を除去する（図６（ｂ））。このとき、窒化膜ラ
イナー１０５の膜厚が厚いと、窒化膜ライナー１０５が
トレンチ内の深いところまでエッチングされ、これが後
に形成される溝Ｄの原因となる。
【０００９】次に、湿式洗浄工程（ウェットエッチン
グ）にて、活性領域上のシリコン酸化膜１０２および非
活性領域にある埋込絶縁膜１０６の突出部を除去して、
目的とするトレンチ分離構造を形成する（図６
（ｃ））。このとき、図６（ｂ）で示された工程にて窒
化膜ライナー１０５がトレンチ内までエッチングされて
いることに起因して、トレンチに絶縁膜が埋め込まれて
なる素子分離領域（トレンチ分離領域）の縁に沿って溝
Ｄが形成される。この溝Ｄが大きい場合、後のゲート電
極の形成工程にてこの溝内に導電性材料が残留しやすく
なり、ゲート電極のショート不良が発生する。また、ゲ
ート電極の電界が、溝Ｄにより形成された基板コーナー
へ集中しやすくなり、しきい値が変動したりリーク電流
が発生する等、素子特性が不安定になる。従って、溝Ｄ
がある程度小さくなるようにその形成を抑えるため、窒
化膜ライナー１０５の膜厚は薄く形成することが望まし
い。
グ）にて、活性領域上のシリコン酸化膜１０２および非
活性領域にある埋込絶縁膜１０６の突出部を除去して、
目的とするトレンチ分離構造を形成する（図６
（ｃ））。このとき、図６（ｂ）で示された工程にて窒
化膜ライナー１０５がトレンチ内までエッチングされて
いることに起因して、トレンチに絶縁膜が埋め込まれて
なる素子分離領域（トレンチ分離領域）の縁に沿って溝
Ｄが形成される。この溝Ｄが大きい場合、後のゲート電
極の形成工程にてこの溝内に導電性材料が残留しやすく
なり、ゲート電極のショート不良が発生する。また、ゲ
ート電極の電界が、溝Ｄにより形成された基板コーナー
へ集中しやすくなり、しきい値が変動したりリーク電流
が発生する等、素子特性が不安定になる。従って、溝Ｄ
がある程度小さくなるようにその形成を抑えるため、窒
化膜ライナー１０５の膜厚は薄く形成することが望まし
い。
【００１０】一方、近年、ますます素子分離領域の微細
化の要請が高まり、それに伴い微細化されたトレンチ内
への絶縁膜の埋込方法が重要になりつつある。微細なト
レンチ内への絶縁膜の僅かな埋込不良も素子間の絶縁不
良を誘発し、素子特性低下の原因となる。
化の要請が高まり、それに伴い微細化されたトレンチ内
への絶縁膜の埋込方法が重要になりつつある。微細なト
レンチ内への絶縁膜の僅かな埋込不良も素子間の絶縁不
良を誘発し、素子特性低下の原因となる。
【００１１】従来、絶縁膜の成膜方法としては、種々な
ＣＶＤ（Chemical Vapor Deposition:化学気相成長）法
が用いられてきた。中でもプラズマＣＶＤ法は多層配線
の層間絶縁膜の形成に用いられ、特に高密度プラズマＣ
ＶＤ法は膜質が緻密であり、狭い凹部パターンへの埋込
性も高いことから、微細な多層配線の層間絶縁膜形成に
好適に用いられている。そこで、トレンチ内への埋込絶
縁膜としてプラズマＣＶＤ法で成膜した絶縁膜を用いる
ことにより、微細なトレンチ分離領域を形成することが
できる。
ＣＶＤ（Chemical Vapor Deposition:化学気相成長）法
が用いられてきた。中でもプラズマＣＶＤ法は多層配線
の層間絶縁膜の形成に用いられ、特に高密度プラズマＣ
ＶＤ法は膜質が緻密であり、狭い凹部パターンへの埋込
性も高いことから、微細な多層配線の層間絶縁膜形成に
好適に用いられている。そこで、トレンチ内への埋込絶
縁膜としてプラズマＣＶＤ法で成膜した絶縁膜を用いる
ことにより、微細なトレンチ分離領域を形成することが
できる。
【００１２】
【発明が解決しようとする課題】しかしながら、薄い窒
化膜ライナー１０５上に直にプラズマＣＶＤ膜を形成す
ると、埋込絶縁膜が部分的に剥がれるという問題が発生
する。
化膜ライナー１０５上に直にプラズマＣＶＤ膜を形成す
ると、埋込絶縁膜が部分的に剥がれるという問題が発生
する。
【００１３】図７（ａ）及び（ｂ）に、埋込絶縁膜の剥
がれの状態を示す。図７（ａ）は窒化膜ライナーを形成
したトレンチ内へ高密度プラズマＣＶＤ酸化膜を成膜し
た直後の基板平面の光学顕微鏡写真を示しており、白っ
ぽい多数の斑点が剥がれの部分を示している。図７
（ｂ）は、図７（ａ）の一部を拡大した断面ＳＥＭ写真
であり、剥がれによる膜の浮き上がりが示されている。
この膜剥がれは比較的広いエリア面積を持つ部分で多く
生じている。
がれの状態を示す。図７（ａ）は窒化膜ライナーを形成
したトレンチ内へ高密度プラズマＣＶＤ酸化膜を成膜し
た直後の基板平面の光学顕微鏡写真を示しており、白っ
ぽい多数の斑点が剥がれの部分を示している。図７
（ｂ）は、図７（ａ）の一部を拡大した断面ＳＥＭ写真
であり、剥がれによる膜の浮き上がりが示されている。
この膜剥がれは比較的広いエリア面積を持つ部分で多く
生じている。
【００１４】このような膜剥がれは、成膜中に発生する
プラズマ等の荷電粒子が、下地の窒化膜ライナーあるい
は窒化膜ライナーと基板との界面に何らかの影響を与え
ることに起因しているものと推測される。特に前記図７
の例では、高密度プラズマ法で埋込酸化膜を成膜してい
るのでプラズマが窒化膜ライナーと基板との界面に捕獲
されやすい。また、窒化膜ライナーは膜厚が数ｎｍオー
ダーの薄膜であり膜強度が十分でないことから一層膜剥
がれが生じやすい。
プラズマ等の荷電粒子が、下地の窒化膜ライナーあるい
は窒化膜ライナーと基板との界面に何らかの影響を与え
ることに起因しているものと推測される。特に前記図７
の例では、高密度プラズマ法で埋込酸化膜を成膜してい
るのでプラズマが窒化膜ライナーと基板との界面に捕獲
されやすい。また、窒化膜ライナーは膜厚が数ｎｍオー
ダーの薄膜であり膜強度が十分でないことから一層膜剥
がれが生じやすい。
【００１５】特開平１１−１２１６２１号公報には、窒
化膜の浮き上がりを防ぐための技術が、トレンチ分離に
ついてではないが、コンタクト形成用のエッチングスト
ッパ膜として窒化膜を形成後、その上にプラズマ酸化膜
を配線層形成前の層間膜として形成する場合について記
載されている。同公報では、エッチングストッパ膜の形
成前にプラズマ処理を行い、エッチングストッパ膜たる
窒化膜の膜厚を十分に厚く形成させることで膜強度を確
保し、窒化膜の浮き上がりを防ぐという方法がとられて
いる。しかしながら、トレンチ分離においては、厚い窒
化膜ライナーを形成すると、後の窒化膜ウェットエッチ
ングにおいて窒化膜ライナーに沿ってトレンチ内の深い
ところまでエッチングが進行して溝Ｄが拡大し、ゲート
電極のショートや素子特性不良等の原因となる。
化膜の浮き上がりを防ぐための技術が、トレンチ分離に
ついてではないが、コンタクト形成用のエッチングスト
ッパ膜として窒化膜を形成後、その上にプラズマ酸化膜
を配線層形成前の層間膜として形成する場合について記
載されている。同公報では、エッチングストッパ膜の形
成前にプラズマ処理を行い、エッチングストッパ膜たる
窒化膜の膜厚を十分に厚く形成させることで膜強度を確
保し、窒化膜の浮き上がりを防ぐという方法がとられて
いる。しかしながら、トレンチ分離においては、厚い窒
化膜ライナーを形成すると、後の窒化膜ウェットエッチ
ングにおいて窒化膜ライナーに沿ってトレンチ内の深い
ところまでエッチングが進行して溝Ｄが拡大し、ゲート
電極のショートや素子特性不良等の原因となる。
【００１６】そこで本発明の目的は、薄い窒化膜が形成
された凹部に剥がれを起こすことなく絶縁膜が良好に埋
め込まれた絶縁膜埋込構造を提供することにある。
された凹部に剥がれを起こすことなく絶縁膜が良好に埋
め込まれた絶縁膜埋込構造を提供することにある。
【００１７】
【課題を解決するための手段】本発明は、半導体基板に
形成された凹凸部を有する表面に耐酸化性絶縁膜、およ
び前記耐酸化性絶縁膜上に形成された帯電防止絶縁膜を
有し、前記耐酸化性絶縁膜および前記帯電防止絶縁膜を
介して前記表面の凹部内に埋め込まれた埋込絶縁膜を有
する半導体装置に関する。
形成された凹凸部を有する表面に耐酸化性絶縁膜、およ
び前記耐酸化性絶縁膜上に形成された帯電防止絶縁膜を
有し、前記耐酸化性絶縁膜および前記帯電防止絶縁膜を
介して前記表面の凹部内に埋め込まれた埋込絶縁膜を有
する半導体装置に関する。
【００１８】また本発明は、半導体基板に形成されたト
レンチ内に第１絶縁膜、前記第１絶縁膜上に形成された
耐酸化性絶縁膜、および前記耐酸化性絶縁膜上に形成さ
れた帯電防止絶縁膜を有し、且つ前記第１絶縁膜、前記
耐酸化性絶縁膜および前記帯電防止絶縁膜を介して前記
トレンチ内に埋め込むように形成された第２絶縁膜から
なる埋込絶縁膜を有するトレンチ分離構造を備えた半導
体装置に関する。
レンチ内に第１絶縁膜、前記第１絶縁膜上に形成された
耐酸化性絶縁膜、および前記耐酸化性絶縁膜上に形成さ
れた帯電防止絶縁膜を有し、且つ前記第１絶縁膜、前記
耐酸化性絶縁膜および前記帯電防止絶縁膜を介して前記
トレンチ内に埋め込むように形成された第２絶縁膜から
なる埋込絶縁膜を有するトレンチ分離構造を備えた半導
体装置に関する。
【００１９】また本発明は、基板上に形成されたゲート
電極による凹凸部を有する表面に耐酸化性絶縁膜、およ
び前記耐酸化性絶縁膜上に形成された帯電防止絶縁膜を
有し、前記耐酸化性絶縁膜および前記帯電防止絶縁膜を
介して前記表面の凹部内を埋め込むように形成された層
間絶縁膜からなる埋込絶縁膜を有する半導体装置に関す
る。
電極による凹凸部を有する表面に耐酸化性絶縁膜、およ
び前記耐酸化性絶縁膜上に形成された帯電防止絶縁膜を
有し、前記耐酸化性絶縁膜および前記帯電防止絶縁膜を
介して前記表面の凹部内を埋め込むように形成された層
間絶縁膜からなる埋込絶縁膜を有する半導体装置に関す
る。
【００２０】また本発明は、前記帯電防止絶縁膜が熱Ｃ
ＶＤ絶縁膜である上記半導体装置に関する。
ＶＤ絶縁膜である上記半導体装置に関する。
【００２１】また本発明は、前記埋込絶縁膜がプラズマ
ＣＶＤ絶縁膜あるいは高密度プラズマＣＶＤ絶縁膜であ
る上記半導体装置に関する。
ＣＶＤ絶縁膜あるいは高密度プラズマＣＶＤ絶縁膜であ
る上記半導体装置に関する。
【００２２】また本発明は、前記耐酸化性絶縁膜が厚さ
４ｎｍ以上２０ｎｍ以下の窒化膜である上記半導体装置
に関する。
４ｎｍ以上２０ｎｍ以下の窒化膜である上記半導体装置
に関する。
【００２３】また本発明は、前記帯電防止絶縁膜が厚さ
５ｎｍ以上３０ｎｍ以下の酸化膜である上記半導体装置
に関する。
５ｎｍ以上３０ｎｍ以下の酸化膜である上記半導体装置
に関する。
【００２４】また本発明は、半導体基板に形成された凹
凸部を有する表面に耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜上に帯電防止絶縁膜を形成する工程
と、プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、前記帯電防止絶縁膜上に前記凹部を埋め込むよ
うに埋込絶縁膜を形成する工程を有する半導体装置の製
造方法に関する。
凸部を有する表面に耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜上に帯電防止絶縁膜を形成する工程
と、プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、前記帯電防止絶縁膜上に前記凹部を埋め込むよ
うに埋込絶縁膜を形成する工程を有する半導体装置の製
造方法に関する。
【００２５】また本発明は、半導体基板上に第１耐酸化
性絶縁膜を含むマスク層を形成し、前記マスク層に所定
の開口パターンを形成する工程と、前記マスク層をマス
クとして前記半導体基板の露出部分をエッチングしてト
レンチを形成する工程と、前記トレンチ内壁に第１絶縁
膜を形成する工程と、前記第１絶縁膜上に第２耐酸化性
絶縁膜を形成する工程と、前記第２耐酸化性絶縁膜上に
帯電防止絶縁膜を形成する工程と、プラズマＣＶＤ法あ
るいは高密度プラズマＣＶＤ法により、前記帯電防止絶
縁膜上に前記トレンチを埋め込むように第２絶縁膜を形
成する工程と、前記マスク層が露出するように平坦化処
理する工程と、前記マスク層をウェットエッチングによ
り除去する工程を有し、前記トレンチ内に、第１絶縁
膜、第２耐酸化性絶縁膜及び帯電防止絶縁膜を介して第
２絶縁膜が埋め込まれてなるトレンチ分離構造を形成す
ることを特徴とする半導体装置の製造方法に関する。
性絶縁膜を含むマスク層を形成し、前記マスク層に所定
の開口パターンを形成する工程と、前記マスク層をマス
クとして前記半導体基板の露出部分をエッチングしてト
レンチを形成する工程と、前記トレンチ内壁に第１絶縁
膜を形成する工程と、前記第１絶縁膜上に第２耐酸化性
絶縁膜を形成する工程と、前記第２耐酸化性絶縁膜上に
帯電防止絶縁膜を形成する工程と、プラズマＣＶＤ法あ
るいは高密度プラズマＣＶＤ法により、前記帯電防止絶
縁膜上に前記トレンチを埋め込むように第２絶縁膜を形
成する工程と、前記マスク層が露出するように平坦化処
理する工程と、前記マスク層をウェットエッチングによ
り除去する工程を有し、前記トレンチ内に、第１絶縁
膜、第２耐酸化性絶縁膜及び帯電防止絶縁膜を介して第
２絶縁膜が埋め込まれてなるトレンチ分離構造を形成す
ることを特徴とする半導体装置の製造方法に関する。
【００２６】また本発明は、基板上に形成されたゲート
電極を覆うように耐酸化性絶縁膜を形成する工程と、前
記耐酸化性絶縁膜上に帯電防止絶縁膜を形成する工程
と、プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、前記帯電防止絶縁膜上に前記ゲート電極間の凹
部を埋め込むように層間絶縁膜を形成する工程を有する
半導体装置の形成方法に関する。
電極を覆うように耐酸化性絶縁膜を形成する工程と、前
記耐酸化性絶縁膜上に帯電防止絶縁膜を形成する工程
と、プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、前記帯電防止絶縁膜上に前記ゲート電極間の凹
部を埋め込むように層間絶縁膜を形成する工程を有する
半導体装置の形成方法に関する。
【００２７】また本発明は、前記耐酸化性絶縁膜あるい
は第２酸化性絶縁膜として厚さ４ｎｍ以上２０ｎｍ以下
の窒化膜を形成する上記の半導体装置の製造方法に関す
る。
は第２酸化性絶縁膜として厚さ４ｎｍ以上２０ｎｍ以下
の窒化膜を形成する上記の半導体装置の製造方法に関す
る。
【００２８】また本発明は、前記帯電防止絶縁膜を熱Ｃ
ＶＤ法により形成する上記の半導体装置の製造方法に関
する。
ＶＤ法により形成する上記の半導体装置の製造方法に関
する。
【００２９】また本発明は、前記帯電防止絶縁膜として
厚さ５ｎｍ以上３０ｎｍ以下の酸化膜を形成する上記の
半導体装置の製造方法に関する。
厚さ５ｎｍ以上３０ｎｍ以下の酸化膜を形成する上記の
半導体装置の製造方法に関する。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図面を参照しながら説明する。
を図面を参照しながら説明する。
【００３１】図１及び図２は、本発明のトレンチ分離構
造の形成方法（トレンチ分離法）の一例を説明する工程
断面図である。
造の形成方法（トレンチ分離法）の一例を説明する工程
断面図である。
【００３２】まず、マスク層として、シリコン基板１上
にシリコン酸化膜２及び第１耐酸化性絶縁膜としてシリ
コン窒化膜３を順次形成する。このとき、シリコン酸化
膜２の厚さは５〜３０ｎｍ程度、シリコン窒化膜３の厚
さは１４０〜２００ｎｍ程度とすることができる。次い
で、トレンチＴを形成しようとする領域（非活性領域）
上のシリコン窒化膜３が露出するようにレジストパター
ン（不図示）を形成し、このレジストパターンをマスク
として非活性領域のシリコン基板１表面が露出するまで
シリコン窒化膜３及びシリコン酸化膜２を順次エッチン
グする。レジストパターンを除去した後、シリコン窒化
膜３をマスクとして露出しているシリコン基板１表面を
エッチングして基板平面からの深さ２００〜５００ｎｍ
程度のトレンチＴを形成する（図１（ａ））。なお、レ
ジストパターンはトレンチＴを形成した後に除去しても
よい。
にシリコン酸化膜２及び第１耐酸化性絶縁膜としてシリ
コン窒化膜３を順次形成する。このとき、シリコン酸化
膜２の厚さは５〜３０ｎｍ程度、シリコン窒化膜３の厚
さは１４０〜２００ｎｍ程度とすることができる。次い
で、トレンチＴを形成しようとする領域（非活性領域）
上のシリコン窒化膜３が露出するようにレジストパター
ン（不図示）を形成し、このレジストパターンをマスク
として非活性領域のシリコン基板１表面が露出するまで
シリコン窒化膜３及びシリコン酸化膜２を順次エッチン
グする。レジストパターンを除去した後、シリコン窒化
膜３をマスクとして露出しているシリコン基板１表面を
エッチングして基板平面からの深さ２００〜５００ｎｍ
程度のトレンチＴを形成する（図１（ａ））。なお、レ
ジストパターンはトレンチＴを形成した後に除去しても
よい。
【００３３】次に、第１絶縁膜としてトレンチＴの内部
の壁面に厚さ１０〜２０ｎｍ程度の熱酸化膜４を形成す
る（図１（ｂ））。この熱酸化膜は、トレンチＴの形成
のために行った前記エッチングにより発生した基板表面
の損傷を補償すると同時に、トレンチのコーナーを丸め
て応力を緩和することで基板内にディスロケーションが
発生することを防ぐためのものである。
の壁面に厚さ１０〜２０ｎｍ程度の熱酸化膜４を形成す
る（図１（ｂ））。この熱酸化膜は、トレンチＴの形成
のために行った前記エッチングにより発生した基板表面
の損傷を補償すると同時に、トレンチのコーナーを丸め
て応力を緩和することで基板内にディスロケーションが
発生することを防ぐためのものである。
【００３４】次に、第２耐酸化性絶縁膜として基板の主
表面の全面に窒化膜ライナー（シリコン窒化膜ライナ
ー）５を形成する。この窒化膜ライナー５は、例えば、
膜質やステップカバレッジが良好な減圧ＣＶＤ（Low Pr
essure CVD：LPCVD）法により形成することができる。
成膜温度は６００〜８００℃程度に設定できる。窒化膜
ライナー５の厚さは４ｎｍ以上が好ましく、５ｎｍ以上
がより好ましく、また２０ｎｍ以下が好ましく、１０ｎ
ｍ以下がより好ましく、７ｎｍ以下がさらに好ましい。
窒化膜ライナー５が薄すぎると前述のトレンチ壁内部の
酸化防止効果が不十分になる。逆に、窒化膜ライナー５
が厚すぎると、後にシリコン窒化膜３をウェットエッチ
ングで除去する際（図２（ａ）〜（ｂ））、同時に窒化
膜ライナー５もトレンチ内まで過剰にエッチングされる
ため、トレンチ分離領域に沿って形成される溝Ｄ（図２
（ｃ））が大きくなり、結果、ゲート電極のショート不
良等が起きやすくなる。
表面の全面に窒化膜ライナー（シリコン窒化膜ライナ
ー）５を形成する。この窒化膜ライナー５は、例えば、
膜質やステップカバレッジが良好な減圧ＣＶＤ（Low Pr
essure CVD：LPCVD）法により形成することができる。
成膜温度は６００〜８００℃程度に設定できる。窒化膜
ライナー５の厚さは４ｎｍ以上が好ましく、５ｎｍ以上
がより好ましく、また２０ｎｍ以下が好ましく、１０ｎ
ｍ以下がより好ましく、７ｎｍ以下がさらに好ましい。
窒化膜ライナー５が薄すぎると前述のトレンチ壁内部の
酸化防止効果が不十分になる。逆に、窒化膜ライナー５
が厚すぎると、後にシリコン窒化膜３をウェットエッチ
ングで除去する際（図２（ａ）〜（ｂ））、同時に窒化
膜ライナー５もトレンチ内まで過剰にエッチングされる
ため、トレンチ分離領域に沿って形成される溝Ｄ（図２
（ｃ））が大きくなり、結果、ゲート電極のショート不
良等が起きやすくなる。
【００３５】続いて、窒化膜ライナー５上に帯電防止絶
縁膜１０を形成する。この帯電防止絶縁膜１０を形成す
ることによって、プラズマＣＶＤ法、特に高密度プラズ
マＣＶＤ法でトレンチ内に埋め込んだ絶縁膜の剥がれを
防止することができる。この帯電防止絶縁膜１０の形成
は、トレンチ内に形成された窒化膜ライナーができるだ
け帯電しないように、プラズマＣＶＤ法以外のＣＶＤ法
すなわち熱ＣＶＤ法で行うことが好ましく、特に高密度
プラズマＣＶＤ法以外のＣＶＤ法により形成することが
好ましい。熱ＣＶＤ法としては、各種の減圧ＣＶＤ法や
常圧ＣＶＤ法を用いることができるが、中でも、膜質や
ステップカバレッジが良好な減圧ＣＶＤ法が好ましい。
縁膜１０を形成する。この帯電防止絶縁膜１０を形成す
ることによって、プラズマＣＶＤ法、特に高密度プラズ
マＣＶＤ法でトレンチ内に埋め込んだ絶縁膜の剥がれを
防止することができる。この帯電防止絶縁膜１０の形成
は、トレンチ内に形成された窒化膜ライナーができるだ
け帯電しないように、プラズマＣＶＤ法以外のＣＶＤ法
すなわち熱ＣＶＤ法で行うことが好ましく、特に高密度
プラズマＣＶＤ法以外のＣＶＤ法により形成することが
好ましい。熱ＣＶＤ法としては、各種の減圧ＣＶＤ法や
常圧ＣＶＤ法を用いることができるが、中でも、膜質や
ステップカバレッジが良好な減圧ＣＶＤ法が好ましい。
【００３６】帯電防止絶縁膜１０としては、シリコン酸
化膜等の種々の酸化膜を用いることができ、ＨＴＯ（Hi
gh Temperature Oxide）酸化膜、ＬＰ−ＴＥＯＳ−ＮＳ
Ｇ(Low Pressure Tetra Ethyl Ortho Silicate Non-dop
ed Silicate Grass)酸化膜等を用いてもよい。
化膜等の種々の酸化膜を用いることができ、ＨＴＯ（Hi
gh Temperature Oxide）酸化膜、ＬＰ−ＴＥＯＳ−ＮＳ
Ｇ(Low Pressure Tetra Ethyl Ortho Silicate Non-dop
ed Silicate Grass)酸化膜等を用いてもよい。
【００３７】帯電防止絶縁膜１０の厚さは５ｎｍ以上３
０ｎｍ以下とすることが好ましい。帯電防止絶縁膜１０
が薄すぎると窒化膜ライナー５や後に形成する埋込絶縁
膜６の剥がれを十分に防止できなくなる。一方、帯電防
止絶縁膜１０が必要以上に厚すぎると、不経済であるだ
けでなく、トレンチ内が狭くなり後の埋込絶縁膜６によ
る埋込性を低下させることになる。
０ｎｍ以下とすることが好ましい。帯電防止絶縁膜１０
が薄すぎると窒化膜ライナー５や後に形成する埋込絶縁
膜６の剥がれを十分に防止できなくなる。一方、帯電防
止絶縁膜１０が必要以上に厚すぎると、不経済であるだ
けでなく、トレンチ内が狭くなり後の埋込絶縁膜６によ
る埋込性を低下させることになる。
【００３８】次に、帯電防止絶縁膜１０上に、第２絶縁
膜として、トレンチＴが充填されるようにプラズマＣＶ
Ｄ法により厚さ４００〜６００ｎｍ程度の埋込絶縁膜
（例えば埋込シリコン酸化膜）６を形成する（図１
（ｃ））。プラズマＣＶＤ法としては、トレンチＴの埋
込性や膜の緻密性の点から、高密度プラズマＣＶＤ（バ
イアス高密度プラズマＣＶＤ）法が好ましい。
膜として、トレンチＴが充填されるようにプラズマＣＶ
Ｄ法により厚さ４００〜６００ｎｍ程度の埋込絶縁膜
（例えば埋込シリコン酸化膜）６を形成する（図１
（ｃ））。プラズマＣＶＤ法としては、トレンチＴの埋
込性や膜の緻密性の点から、高密度プラズマＣＶＤ（バ
イアス高密度プラズマＣＶＤ）法が好ましい。
【００３９】高密度プラズマＣＶＤ法は、微細な凹部パ
ターンへの埋込性が高いことが特徴であり、電離密度に
ついては通常のプラズマＣＶＤに比して２桁高い１０11
〜１０12／ｃｍ3程度の低温プラズマが用いられる。装
置構成については、主に、プラズマを多く発生可能なイ
ンダクティブ結合型（ＩＣＰ）やＥＣＲ型のチャンバー
構造がとられ、通常のプラズマＣＶＤにおける平行平板
型とは異なる。基板にはバイアスが印加され、基板電位
の点でも、グランド又はフローティング（電気的に浮い
た状態）に保たれる通常のプラズマＣＶＤ法とは異な
る。
ターンへの埋込性が高いことが特徴であり、電離密度に
ついては通常のプラズマＣＶＤに比して２桁高い１０11
〜１０12／ｃｍ3程度の低温プラズマが用いられる。装
置構成については、主に、プラズマを多く発生可能なイ
ンダクティブ結合型（ＩＣＰ）やＥＣＲ型のチャンバー
構造がとられ、通常のプラズマＣＶＤにおける平行平板
型とは異なる。基板にはバイアスが印加され、基板電位
の点でも、グランド又はフローティング（電気的に浮い
た状態）に保たれる通常のプラズマＣＶＤ法とは異な
る。
【００４０】高密度プラズマＣＶＤ法による成膜条件と
しては、例えば次のように設定することができる。使用
ガス種としてはシランガス、酸素ガス及びアルゴンガス
を用いることができ、それぞれのガス流量としてはシラ
ンガス流量：５０〜２００sccm（ml/min(normal)）、酸
素ガス流量：１００〜３５０sccm（ml/min(normal)）、
アルゴンガス流量：５０〜１５０sccm（ml/min(norma
l)）に設定することができる。成膜温度は３００〜９０
０℃の範囲で適宜設定されるが、６００〜８００℃の範
囲に設定することが好ましい。引き出し電力は、５００
０Ｗ程度までの範囲で適宜設定されるが、２０００〜５
０００Ｗが好ましく３０００〜４０００Ｗがより好まし
い。
しては、例えば次のように設定することができる。使用
ガス種としてはシランガス、酸素ガス及びアルゴンガス
を用いることができ、それぞれのガス流量としてはシラ
ンガス流量：５０〜２００sccm（ml/min(normal)）、酸
素ガス流量：１００〜３５０sccm（ml/min(normal)）、
アルゴンガス流量：５０〜１５０sccm（ml/min(norma
l)）に設定することができる。成膜温度は３００〜９０
０℃の範囲で適宜設定されるが、６００〜８００℃の範
囲に設定することが好ましい。引き出し電力は、５００
０Ｗ程度までの範囲で適宜設定されるが、２０００〜５
０００Ｗが好ましく３０００〜４０００Ｗがより好まし
い。
【００４１】なお、トレンチ内に充填された埋込絶縁膜
６が、後の湿式洗浄工程にてエッチングされにくくする
ため、緻密化の目的で焼き締め処理を行ってもよい。こ
の焼き締め処理としては、例えば、８００℃以上での酸
化処理や１０００℃以上での窒素雰囲気化でのアニーリ
ング処理が挙げられる。
６が、後の湿式洗浄工程にてエッチングされにくくする
ため、緻密化の目的で焼き締め処理を行ってもよい。こ
の焼き締め処理としては、例えば、８００℃以上での酸
化処理や１０００℃以上での窒素雰囲気化でのアニーリ
ング処理が挙げられる。
【００４２】次に、シリコン窒化膜３が露出するまで、
化学的機械的研磨（ＣＭＰ：Chemical Mechanical Poli
shing）あるいはドライエッチングによるエッチバック
を行い、基板主表面の平坦化を行う（図２（ａ））。
化学的機械的研磨（ＣＭＰ：Chemical Mechanical Poli
shing）あるいはドライエッチングによるエッチバック
を行い、基板主表面の平坦化を行う（図２（ａ））。
【００４３】次に、リン酸溶液等を用いたウェットエッ
チングにより、活性領域上のシリコン窒化膜３を除去す
る（図２（ｂ））。このとき、窒化膜ライナー５がトレ
ンチ内の一部まで除去される。しかしながら、窒化膜ラ
イナー５の膜厚が薄く形成されるため、ウェットエッチ
ング工程においてトレンチ内の窒化膜ライナー５のエッ
チング量は低く抑えられる。
チングにより、活性領域上のシリコン窒化膜３を除去す
る（図２（ｂ））。このとき、窒化膜ライナー５がトレ
ンチ内の一部まで除去される。しかしながら、窒化膜ラ
イナー５の膜厚が薄く形成されるため、ウェットエッチ
ング工程においてトレンチ内の窒化膜ライナー５のエッ
チング量は低く抑えられる。
【００４４】次に、湿式洗浄工程（シリコン酸化膜のウ
ェットエッチング処理）にて、活性領域上のシリコン酸
化膜２、並びに非活性領域の埋込絶縁膜６及び帯電防止
絶縁膜１０からなる突出部を除去して、目的とするトレ
ンチ分離構造を形成する（図２（ｃ））。このとき、図
２（ｂ）で示された工程において、窒化膜ライナー５の
トレンチ内へのエッチングは抑えられているため、トレ
ンチ分離領域の縁に沿って形成される溝Ｄはある程度小
さなものに抑えられる。したがって、ゲート電極の形成
工程におけるショート等の不良は抑えられる。
ェットエッチング処理）にて、活性領域上のシリコン酸
化膜２、並びに非活性領域の埋込絶縁膜６及び帯電防止
絶縁膜１０からなる突出部を除去して、目的とするトレ
ンチ分離構造を形成する（図２（ｃ））。このとき、図
２（ｂ）で示された工程において、窒化膜ライナー５の
トレンチ内へのエッチングは抑えられているため、トレ
ンチ分離領域の縁に沿って形成される溝Ｄはある程度小
さなものに抑えられる。したがって、ゲート電極の形成
工程におけるショート等の不良は抑えられる。
【００４５】一実施例として、上述の方法に従って、ト
レンチＴの基板平面に対する深さを３５０ｎｍ、窒化膜
ライナー５の厚さを６ｎｍ、帯電防止絶縁膜（シリコン
酸化膜）１０の厚さを２０ｎｍとし、埋込絶縁膜（シリ
コン酸化膜）６を下記の成膜条件で高密度プラズマＣＶ
Ｄ法により成膜してトレンチ分離構造を形成したとこ
ろ、埋込絶縁膜の剥がれによる浮き上がりは発生しなか
った。
レンチＴの基板平面に対する深さを３５０ｎｍ、窒化膜
ライナー５の厚さを６ｎｍ、帯電防止絶縁膜（シリコン
酸化膜）１０の厚さを２０ｎｍとし、埋込絶縁膜（シリ
コン酸化膜）６を下記の成膜条件で高密度プラズマＣＶ
Ｄ法により成膜してトレンチ分離構造を形成したとこ
ろ、埋込絶縁膜の剥がれによる浮き上がりは発生しなか
った。
【００４６】高密度プラズマＣＶＤ成膜条件； ＣＶＤ装置：商品名Centura、Applied Material Japan
Inc.製、 成膜温度：７３０℃、 引き出し電力：３５００Ｗ、 ガス条件：ＳｉＨ4ガス流量１２０sccm（ml/min(norma
l)）、Ｏ2ガス流量：２６０sccm（ml/min(normal)）、
Ａｒガス流量：９０sccm（ml/min(normal)）、 ＤＳ（デポ・スパッタレート）：４．６ 上記実施例に対して、帯電防止絶縁膜（シリコン酸化
膜）１０を形成しなかった以外は同様にしてトレンチ分
離構造を形成したところ、図７（ａ）及び（ｂ）の写真
に示されるように埋込絶縁膜の剥がれが観察された。
Inc.製、 成膜温度：７３０℃、 引き出し電力：３５００Ｗ、 ガス条件：ＳｉＨ4ガス流量１２０sccm（ml/min(norma
l)）、Ｏ2ガス流量：２６０sccm（ml/min(normal)）、
Ａｒガス流量：９０sccm（ml/min(normal)）、 ＤＳ（デポ・スパッタレート）：４．６ 上記実施例に対して、帯電防止絶縁膜（シリコン酸化
膜）１０を形成しなかった以外は同様にしてトレンチ分
離構造を形成したところ、図７（ａ）及び（ｂ）の写真
に示されるように埋込絶縁膜の剥がれが観察された。
【００４７】その他の実施の形態 本発明は、前述のトレンチ分離構造の他、微細なゲート
電極間の凹部（ギャップ）を窒化膜を介して埋込むよう
に形成される層間絶縁膜の形成にも適用できる。具体的
には、微細なゲート電極間に形成されるセルフアライン
コンタクト構造（自己整合コンタクト構造）における層
間絶縁膜の形成に好適である。以下、図面を用いて説明
する。
電極間の凹部（ギャップ）を窒化膜を介して埋込むよう
に形成される層間絶縁膜の形成にも適用できる。具体的
には、微細なゲート電極間に形成されるセルフアライン
コンタクト構造（自己整合コンタクト構造）における層
間絶縁膜の形成に好適である。以下、図面を用いて説明
する。
【００４８】まず、シリコン基板２１上にゲート酸化膜
２２を形成する。次いで、このゲート酸化膜２２上に不
純物導入ポリシリコン膜等の導電膜を形成し、その上に
シリコン窒化膜を形成する。続いて、シリコン窒化膜お
よび導電膜を順次パターニングして、ゲート電極２３を
形成する（図３（ａ））。
２２を形成する。次いで、このゲート酸化膜２２上に不
純物導入ポリシリコン膜等の導電膜を形成し、その上に
シリコン窒化膜を形成する。続いて、シリコン窒化膜お
よび導電膜を順次パターニングして、ゲート電極２３を
形成する（図３（ａ））。
【００４９】次に、基板全面にシリコン窒化膜やシリコ
ン酸化膜等の絶縁膜を形成し、これを異方性エッチング
によりエッチバックして、ゲート電極２３及びキャッピ
ング層２４の側面にサイドウォール２５を形成する（図
３（ｂ））。このとき、ゲート電極２３側面のサイドウ
ォール２５間の基板上のゲート酸化膜２２は除去あるい
薄膜化される。
ン酸化膜等の絶縁膜を形成し、これを異方性エッチング
によりエッチバックして、ゲート電極２３及びキャッピ
ング層２４の側面にサイドウォール２５を形成する（図
３（ｂ））。このとき、ゲート電極２３側面のサイドウ
ォール２５間の基板上のゲート酸化膜２２は除去あるい
薄膜化される。
【００５０】次に、ゲート電極２３側面のサイドウォー
ル２５間の基板上に酸化膜（不図示）を形成した後、こ
の酸化膜を介してイオン注入を行ってソース・ドレイン
領域（不図示）を形成する。次に基板表面を常法により
ウェット洗浄する。その際、ゲート電極２３側面のサイ
ドウォール２５間の基板上の酸化膜は除去あるいは薄膜
化される。
ル２５間の基板上に酸化膜（不図示）を形成した後、こ
の酸化膜を介してイオン注入を行ってソース・ドレイン
領域（不図示）を形成する。次に基板表面を常法により
ウェット洗浄する。その際、ゲート電極２３側面のサイ
ドウォール２５間の基板上の酸化膜は除去あるいは薄膜
化される。
【００５１】次に、基板全面に耐酸化性絶縁膜としてシ
リコン窒化膜からなるエッチングストッパ膜２６を形成
する。このエッチングストッパ膜の厚さは４ｎｍ以上２
０ｎｍ以下程度に形成することが好ましい。このエッチ
ングストッパ膜が薄すぎるとエッチングストッパ機能が
充分に得られなくなり、厚すぎるとゲート電極間のスペ
ースが狭くなるため十分なコンタクト領域が確保できな
くなる。
リコン窒化膜からなるエッチングストッパ膜２６を形成
する。このエッチングストッパ膜の厚さは４ｎｍ以上２
０ｎｍ以下程度に形成することが好ましい。このエッチ
ングストッパ膜が薄すぎるとエッチングストッパ機能が
充分に得られなくなり、厚すぎるとゲート電極間のスペ
ースが狭くなるため十分なコンタクト領域が確保できな
くなる。
【００５２】次に、前述のトレンチ分離の実施の形態と
同様にして、エッチングストッパ膜２６上に帯電防止絶
縁膜２７を形成する（図３（ｃ））。この帯電防止絶縁
膜２７を形成することによって、プラズマＣＶＤ法、特
に高密度プラズマＣＶＤ法でゲート電極間を埋め込むよ
うに形成された層間絶縁膜の剥がれを防止することがで
きる。この帯電防止絶縁膜２７の形成は、エッチングス
トッパ膜２６ができるだけ帯電しないように、プラズマ
ＣＶＤ法以外のＣＶＤ法すなわち熱ＣＶＤ法で行うこと
が好ましく、特に高密度プラズマＣＶＤ法以外のＣＶＤ
法により形成することが好ましい。熱ＣＶＤ法として
は、各種の減圧ＣＶＤ法や常圧ＣＶＤ法を用いることが
できるが、中でも、膜質やステップカバレッジが良好な
減圧ＣＶＤ法が好ましい。
同様にして、エッチングストッパ膜２６上に帯電防止絶
縁膜２７を形成する（図３（ｃ））。この帯電防止絶縁
膜２７を形成することによって、プラズマＣＶＤ法、特
に高密度プラズマＣＶＤ法でゲート電極間を埋め込むよ
うに形成された層間絶縁膜の剥がれを防止することがで
きる。この帯電防止絶縁膜２７の形成は、エッチングス
トッパ膜２６ができるだけ帯電しないように、プラズマ
ＣＶＤ法以外のＣＶＤ法すなわち熱ＣＶＤ法で行うこと
が好ましく、特に高密度プラズマＣＶＤ法以外のＣＶＤ
法により形成することが好ましい。熱ＣＶＤ法として
は、各種の減圧ＣＶＤ法や常圧ＣＶＤ法を用いることが
できるが、中でも、膜質やステップカバレッジが良好な
減圧ＣＶＤ法が好ましい。
【００５３】帯電防止絶縁膜２７としては、シリコン酸
化膜等の種々の酸化膜を用いることができ、ＨＴＯ酸化
膜、ＬＰ−ＴＥＯＳ−ＮＳＧ酸化膜等を用いてもよい。
化膜等の種々の酸化膜を用いることができ、ＨＴＯ酸化
膜、ＬＰ−ＴＥＯＳ−ＮＳＧ酸化膜等を用いてもよい。
【００５４】また、帯電防止絶縁膜２７の厚さは５ｎｍ
以上３０ｎｍ以下とすることが好ましい。帯電防止絶縁
膜２７が薄すぎるとエッチングストッパ膜２６や後に形
成する層間絶縁膜２８の剥がれを十分に防止できなくな
る。一方、帯電防止絶縁膜２７が必要以上に厚すぎる
と、不経済であるだけでなく、ゲート電極間の凹部が狭
くなり層間絶縁膜による埋込性を低下させることにな
る。
以上３０ｎｍ以下とすることが好ましい。帯電防止絶縁
膜２７が薄すぎるとエッチングストッパ膜２６や後に形
成する層間絶縁膜２８の剥がれを十分に防止できなくな
る。一方、帯電防止絶縁膜２７が必要以上に厚すぎる
と、不経済であるだけでなく、ゲート電極間の凹部が狭
くなり層間絶縁膜による埋込性を低下させることにな
る。
【００５５】次に、ゲート電極間の凹部（ギャップ）を
埋め込むようにプラズマＣＶＤ法、好ましくは高密度プ
ラズマＣＶＤ法により層間絶縁膜２８を形成する（図４
（ａ））。この層間絶縁膜２８は、プラズマＣＶＤ法或
いは高密度プラズマＣＶＤ法によりゲート電極間の凹部
を埋め込むように絶縁膜を形成した後にその上に減圧Ｃ
ＶＤ法等の他の熱ＣＶＤ法により他の絶縁膜を順次積層
して形成してもよい。
埋め込むようにプラズマＣＶＤ法、好ましくは高密度プ
ラズマＣＶＤ法により層間絶縁膜２８を形成する（図４
（ａ））。この層間絶縁膜２８は、プラズマＣＶＤ法或
いは高密度プラズマＣＶＤ法によりゲート電極間の凹部
を埋め込むように絶縁膜を形成した後にその上に減圧Ｃ
ＶＤ法等の他の熱ＣＶＤ法により他の絶縁膜を順次積層
して形成してもよい。
【００５６】次に、ＣＭＰ法あるいはエッチバックによ
り層間絶縁膜２８を所定の厚さになるように平坦化処理
した後、コンタクトホール形成用のレジストパターン２
９を形成する（図４（ｂ））。続いて、このレジストパ
ターン２９をマスクとしてエッチングを行い開口を形成
し、隣接するゲート電極２３間の基板上のエッチングス
トッパ膜２６を少なくとも露出させる。続いて、この露
出したエッチングストッパ膜２６をエッチング除去する
ことにより、隣接するゲート電極２３間の基板表面が露
出され自己整合的にコンタクトホールＨが形成される。
このコンタクトホールＨには常法により導電性材料が埋
め込まれ、上層配線等とソース／ドレイン領域とを接続
するコンタクトプラグ（不図示）が形成され、セルフア
ラインコンタクト構造が得られる。
り層間絶縁膜２８を所定の厚さになるように平坦化処理
した後、コンタクトホール形成用のレジストパターン２
９を形成する（図４（ｂ））。続いて、このレジストパ
ターン２９をマスクとしてエッチングを行い開口を形成
し、隣接するゲート電極２３間の基板上のエッチングス
トッパ膜２６を少なくとも露出させる。続いて、この露
出したエッチングストッパ膜２６をエッチング除去する
ことにより、隣接するゲート電極２３間の基板表面が露
出され自己整合的にコンタクトホールＨが形成される。
このコンタクトホールＨには常法により導電性材料が埋
め込まれ、上層配線等とソース／ドレイン領域とを接続
するコンタクトプラグ（不図示）が形成され、セルフア
ラインコンタクト構造が得られる。
【００５７】
【発明の効果】本発明によれば、耐酸化性絶縁膜で被覆
された基板の凹部内に帯電防止絶縁膜を介して埋め込み
絶縁膜を形成するため、この埋込絶縁膜を埋込性に優れ
るプラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法に
より形成した場合に成膜中の荷電粒子に起因して起こり
得る膜剥がれを防止することができる。よって、このよ
うな埋込性に優れる成膜法を用いることができるため、
薄い耐酸化性絶縁膜で被覆された微細な凹部を良好に埋
め込むことが可能になる。
された基板の凹部内に帯電防止絶縁膜を介して埋め込み
絶縁膜を形成するため、この埋込絶縁膜を埋込性に優れ
るプラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法に
より形成した場合に成膜中の荷電粒子に起因して起こり
得る膜剥がれを防止することができる。よって、このよ
うな埋込性に優れる成膜法を用いることができるため、
薄い耐酸化性絶縁膜で被覆された微細な凹部を良好に埋
め込むことが可能になる。
【図１】本発明の一実施形態であるトレンチ分離法の一
例を説明するための工程断面図である。
例を説明するための工程断面図である。
【図２】本発明の一実施形態であるトレンチ分離法の一
例を説明するための工程断面図である。
例を説明するための工程断面図である。
【図３】本発明の一実施形態であるセルフアラインコン
タクト構造の形成法の一例を説明するための工程断面図
である。
タクト構造の形成法の一例を説明するための工程断面図
である。
【図４】本発明の一実施形態であるセルフアラインコン
タクト構造の形成法の一例を説明するための工程断面図
である。
タクト構造の形成法の一例を説明するための工程断面図
である。
【図５】従来のトレンチ分離法の一例を説明するための
工程断面図である。
工程断面図である。
【図６】従来のトレンチ分離法の一例を説明するための
工程断面図である。
工程断面図である。
【図７】従来のトレンチ分離構造において埋込絶縁膜の
膜剥がれの状態を示す拡大写真を示す図である。
膜剥がれの状態を示す拡大写真を示す図である。
１、１０１ シリコン基板 ２、１０２ シリコン酸化膜 ３、１０３ シリコン窒化膜 ４、１０４ 熱酸化膜 ５、１０５ 窒化膜ライナー ６、１０６ 埋込絶縁膜 １０ 帯電防止絶縁膜 Ｔ トレンチ Ｄ 溝 ２１ シリコン基板 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ キャッピング層 ２５ サイドウォール ２６ エッチングストッパ膜 ２７ 帯電防止絶縁膜 ２８ 層間絶縁膜 ２９ レジストパターン Ｈ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/318 Ｍ ５Ｆ１４０ 21/76 Ｌ 21/768 21/90 Ｋ 21/8234 27/08 １０２Ｄ 27/088 29/78 ３０１Ｎ 29/78 ３０１Ｐ 21/336 Ｆターム(参考） 4M104 BB01 DD02 DD04 DD16 DD17 EE05 EE09 GG09 GG14 5F032 AA37 AA44 AA45 AA46 AA77 BA01 CA17 DA03 DA04 DA24 DA28 DA33 DA78 5F033 HH04 MM15 NN40 QQ25 QQ31 QQ37 QQ48 RR04 RR06 SS11 SS15 TT02 TT08 WW02 XX12 5F048 AA04 AC01 BB05 BF00 BF11 BF16 BG14 DA25 5F058 BA02 BA10 BD02 BD03 BD04 BD09 BD10 BF04 BF07 BF25 BF51 BF52 BH10 BH11 BJ06 5F140 AA39 AB01 BA01 BF04 BG12 BG14 BG22 BG37 BG53 BJ27 BK13 BK27 CC03 CC08 CC12 CC13 CC15 CE06
Claims (14)
- 【請求項１】 半導体基板に形成された凹凸部を有する
表面に耐酸化性絶縁膜、および前記耐酸化性絶縁膜上に
形成された帯電防止絶縁膜を有し、前記耐酸化性絶縁膜
および前記帯電防止絶縁膜を介して前記表面の凹部内に
埋め込まれた埋込絶縁膜を有する半導体装置。 - 【請求項２】 半導体基板に形成されたトレンチ内に第
１絶縁膜、前記第１絶縁膜上に形成された耐酸化性絶縁
膜、および前記耐酸化性絶縁膜上に形成された帯電防止
絶縁膜を有し、且つ前記第１絶縁膜、前記耐酸化性絶縁
膜および前記帯電防止絶縁膜を介して前記トレンチ内に
埋め込むように形成された第２絶縁膜からなる埋込絶縁
膜を有するトレンチ分離構造を備えた半導体装置。 - 【請求項３】 基板上に形成されたゲート電極による凹
凸部を有する表面に耐酸化性絶縁膜、および前記耐酸化
性絶縁膜上に形成された帯電防止絶縁膜を有し、前記耐
酸化性絶縁膜および前記帯電防止絶縁膜を介して前記表
面の凹部内を埋め込むように形成された層間絶縁膜から
なる埋込絶縁膜を有する半導体装置。 - 【請求項４】 前記帯電防止絶縁膜は熱ＣＶＤ絶縁膜で
ある請求項１、２又は３記載の半導体装置。 - 【請求項５】 前記埋込絶縁膜はプラズマＣＶＤ絶縁膜
あるいは高密度プラズマＣＶＤ絶縁膜である請求項１〜
４のいずれか１項に記載の半導体装置。 - 【請求項６】 前記耐酸化性絶縁膜は厚さ４ｎｍ以上２
０ｎｍ以下の窒化膜である請求項１〜５のいずれか１項
に記載の半導体装置。 - 【請求項７】 前記帯電防止絶縁膜は厚さ５ｎｍ以上３
０ｎｍ以下の酸化膜である請求項１〜６のいずれか１項
に記載の半導体装置。 - 【請求項８】 半導体基板に形成された凹凸部を有する
表面に耐酸化性絶縁膜を形成する工程と、前記耐酸化性
絶縁膜上に帯電防止絶縁膜を形成する工程と、プラズマ
ＣＶＤ法あるいは高密度プラズマＣＶＤ法により、前記
帯電防止絶縁膜上に前記凹部を埋め込むように埋込絶縁
膜を形成する工程を有する半導体装置の製造方法。 - 【請求項９】 半導体基板上に第１耐酸化性絶縁膜を含
むマスク層を形成し、前記マスク層に所定の開口パター
ンを形成する工程と、前記マスク層をマスクとして前記
半導体基板の露出部分をエッチングしてトレンチを形成
する工程と、前記トレンチ内壁に第１絶縁膜を形成する
工程と、前記第１絶縁膜上に第２耐酸化性絶縁膜を形成
する工程と、前記第２耐酸化性絶縁膜上に帯電防止絶縁
膜を形成する工程と、プラズマＣＶＤ法あるいは高密度
プラズマＣＶＤ法により、前記帯電防止絶縁膜上に前記
トレンチを埋め込むように第２絶縁膜を形成する工程
と、前記マスク層が露出するように平坦化処理する工程
と、前記マスク層をウェットエッチングにより除去する
工程を有し、前記トレンチ内に、第１絶縁膜、第２耐酸
化性絶縁膜及び帯電防止絶縁膜を介して第２絶縁膜が埋
め込まれてなるトレンチ分離構造を形成することを特徴
とする半導体装置の製造方法。 - 【請求項１０】 基板上に形成されたゲート電極を覆う
ように耐酸化性絶縁膜を形成する工程と、前記耐酸化性
絶縁膜上に帯電防止絶縁膜を形成する工程と、プラズマ
ＣＶＤ法あるいは高密度プラズマＣＶＤ法により、前記
帯電防止絶縁膜上に前記ゲート電極間の凹部を埋め込む
ように層間絶縁膜を形成する工程を有する半導体装置の
形成方法。 - 【請求項１１】 前記耐酸化性絶縁膜として厚さ４ｎｍ
以上２０ｎｍ以下の窒化膜を形成する請求項８又は１０
記載の半導体装置の製造方法。 - 【請求項１２】 前記第２耐酸化性絶縁膜として厚さ４
ｎｍ以上２０ｎｍ以下の窒化膜を形成する請求項９記載
の半導体装置の製造方法。 - 【請求項１３】 前記帯電防止絶縁膜を熱ＣＶＤ法によ
り形成する請求項８〜１２のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項１４】 前記帯電防止絶縁膜として厚さ５ｎｍ
以上３０ｎｍ以下の酸化膜を形成する請求項８〜１３の
いずれか１項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093055A JP2002289682A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
| US10/106,771 US20020142550A1 (en) | 2001-03-28 | 2002-03-26 | Semiconductor device and method of manufacturing the same |
| KR1020020016684A KR20020077134A (ko) | 2001-03-28 | 2002-03-27 | 반도체 장치 및 그 제조 방법 |
| TW091106249A TW522452B (en) | 2001-03-28 | 2002-03-28 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093055A JP2002289682A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289682A true JP2002289682A (ja) | 2002-10-04 |
Family
ID=18947436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093055A Pending JP2002289682A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020142550A1 (ja) |
| JP (1) | JP2002289682A (ja) |
| KR (1) | KR20020077134A (ja) |
| TW (1) | TW522452B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2006222336A (ja) * | 2005-02-14 | 2006-08-24 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2013179323A (ja) * | 2007-09-20 | 2013-09-09 | Samsung Electronics Co Ltd | 半導体集積回路装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7494894B2 (en) * | 2002-08-29 | 2009-02-24 | Micron Technology, Inc. | Protection in integrated circuits |
| US6750117B1 (en) * | 2002-12-23 | 2004-06-15 | Macronix International Co., Ltd. | Shallow trench isolation process |
| US7811935B2 (en) * | 2006-03-07 | 2010-10-12 | Micron Technology, Inc. | Isolation regions and their formation |
| KR100842749B1 (ko) * | 2007-03-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 소자분리막 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237722A (ja) * | 1990-02-14 | 1991-10-23 | Nec Corp | 多層配線の平坦化方法 |
| JPH09246547A (ja) * | 1996-03-11 | 1997-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000208609A (ja) * | 1999-01-11 | 2000-07-28 | Samsung Electronics Co Ltd | 半導体素子のトレンチ素子分離方法及びこれを用いた半導体素子 |
-
2001
- 2001-03-28 JP JP2001093055A patent/JP2002289682A/ja active Pending
-
2002
- 2002-03-26 US US10/106,771 patent/US20020142550A1/en not_active Abandoned
- 2002-03-27 KR KR1020020016684A patent/KR20020077134A/ko not_active Application Discontinuation
- 2002-03-28 TW TW091106249A patent/TW522452B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03237722A (ja) * | 1990-02-14 | 1991-10-23 | Nec Corp | 多層配線の平坦化方法 |
| JPH09246547A (ja) * | 1996-03-11 | 1997-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000208609A (ja) * | 1999-01-11 | 2000-07-28 | Samsung Electronics Co Ltd | 半導体素子のトレンチ素子分離方法及びこれを用いた半導体素子 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203471A (ja) * | 2004-01-14 | 2005-07-28 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2006222336A (ja) * | 2005-02-14 | 2006-08-24 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4501714B2 (ja) * | 2005-02-14 | 2010-07-14 | セイコーエプソン株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2013179323A (ja) * | 2007-09-20 | 2013-09-09 | Samsung Electronics Co Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020142550A1 (en) | 2002-10-03 |
| KR20020077134A (ko) | 2002-10-11 |
| TW522452B (en) | 2003-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261921B1 (en) | Method of forming shallow trench isolation structure | |
| US6589853B2 (en) | Method of forming a trench isolation structure having a second nitride film | |
| KR100322531B1 (ko) | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 | |
| US6277709B1 (en) | Method of forming shallow trench isolation structure | |
| US6727159B2 (en) | Method of forming a shallow trench isolation in a semiconductor substrate | |
| US20020048897A1 (en) | Method of forming a self-aligned shallow trench isolation | |
| US6407005B2 (en) | Method for forming semiconductor device to prevent electric field concentration from being generated at corner of active region | |
| JP2001044273A (ja) | 半導体装置の製造方法 | |
| JP2002289682A (ja) | 半導体装置およびその製造方法 | |
| US6323092B1 (en) | Method for forming a shallow trench isolation | |
| US6096623A (en) | Method for forming shallow trench isolation structure | |
| US6503815B1 (en) | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation | |
| JP4170612B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| KR100419754B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JP4511101B2 (ja) | 半導体装置の製造方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| JP2001274235A (ja) | トレンチ素子分離構造の形成方法 | |
| KR20070113861A (ko) | 플래쉬 메모리 소자의 소자분리막 제조 방법 | |
| JP2003218224A (ja) | 半導体装置及びその製造方法 | |
| KR100517351B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20010061041A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100559540B1 (ko) | 반도체소자의 트렌치형 소자분리 방법 | |
| KR20080086222A (ko) | 반도체 소자의 ｓｔｉ 형성공정 | |
| JP2008084899A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041124 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060123 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071218 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100701 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110920 |