KR100499642B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents

Abstract

본 발명은 인산 계열의 화합물을 포함하는 고선택성 슬러리를 이용하여 질화막을 연마함으로써, 모트(moat)의 발생을 방지하고 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함하는 전체 표면 상부에 라이너 질화막을 형성하는 단계와, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계와, 저선택성 슬러리를 사용하여 상기 소자 분리용 산화막을 일정 두께 연마하는 단계와, 고선택성 슬러리를 사용하여 상기 라이너 질화막이 노출되도록 상기 소자 분리용 산화막을 연마하는 단계와, M_xP_yO_z를 함유하는 고선택성 슬러리를 사용하여 상기 패드 질화막이 노출되도록 상기 라이너 질화막을 연마하는 단계 및 상기 패드 질화막을 제거하는 단계(단, M은 금속, 수소 또는 NH₄ ⁺, x는 0 내지 3, y는 1 내지 3 및 z는 2 내지 5의 정수)를 포함한다.

Description

반도체 소자의 소자 분리막 제조 방법{METHOD FOR MANUFACTURING DEVICE ISOLATION FILM OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자 분리막 제조 방법에 관한 것으로, 특히 인산 계열의 화합물을 포함하는 고선택성 슬러리를 이용하여 질화막을 연마함으로써, 모트(moat)의 발생을 방지하고 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들이다.

도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다.

도 1b를 참조하면, 패드 질화막(30), 패드 산화막(20) 및 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다.

도 1c를 참조하면, 트렌치 식각 공정에서 발생한 트렌치 표면의 손상을 보상하기 위해 트렌치(40)의 표면에 산화막(50)을 형성한 후 트렌치(40)를 포함하는 전체 표면 상부에 라이너 질화막(60)을 형성한다.

도 1d를 참조하면, 전체 표면 상부에 트렌치(40)를 매립하는 소자 분리용 산화막(70)을 형성한다.

도 1e 및 도 1f를 참조하면, 소자 분리용 산화막(70)을 연마하여 라이너 질화막(60)을 노출시키고 라이너 질화막(60) 및 패드 질화막(30)을 제거하여 소자 분리막(80)을 형성한다.

상술한 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법은 라이너 질화막 및 패드 질화막 제거 공정과 후속 세정 공정으로 인하여 도 1f의 a와 같이 모트가 생성되어 모트 내에 레지듀가 발생하고 소자 특성이 열화된다는 문제점이 있다.

상기 문제점을 해결하기 위하여, 인산 계열의 화합물을 포함하는 고선택성 슬러리를 이용하여 질화막을 연마함으로써, 모트의 발생을 방지하고 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 그 목적으로 한다.

본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함하는 전체 표면 상부에 라이너 질화막을 형성하는 단계와, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계와, 저선택성 슬러리를 사용하여 상기 소자 분리용 산화막을 일정 두께 연마하는 단계와, 고선택성 슬러리를 사용하여 상기 라이너 질화막이 노출되도록 상기 소자 분리용 산화막을 연마하는 단계와, M_xP_yO_z를 함유하는 고선택성 슬러리를 사용하여 상기 패드 질화막이 노출되도록 상기 라이너 질화막을 연마하는 단계 및 상기 패드 질화막을 제거하는 단계(단, M은 금속, 수소 또는 NH₄ ⁺, x는 0 내지 3, y는 1 내지 3 및 z는 2 내지 5의 정수)를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다. 패드 산화막(110)은 습식 또는 건식 산화법을 이용하여 10 내지 200Å의 두께로 형성하는 것이 바람직하다.

도 2b를 참조하면, 패드 질화막(120), 패드 산화막(110) 및 반도체 기판(100)을 식각하여 트렌치(130)를 형성한다. 트렌치(130)의 깊이는 1500 내지 3000Å인 것이 바람직하다.

도 2c를 참조하면, 트렌치 식각 공정에서 발생한 트렌치 표면의 손상을 보상하기 위해 트렌치(130)의 표면에 산화막(140)을 형성한다. 산화막(140)의 두께는 50 내지 200Å인 것이 바람직하며, 산화막(140)을 형성하는 공정은 생략할 수도 있다. 다음에는, 리프레시 특성을 향상시키기 위하여 트렌치(130)를 포함하는 전체 표면 상부에 라이너 질화막(150)을 형성한다. 라이너 질화막(150)은 SiH₂Cl₂ 및 NH ₃를 소스로 하여 LPCVD 공정으로 형성하거나, SiH₄ 및 NH₃를 소스로 하여 PECVD 공정으로 형성하는 것이 바람직하다. 또한, 라이너 질화막(150)과 후속 공정에서 향성되는 소자 분리용 산화막의 스트레스를 감소시키기 위하여 라이너 질화막(150) 상부에 라이너 산화막(미도시)을 추가로 형성하고 열처리 공정을 수행할 수도 있다. 상기 라이너 산화막은 습식 또는 건식 산화 방법을 이용하여 10 내지 200Å의 두께로 형성하는 것이 바람직하다.

도 2d를 참조하면, 전체 표면 상부에 트렌치(130)를 매립하는 소자 분리용 산화막(160)을 형성한다. 소자 분리용 산화막(160)은 두께가 3000 내지 10000Å인 HDP(High Density Plasma) 산화막으로 형성하거나, SiH4 및 H2O2를 소스로 하여 APL(Advanced Planarization Layer)을 LPCVD 방법으로 형성하는 것이 바람직하다. 또한, SiH4 및 H2O2를 소스로 하여 APL을 100 내지 1000Å의 두께로 증착하고 그 상부에 HDP 산화막을 2000 내지 9000Å의 두께로 증착하여 형성할 수도 있다.

도 2e를 참조하면, 저선택성 슬러리를 사용하여 소자 분리용 산화막(160)을 일정 두께 연마한다.

도 2f를 참조하면, 고선택성 슬러리를 사용하여 라이너 질화막(150)이 노출될 때까지 남아있는 소자 분리용 산화막(160)을 연마한다.

도 2g를 참조하면, M_xP_yO_z를 함유하는 고선택성 슬러리를 사용하여 패드 질화막(120)이 노출되도록 라이너 질화막(150)을 연마한다. 여기서, M은 알칼리 금속, 알칼리 토금속, 하이드로 알칼리 금속, 하이드로 알칼리 토금속, 수소 또는 NH₄ ⁺이며, x는 0 내지 3, y는 1 내지 3 및 z는 2 내지 5의 정수이다. 구체적으로는, M_xP_yO_z는 H₃PO₄와 그의 염으로 이뤄진 화합물인 (NH₄)₃PO₄, Na₃PO₄, Na(H₂)PO₄ 뿐만이 아니라, HPO₃, H₃PO₂, H₃PO₃등의 화합물도 포함한다.

상기 M_xP_yO_z를 함유하는 고선택성 슬러리는 고선택성 슬러리를 공급하는 라인과 M_xP_yO_z를 공급하는 라인을 통하여 각각 공급되는 고선택성 슬러리 및 M_xP_yO_z를 혼합하여 형성할 수 있다. 여기서, 상기 M_xP_yO_z를 함유하는 고선택성 슬러리의 M_xP_yO_z의 비율은 0.1 wt% 내지 30 wt%인 것이 바람직하다. 또한, 상기 M_xP_yO_z를 함유하는 고선택성 슬러리는 크기가 50 내지 300㎚인 실리카, 세리아, 지르코니아, 알루미나 및 이들의 조합 중 선택된 하나를 포함하는 것이 바람직하며, pH 8 이하의 중성 또는 산성인 것이 바람직하다.

도 2h를 참조하면, 노출된 패드 질화막(120)을 바람직하게는 인산 용액을 사용하여 제거한다. 여기서, 라이너 질화막(150)을 연마하는 공정과 패드 질화막(120)을 제거하는 단계는 각각 별개의 플래튼(platen)에서 진행될 수 있다.

본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은 인산 계열의 화합물을 포함하는 고선택성 슬러리를 이용하여 질화막을 연마함으로써, 모트의 발생을 방지하고 소자의 특성을 향상시키는 효과가 있다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들.

도 2a 내지 도 2는 본 발명에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들.

Claims (15)

1. 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;

   상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;

   트렌치를 포함하는 전체 표면 상부에 라이너 질화막을 형성하는 단계;

   전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계;

   저선택성 슬러리를 사용하여 상기 소자 분리용 산화막을 일정 두께 연마하는 단계;

   고선택성 슬러리를 사용하여 상기 라이너 질화막이 노출되도록 상기 소자 분리용 산화막을 연마하는 단계;

   M_xP_yO_z를 함유하는 고선택성 슬러리를 사용하여 상기 패드 질화막이 노출되도록 상기 라이너 질화막을 연마하는 단계; 및

   상기 패드 질화막을 제거하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법(단, M은 금속, 수소 또는 이들의 조합 또는 NH₄ ⁺, x는 0 내지 3, y는 1 내지 3 및 z는 2 내지 5의 정수).
2. 제1항에 있어서,

   상기 트렌치를 형성하는 단계는 상기 트렌치의 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
3. 제1항에 있어서,

   상기 라이너 질화막을 형성하는 단계는 DCS 및 NH3를 소스로 하는 LPCVD 공정 또는 SiH₄ 및 NH₃를 소스로 하는 PECVD 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
4. 제1항에 있어서,

   상기 라이너 질화막을 형성하는 단계는 상기 라이너 질화막 상부에 라이너 산화막을 형성하는 단계 및 상기 구조물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
5. 제1항에 있어서,

   상기 소자 분리용 산화막은 HDP 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
6. 제1항에 있어서,

   상기 라이너 질화막을 연마하는 단계는 상기 노출된 패드 질화막을 인산 용액을 사용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
7. 제1항에 있어서,

   상기 M_xP_yO_z는 H₃PO₄ 또는 NaH₂PO₂ 인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
8. 제1항에 있어서,

   상기 M은 알칼리 금속 및 알칼리 토금속 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
9. 제8항에 있어서,

   상기 알칼리 금속은 Na⁺ 및 K⁺ 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
10. 제8항에 있어서,

    상기 알칼리 토금속은 Mg²⁺ 및 Ca²⁺ 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
11. 제1항에 있어서,

    상기 M_xP_yO_z를 함유하는 고선택성 슬러리는 고선택성 슬러리를 공급하는 라인과 M_xP_yO_z를 공급하는 라인을 통하여 각각 공급되는 고선택성 슬러리 및 M_xP_yO_z를 혼합하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
12. 제1항에 있어서,

    상기 라이너 질화막을 연마하는 단계와 상기 패드 질화막을 제거하는 단계는 각각 별개의 플래튼에서 진행되는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
13. 제1항에 있어서,

    상기 M_xP_yO_z를 함유하는 고선택성 슬러리의 M_xP_yO _z의 비율은 0.1 wt% 내지 30 wt%인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
14. 제1항에 있어서,

    상기 M_xP_yO_z를 함유하는 고선택성 슬러리는 크기가 50 내지 300㎚인 실리카, 세리아, 지르코니아, 알루미나 및 이들의 조합 중 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
15. 제1항에 있어서,

    상기 M_xP_yO_z를 함유하는 고선택성 슬러리는 pH 8 이하의 중성 또는 산성인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.