KR100195243B1 - 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 - Google Patents

얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 Download PDF

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Abstract

얕은 트렌치 분리를 이용한 반도체 장치의 제조방법을 개시한다. 본 발명은 제1 반도체 기판의 제1 면 상에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 상기 제1 반도체 기판의 제1 면을 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 하여 상기 노출된 제1 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽 및 하면에 질화막을 형성하는 단계와, 상기 트렌치를 소자분리막으로 매립하여 비활성영역을 형성하는 단계와, 상기 제1 반도체 기판을 뒤집어 상기 제1 반도체 기판의 제2 면과 제2 반도체 기판을 본딩하는 단계와, 상기 질화막을 식각저지막으로 하여 상기 제1 반도체 기판의 제2 면을 식각하여 활성영역을 형성하는 단계와, 상기 활성영역에 제2 도전형의 불순물을 이온주입하는 단계와, 상기 질화막이 형성된 상기 제1 반도체 기판의 제2 면 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 도전막을 형성하는 단계와, 상기 질화막을 식각저지막으로 이용한 사진식각공정으로 상기 도전막을 패터닝함으로써 상기 소자분리막의 손상없이 게이트 전극을 형성하는 단계를 포함한다. 본 발명은 활성영역에 인접한 소자분리막의 손상을 방지함으로써 소자들 간의 절연을 신뢰도 높게 달성할 수 있고, 트랜지스터의 접합 누설 전류의 발생을 방지할 수 있다.

Description

얕은 트렌치 분리를 이용한 반도체 장치의 제조방법
본 발명의 반도체 장치의 제조방법에 관한 것으로, 특히 얕은 트렌치 분리(shallow trench isolation: 이하, STI라 함)법을 이용한 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 고집적화 추세에 따라, 반도체 장치의 소자분리방법은 부분산화법(LOCal Oxidation of Silicon; 이하, LOCOS라 함)에서 STI법으로 대체되고 있다. 상기 STI법은 반도체 기판의 비활성영역에 형성한 트렌치에 산화물을 매몰(filling)하는 단계와, 상기 산화물을 화학물리적식각(Chemical-Mechanical Polishing; 이하 CMP라 함)법으로 평탄화하는 단계를 포함한다.
도 1 내지 도 5는 STI법을 이용한 종래의 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1에서, 반도체 기판(10) 상에 패드 산화막(12), 질화막(14) 및 제1 산화막(16)을 차례대로 적층한 후 패터닝하여 비활성영역의 반도체 기판(10)을 노출시키는 마스크 패턴(17)을 형성한다. 이어서, 상기 마스크 패턴(17)을 마스크로한 이방성식각으로 노출된 반도체 기판(10)을 식각함으로써 트렌치(18)를 형성한다.
도 2도에서, 상기한 트렌치(18)의 내벽에 내벽산화막(20)을 형성하고, 산화물로 상기 트렌치(18)를 완전히 채운 후 CMP 공정을 진행함으로써 그 표면이 평탄화된 소자분리막(22)을 형성한다. 이때, 상기 제1 산화막(16)은 제거된다.
도 3에서, 상기 질화막(14) 및 패드 산화막(12)을 제거하고, 희생산화막(24)을 활성영역의 반도체 기판(10) 표면에 형성한 후, 이후의 공정에 의해 형성될 트랜지스터의 문턱전압을 조절하기 위해 불순물 이온(26)을 주입한다.
도 4에서, 상기 희생산화막(24)을 제거하고, 활성영역의 반도체 기판(10) 표면에 게이트 산화막(28)을 형성한다. 상기 희생산화막(24)을 형성하고 제거하는 공정시, 소자분리막(22)에 대한 상기 희생산화막(24)의 식각선택비가 높지 않기 때문에 소자분리막(22)의 가장자리에 500Å 정도의 폭과 깊이를 갖는 홈(도 4의 A)이 형성되는 경우가 생긴다. 이러한 홈은, 게이트 전극 형성을 위한 식각 공정시, 이 부분에 증착된 게이트 전극 형성물질이 제거되지 않고 남아 스트링거(stringer)를 형성하게 된다. 결과적으로, 게이트 전극이 서로 접속하는 게이트 브릿지 현상이 발생하는 문제점을 유발한다.
도 5에서, 소자분리막(22)이 형성되어 있는 반도체 기판(10) 상에 게이트 전극(30)을 형성한 후, 층간절연막(32)를 형성하면, 상기한 게이트 전극(30)은, 예컨대 DRAM의 경우 비트라인 또는 스토리지 전극 등과 같은 다른 도전층들로부터 절연된다. 이 후, 트랜지스터의 확산층(도시 안됨), 예컨대, 소오스 등을 다른 도전층, 예컨대, 스토리지 전극과 접속시키기 위하여 트랜지스터의 상기한 확산층 상에 형성되어 있는 층간절연막(32)을 부분적으로 식각함으로써 접촉창(34)을 형성한다. 계속하여, 후속공정을 진행하여 반도체 장치를 완성한다.
그런데, 상기 접촉창 형성을 하기 위한 사진식각 공정 시, 접촉창 형성을 위한 마스크의 미스 얼라인(mis-align)에 의해 노출되어서는 안될 소자분리막의 표면이 노출되는 경우가 생긴다. 이에 의해, 층간절연막을 식각하는 공정 시, 활성영역 주변의 소자분리막도 일부 식각(도 5의 B 부분)되어 트랜지스터의 확산층을 노출시키게 됨으로써 접합 누설(junction leakage) 전류를 발생시킨다.
상술한 바와 같이 종래의 STI법을 이용한 반도체 장치의 제조방법은 게이트 전극 형성을 위한 식각 공정시 스트링거(stringer)를 형성하여 브릿지 현상이 나타나거나 층간절연막을 식각하는 공정시 활성영역 주변의 소자분리막도 일부 식각되어 접합 누설(junction leakage) 전류가 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 게이트 브릿지와 접합 누설전류의 발생을 방지할 수 있는 반도체 장치의 소자분리방법을 제공하는 데 있다.
도 1 내지 도 5는 얕은 트렌치 분리(STI)법을 이용한 종래의 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 6 내지 도 9는 얕은 트렌치 분리법을 채용한 본 발명에 의한 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위하여, 본 발명은 제1 도전형의 제1 반도체 기판의 제1 면 상에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 상기 제1 반도체 기판의 제1 면을 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 하여 상기 노출된 제1 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽 및 하면에 질화막을 형성하는 단계와, 상기 트렌치를 소자분리막으로 매립하여 비활성영역을 형성하는 단계와, 상기 제1 반도체 기판을 뒤집어 상기 제1 반도체 기판의 제2 면과 제2 반도체 기판을 본딩하는 단계와, 상기 질화막을 식각저지막으로 하여 상기 제1 반도체 기판의 제2 면을 식각하여 상기 소자분리막 및 질화막에 의하여 한정되는 활성영역을 형성하는 단계와, 상기 활성영역에 제2 도전형의 불순물을 이온주입하는 단계와, 상기 질화막이 형성된 상기 제1 반도체 기판의 제2 면 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 도전막을 형성하는 단계와, 상기 질화막을 식각저지막으로 이용한 사진식각공정으로 상기 도전막을 패터닝함으로써 상기 소자분리막의 손상없이 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 마스크층은 패드 산화막, 질화막 및 산화막으로 형성할 수 있으며, 상기 트렌치의 측벽에 형성된 질화막의 하부에 측벽 산화막을 더 형성할 수 있다.
또한, 상기 활성영역에 제2 도전형의 불순물을 주입하는 단계는 상기 식각된 제1 반도체 기판의 제2 면 상에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 제1 반도체 기판의 전면에 제2 도전형의 불순물을 이온주입하는 단계와, 상기 제2 산화막을 제거하는 단계로 구성된다.
그리고, 상기 제1 반도체 기판의 제2 면의 식각은 화학기계적 식각방법을 이용하여 수행하며, 상기 트렌치는 2000∼20,000Å의 깊이로 형성한다.
또한, 본 발명은 제1 도전형의 제1 반도체 기판의 제1 면 상에 패드 산화막, 제1 질화막 및 제1 산화막을 순차적으로 형성하는 단계와, 상기 제1 산화막, 제1 질화막, 패드 산화막을 패터닝하여 상기 제1 반도체 기판의 표면을 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 하여 상기 노출된 제1 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막의 상면 및 트렌치의 바닥에 제2 질화막을 형성하는 단계와, 상기 트렌치를 분리 산화막을 매립하여 비활성영역을 형성하는 단계와, 상기 제1 반도체 기판을 뒤집어 제2 반도체 기판과 본딩하는 단계와, 상기 제2 질화막을 식각정지막으로 하여 상기 뒤집어진 제1 반도체 기판의 제2 면을 식각하여 상기 분리산화막 및 질화막에 의하여 한정되는 활성영역을 형성하는 단계와, 상기 식각된 제1 반도체 기판의 제2 면에 제2 산화막을 형성하는 단계와, 상기 활성영역에 제2 도전형의 불순물을 이온주입하는 단계와, 상기 제2 산화막을 제거하는 단계와, 상기 제2 질화막이 형성된 제1 반도체 기판의 제2 면 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 도전막을 형성하는 단계와, 상기 질화막을 식각정지막으로 이용한 사진식각공정으로 상기 도전막을 식각함으로써 상기 분리산화막의 손상없이 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 트렌치는 2000∼20,000Å의 깊이로 형성할 수 있다.
본 발명에 의하면, 활성영역에 인접한 소자분리막의 손상을 방지함으로써 소자들 간의 절연을 신뢰도 높게 달성할 수 있고 트랜지스터의 접합 누설 전류의 발생을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 6 내지 도 9는 얕은 트렌치 분리법을 채용한 본 발명에 의한 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 6은 반도체 기판에 트렌치를 형성하는 단계를 나타낸다.
구체적으로, 제1 반도체 기판(40)의 제1 면 상에 패드 산화막(42), 제1 질화막(44) 및 제1 산화막(46)으로 구성된 마스크층을 차례대로 적층한 후 패터닝하여 비활성영역의 반도체 기판(40)을 노출하는 마스크 패턴(47)을 형성한다. 이어서, 상기 마스크 패턴(47)을 마스크로 노출된 제1 반도체 기판(40)을 이방성식각함으로써 트렌치(48)를 형성한다.
도7 은 소자분리막을 형성하는 단계를 나타낸다.
구체적으로, 상기 트렌치(48)의 측벽에 측벽산화막(50)을 100200Å의 두께로 형성한다. 이어서, 상기 측벽산화막(50)이 형성된 제1 반도체 기판(40)의 제1 면에 제2 질화막을 5005000Å의 두께로 형성한 후 등방성 또는 이방성 식각하여 상기 트렌치의 측벽 및 하면에 제2 질화막 패턴(52)을 형성한다. 계속하여, 상기 제2 질화막 패턴(52)이 내면에 형성된 트렌치(48)를 산화물로 완전히 채운 후 CMP 공정을 진행함으로써 그 표면이 평탄화된 소자분리막(54)을 형성한다. 이때, 제1 산화막(46)은 제거된다.
도 8은 상기 제1 반도체 기판(40)을 뒤집은 후 상기 제1 반도체 기판(40)의 제2 면을 식각하는 단계를 나타낸다.
구체적으로, 상기 제1 반도체 기판(40)을 뒤집은 후 상기 제1 반도체 기판(40)의 제1 면에 형성된 제2 질화막 패턴 및 소자분리막(54) 상에 제2 반도체 기판(56)을 본딩시킨다. 이어서, 상기 제1 반도체 기판(40)의 제2 면을 상기 제2 질화막 패턴(52)을 식각저지막으로하여 화학기계적 식각함으로써 상기 제2 질화막 패턴(52) 및 소자분리막(54)에 의하여 한정되는 활성영역이 형성된다. 이어서, 활성영역이 한정된 제1 반도체 기판(40)의 표면에 희생산화막(58)형성한 후, 이후의 공정에 의해 형성될 트랜지스터의 문턱전압을 조절하기 위해 불순물 이온을 주입한다. 계속하여, 상기 희생산화막을 습식식각하여 제거한다.
그런데, 본 발명은 상기 희생산화막을 형성하고 제거하는 공정시, 소자분리막(54)이 제2 질화막 패턴(52)으로 둘러싸여 있기 때문에 참조부호 C 부분에 종래의 도4에 도시한 바와 같은 홈이 형성되지 않는다. 설사 형성되더라도 그 폭은 측벽산화막의 두께인 100200Å으로 제한된다. 결과적으로, 후의 게이트 전극 형성을 위한 식각 공정시 스트링거(stringer)가 형성되지 않아 게이트 전극이 서로 접속하는 게이트 브릿지 현상이 발생하지 않는다.
도 9는 게이트 전극 및 층간절연막을 형성하는 단계를 나타낸다.
구체적으로, 소자분리막(54)이 형성되어 있는 제1 반도체 기판(40) 상에 게이트 산화막(60) 및 게이트 전극(62)을 형성한다. 이어서, 상기 게이트 전극의 형성된 제1 반도체 기판(40)의 전면에 절연막을 형성한다. 이후, 트랜지스터의 확산층(도시 안됨), 예컨대, 소오스 등을 다른 도전층, 예컨대, 스토리지 전극과 접속시키기 위하여 트랜지스터의 상기한 확산층 상에 형성되어 있는 절연막을 부분적으로 식각함으로써 접촉창을 갖는 층간절연막(64)이 형성된다. 계속하여, 후속공정을 진행하여 반도체 장치를 완성한다.
그런데, 상기 접촉창 형성을 하기 위한 사진식각 공정시, 마스크의 미스 얼라인(mis-align)에 의해 노출되어서는 안될 소자분리막의 상부가 노출되더라도 상기 제2 질화막 패턴에 의하여 식각공정시 상기 소자분리막이 식각되지 않는다. 결과적으로, 본 발명은 종래의 도 5에 도시한 바와 같은 소자분리막의 손상을 막아 접합 누설junction leakage) 전류의 발생을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명은 소자분리막을 질화막으로 덮어서 희생산화막을 형성하고 제거하는 공정시 활성영역에 인접한 소자분리막의 손상을 방지함으로써 게이트 전극 형성을 위한 식각 공정시 스트링거(stringer)가 형성되지 않아 게이트 전극이 서로 접속하는 게이트 브릿지 현상을 방지할 수 있다.
또한, 상기 활성영역에 도전층을 접속하기 위한 접촉창 형성을 하기 위한 사진식각 공정시, 마스크의 미스 얼라인(mis-align)에 의해 노출되어서는 안될 소자분리막의 상부가 노출되더라도 상기 제2 질화막 패턴에 의하여 식각공정시 상기 소자분리막이 식각되지 않아 접합 누설(junction leakage) 전류의 발생을 억제할 수 있다.

Claims (8)

  1. 제1 도전형의 제1 반도체 기판의 제1 면 상에 마스크층을 형성하는 단계;
    상기 마스크층을 패터닝하여 상기 제1 반도체 기판의 제1 면을 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 하여 상기 노출된 제1 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 및 하면에 질화막을 형성하는 단계;
    상기 트렌치를 소자분리막으로 매립하여 비활성영역을 형성하는 단계;
    상기 제1 반도체 기판을 뒤집어 상기 제1 반도체 기판의 제2 면과 제2 반도체 기판을 본딩하는 단계;
    상기 질화막을 식각저지막으로 하여 상기 제1 반도체 기판의 제2 면을 식각하여 상기 소자분리막 및 질화막에 의하여 한정되는 활성영역을 형성하는 단계;
    상기 활성영역에 제2 도전형의 불순물을 이온주입하는 단계;
    상기 질화막이 형성된 상기 제1 반도체 기판의 제2 면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극용 도전막을 형성하는 단계; 및
    상기 질화막을 식각저지막으로 이용한 사진식각공정으로 상기 도전막을 패터닝함으로써 상기 소자분리막의 손상없이 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 마스크층은 패드 산화막, 질화막 및 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 트렌치의 측벽에 형성된 질화막의 하부에 측벽 산화막이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 활성영역에 제2 도전형의 불순물을 주입하는 단계는 상기 식각된 제1 반도체 기판의 제2 면 상에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 제1 반도체 기판의 전면에 제2 도전형의 불순물을 이온주입하는 단계와, 상기 제2 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 제1 반도체 기판의 제2 면의 식각은 화학기계적 식각방법을 이용하여 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 트렌치는 2000∼20,000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1 도전형의 제1 반도체 기판의 제1 면 상에 패드 산화막, 제1 질화막 및 제1 산화막을 순차적으로 형성하는 단계;
    상기 제1 산화막, 제1 질화막, 패드 산화막을 패터닝하여 상기 제1 반도체 기판의 표면을 노출하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 하여 상기 노출된 제1 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막의 상면 및 트렌치의 바닥에 제2 질화막을 형성하는 단계;
    상기 트렌치를 분리 산화막을 매립하여 비활성영역을 형성하는 단계;
    상기 제1 반도체 기판을 뒤집어 제2 반도체 기판과 본딩하는 단계;
    상기 제2 질화막을 식각정지막으로 하여 상기 뒤집어진 제1 반도체 기판의 제2 면을 식각하여 상기 분리산화막에 의하여 한정되는 활성영역을 형성하는 단계;
    상기 식각된 제1 반도체 기판의 제2 면에 제2 산화막을 형성하는 단계;
    상기 활성영역에 제2 도전형의 불순물을 이온주입하는 단계;
    상기 제2 산화막을 제거하는 단계;
    상기 제2 질화막이 형성된 제1 반도체 기판의 제2 면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극용 도전막을 형성하는 단계; 및
    상기 질화막을 식각정지막으로 이용한 사진식각공정으로 상기 도전막을 식각함으로써 상기 분리산화막의 손상없이 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기 트렌치는 2000∼20,000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019960038456A 1996-09-05 1996-09-05 얕은 트랜치 분리를 이용한 반도체 장치의 제조방법 KR100195243B1 (ko)

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