JPH0254558A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0254558A JPH0254558A JP20552788A JP20552788A JPH0254558A JP H0254558 A JPH0254558 A JP H0254558A JP 20552788 A JP20552788 A JP 20552788A JP 20552788 A JP20552788 A JP 20552788A JP H0254558 A JPH0254558 A JP H0254558A
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 230000003647 oxidation Effects 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に素子分離の
形成方法に関する。
形成方法に関する。
従来、半導体装置を微細化し、信頼性を高めるために、
半導体基板表面に溝を形成し絶縁物で埋め込む、第３図
のような、いわゆる溝掘り分離法が検討されている。こ
れらの技術として、例えば、特開昭６１−６１４３３、
特開昭６１−１６８２４１、特開昭６１−２５６６４９
のような素子分離法が検討されている。
半導体基板表面に溝を形成し絶縁物で埋め込む、第３図
のような、いわゆる溝掘り分離法が検討されている。こ
れらの技術として、例えば、特開昭６１−６１４３３、
特開昭６１−１６８２４１、特開昭６１−２５６６４９
のような素子分離法が検討されている。
しかし、上述した従来の技術では、以下に述べるような
課題を有している。
課題を有している。
半導体装置において、ゲート酸化膜の形成は膜厚の制御
と不純物除去のため、素子分離形成の後素子館域にあら
かじめ形成されている酸化膜を除去してから、行なわれ
ている。
と不純物除去のため、素子分離形成の後素子館域にあら
かじめ形成されている酸化膜を除去してから、行なわれ
ている。
ところが、従来の技術では、このあらかじめ形成されて
いる酸化膜の除去の際に、半導体基板と窒化膜にはさま
れる酸化膜も同時に除去されるため、素子分離領域と素
子領域の間にスリット状に段差が生じ、ゲートの形成の
際に、ゲート間のショートが生じるといった、課題があ
った。
いる酸化膜の除去の際に、半導体基板と窒化膜にはさま
れる酸化膜も同時に除去されるため、素子分離領域と素
子領域の間にスリット状に段差が生じ、ゲートの形成の
際に、ゲート間のショートが生じるといった、課題があ
った。
本発明は上述のような課題を解決するもので、その目的
とするところは、基板上にスリット状の段差などを発生
させずに、ゲートの形成の際に、ゲート間のショートが
生じるといった課題を解決するもので、微細化を実現す
る技術を提供する事にある。
とするところは、基板上にスリット状の段差などを発生
させずに、ゲートの形成の際に、ゲート間のショートが
生じるといった課題を解決するもので、微細化を実現す
る技術を提供する事にある。
本発明の半導体装置の製造方法は、
（１）ａ）半導体基板上の素子分離領域に、溝を形成す
る工程と、 ｂ）該溝が形成された前記半導体基板表面に酸化膜、第
一の多結晶シリコン膜、耐酸化膜、第二の多結晶シリコ
ン膜を順次形成する工程と、Ｃ）前記第二の多結晶シリ
コン膜を、前記溝内部に残すように、素子領域の前記耐
酸化膜表面が露出するまでエツチング除去する工程と、
ｄ）素子分１１１［ｎＲ域に残された、第二の多結晶シ
リコン膜を、酸化する工程と、 ｅ）素子領域上に露出された耐酸化膜と、多結晶シリコ
ン膜と、シリコン酸化膜を順次エツチング除去する工程
と、 ｆ）素子領域上に露出された半導体基板と、第一の多結
晶シリコン露出部分を酸化する工程とを具備する事を特
徴とする。
る工程と、 ｂ）該溝が形成された前記半導体基板表面に酸化膜、第
一の多結晶シリコン膜、耐酸化膜、第二の多結晶シリコ
ン膜を順次形成する工程と、Ｃ）前記第二の多結晶シリ
コン膜を、前記溝内部に残すように、素子領域の前記耐
酸化膜表面が露出するまでエツチング除去する工程と、
ｄ）素子分１１１［ｎＲ域に残された、第二の多結晶シ
リコン膜を、酸化する工程と、 ｅ）素子領域上に露出された耐酸化膜と、多結晶シリコ
ン膜と、シリコン酸化膜を順次エツチング除去する工程
と、 ｆ）素子領域上に露出された半導体基板と、第一の多結
晶シリコン露出部分を酸化する工程とを具備する事を特
徴とする。
（２）ａ）半導体基板上の素子分離領域に、溝を形成す
る工程と、 ｂ）該溝が形成された前記半導体基板表面に酸化膜、第
一の多結晶シリコン膜、耐酸化膜、第二のシリコン酸化
膜を順次形成する工程と、Ｃ）前記第二のシリコン酸化
膜を、前記溝内部に残すように、素子領域の前記耐酸化
膜表面が露出するまでエツチング除去する工程と、ｄ）
素子領域上に露出された耐酸化膜と、多結晶シリコン膜
と、シリコン酸化膜を順次エツチング除去する工程と、 ｅ）素子領域上に露出された半導体基板と、第一の多結
晶シリコン露出部分を酸化する工程とを具備する事を特
徴とする。
る工程と、 ｂ）該溝が形成された前記半導体基板表面に酸化膜、第
一の多結晶シリコン膜、耐酸化膜、第二のシリコン酸化
膜を順次形成する工程と、Ｃ）前記第二のシリコン酸化
膜を、前記溝内部に残すように、素子領域の前記耐酸化
膜表面が露出するまでエツチング除去する工程と、ｄ）
素子領域上に露出された耐酸化膜と、多結晶シリコン膜
と、シリコン酸化膜を順次エツチング除去する工程と、 ｅ）素子領域上に露出された半導体基板と、第一の多結
晶シリコン露出部分を酸化する工程とを具備する事を特
徴とする。
（３）前記耐酸化膜がシリコンナイトライドもしくはシ
リコンオキシナイトライドであることを特徴とする。
リコンオキシナイトライドであることを特徴とする。
ゲート酸化膜の形成の際の酸化膜の除去によってできる
素子分離領域と素子領域の間のスリット状の段差を、ゲ
ート酸化膜の形成の際に多結晶シリコンを同時に酸化す
ることによって、多結晶シリコンが元の膜厚の約２倍の
体積になるため、埋めることができる。
素子分離領域と素子領域の間のスリット状の段差を、ゲ
ート酸化膜の形成の際に多結晶シリコンを同時に酸化す
ることによって、多結晶シリコンが元の膜厚の約２倍の
体積になるため、埋めることができる。
以下、本発明について実施例に基づき詳細に説明する。
第１図は本発明の第一の実施例をしめず要部の工程断面
図である。
図である。
第２図は本発明の第二の実施例をしめず要部の工程断面
図である。
図である。
ここでは、素子分離形成に必要な工程について説明する
。従って、例えばＭＯＳ ＬＳＩを実現するためには
、以下に必要な工程を付加する必要がある。
。従って、例えばＭＯＳ ＬＳＩを実現するためには
、以下に必要な工程を付加する必要がある。
まず第一の実施例として、第１図（ａ）に示すように、
例えばシリコン基板１にフォトレジストアをマスクにＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）により例えば０．８μｍの溝を形成する。また、シリ
コン基板のエツチングのマスクには、フォトレジストの
他に酸化膜を用いてもかまわない。
例えばシリコン基板１にフォトレジストアをマスクにＲ
Ｉ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）により例えば０．８μｍの溝を形成する。また、シリ
コン基板のエツチングのマスクには、フォトレジストの
他に酸化膜を用いてもかまわない。
つぎに、第１図（ｂ）に示すように、前記溝の形成され
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
１０００ に形成し、ついでＣＶＤにより、第二の多結
晶シリコン膜５を例えば３５００ 形成する。
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
１０００ に形成し、ついでＣＶＤにより、第二の多結
晶シリコン膜５を例えば３５００ 形成する。
つぎに、第１図（Ｃ）に示すように、溝内部にのみ多結
晶シリコンを残すために、フォトレジスト８をマスクと
して、プラズマエツチングによってその他の部分の多結
晶シリコンをエツチング除去する。この際のパターンは
溝形成の際に用いたパターンの反転である。
晶シリコンを残すために、フォトレジスト８をマスクと
して、プラズマエツチングによってその他の部分の多結
晶シリコンをエツチング除去する。この際のパターンは
溝形成の際に用いたパターンの反転である。
つぎに、第１図（ｄ）に示すように、溝内部にのみ残っ
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜１０に変える。
た多結晶シリコンを例えば１０００℃Ｗｅｔ雰囲気にて
熱酸化し、熱酸化膜１０に変える。
つぎに１．第１図（ｅ）に示すように、表面に露出した
シリコンナイトライド膜６および、第一の多結晶シリコ
ン膜４を例えば、ＳＦ６を反応ガスとしてプラズマエツ
チングにより除去する。
シリコンナイトライド膜６および、第一の多結晶シリコ
ン膜４を例えば、ＳＦ６を反応ガスとしてプラズマエツ
チングにより除去する。
つぎに、第１図（ｆ）に示すように、表面に露出したシ
リコン酸化膜２を例えばフッ酸水溶液で除去したのち、
例えば１０００℃酸化雰囲気中で例えば２００ のゲー
ト酸化膜９を形成する。この際第−の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、引き続きゲート形成以降の従来工程が続けられる。
リコン酸化膜２を例えばフッ酸水溶液で除去したのち、
例えば１０００℃酸化雰囲気中で例えば２００ のゲー
ト酸化膜９を形成する。この際第−の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、引き続きゲート形成以降の従来工程が続けられる。
つぎに第二の実施例として、第２図（ａ）に示すように
、例えばシリコン基板１にフォトレジストアをマスクに
ＲＩＥにより例えば０．８μｍの溝を形成する。また、
シリコン基板のエツチングのマスクには、フォトレジス
トの他に酸化膜を用いてもかまわない。
、例えばシリコン基板１にフォトレジストアをマスクに
ＲＩＥにより例えば０．８μｍの溝を形成する。また、
シリコン基板のエツチングのマスクには、フォトレジス
トの他に酸化膜を用いてもかまわない。
つぎに、第２図（ｂ）に示すように、前記溝の形成され
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
２００ 形成し、ついでＣＶＤにより、第２のシリコン
酸化膜３を例えば１００００ 形成する。
たシリコン基板表面に熱酸化によって、シリコン酸化膜
２を例えば２００ に形成し、ついでＣＶＤにより、第
一の多結晶シリコン膜４を例えば２００ に形成し、つ
いでＣＶＤにより、シリコンナイトライド膜６を例えば
２００ 形成し、ついでＣＶＤにより、第２のシリコン
酸化膜３を例えば１００００ 形成する。
つぎに、第２図（ｃ）に示すように、溝内部にのみシリ
コン酸化膜を残すために、例えばＲＩＥによってシリコ
ン酸化膜をエッチバックする。
コン酸化膜を残すために、例えばＲＩＥによってシリコ
ン酸化膜をエッチバックする。
つぎに、第２図（ｄ）に示すように、表面に露出したシ
リコンナイトライド膜６および、多結晶シリコン膜４を
舛えば、ＳＦ６を反応ガスとじてプラズマエツチングに
より除去する。
リコンナイトライド膜６および、多結晶シリコン膜４を
舛えば、ＳＦ６を反応ガスとじてプラズマエツチングに
より除去する。
次に第２図（ｅ）に示すように、表面に露出したシリコ
ン酸化膜２を例えばフッ酸水溶液で除去したのち、例え
ば１０００℃酸化雰囲気中で例えば２００ のゲート酸
化１１！９を形成する。この際第１の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、第一の実施例同様引き続きゲート酸化膜形成以降の従
来工程が続けられる。
ン酸化膜２を例えばフッ酸水溶液で除去したのち、例え
ば１０００℃酸化雰囲気中で例えば２００ のゲート酸
化１１！９を形成する。この際第１の多結晶シリコン４
の上部も同時に酸化され、スリット状段差がなくなって
いる。なお、この後ＭＯ３ＬＳＩを形成するのであれば
、第一の実施例同様引き続きゲート酸化膜形成以降の従
来工程が続けられる。
実施例で紹介した製造方法はもちろんこれに限定される
ものではなく、特に、溝の深さ、６膜の厚さは用いられ
るプロセスに最適化されるものである。
ものではなく、特に、溝の深さ、６膜の厚さは用いられ
るプロセスに最適化されるものである。
また、本実施例では耐酸化膜としてシリコンナイトライ
ドを用いているが、シリコンオキシナイトライドを用い
ることもできる。
ドを用いているが、シリコンオキシナイトライドを用い
ることもできる。
以上、基板表面にきわめて平坦な信頼性の高い素子及び
素子分離の特性を得ることができる。
素子分離の特性を得ることができる。
本発明の上記の構成によれば、基板表面のきわめて平坦
な素子分離を得ることができたため、ゲート間のリーク
を１００％回避することができた。
な素子分離を得ることができたため、ゲート間のリーク
を１００％回避することができた。
また、従来ゲート間のリークを回避するためにゲートの
エツチング時間をのばしていたため、ゲート酸化膜の耐
圧の劣化によって製品の信頼性を極端に落していたが、
本発明によりその必要もなくなり、信頼性の高い素子及
び素子分離の特性を得ることができる。
エツチング時間をのばしていたため、ゲート酸化膜の耐
圧の劣化によって製品の信頼性を極端に落していたが、
本発明によりその必要もなくなり、信頼性の高い素子及
び素子分離の特性を得ることができる。
さらに、本発明によれば素子分離領域と素子領域の間に
スリット状に発生した段差を是正でき、ゲートの形成の
際に、ゲート間にショートが生じるといった問題を解決
できる。
スリット状に発生した段差を是正でき、ゲートの形成の
際に、ゲート間にショートが生じるといった問題を解決
できる。
以上、信頼性の高い素子及び素子分離の特性を得ること
ができる。
ができる。
第１図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の第一の実施例を工程順に示す工程断面図。 第２図（ａ）〜（ｅ）は、本発明の半導体装置。 製造方法の第二の実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｆ）は、従来の半導体装置の製造方法
の一実施例を示す断面図。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ φ ８ ・ ９ ・ １０ ・ 半導体基板 シリコン酸化膜 ＣＶＤシリコン酸化膜 多結晶シリコン膜 多結晶シリコン膜 シリコンナイトライド膜 フォトレジスト フォトレジスト ゲート酸化膜 シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 １ 図 第２因 う 因
法の第一の実施例を工程順に示す工程断面図。 第２図（ａ）〜（ｅ）は、本発明の半導体装置。 製造方法の第二の実施例を工程順に示す工程断面図。 第３図（ａ）〜（ｆ）は、従来の半導体装置の製造方法
の一実施例を示す断面図。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ φ ８ ・ ９ ・ １０ ・ 半導体基板 シリコン酸化膜 ＣＶＤシリコン酸化膜 多結晶シリコン膜 多結晶シリコン膜 シリコンナイトライド膜 フォトレジスト フォトレジスト ゲート酸化膜 シリコン酸化膜 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 １ 図 第２因 う 因
Claims (3)
- （１）（ａ）半導体基板上の素子分離領域に、溝を形成
する工程と、 （ｂ）該溝が形成された前記半導体基板表面に酸化膜、
第一の多結晶シリコン膜、耐酸化膜、第二の多結晶シリ
コン膜を順次形成する工程と、（ｃ）前記第二の多結晶
シリコン膜を、前記溝内部に残すように、素子領域の前
記耐酸化膜表面が露出するまでエッチング除去する工程
と、（ｄ）素子分離領域に残された、第二の多結晶シリ
コン膜を、酸化する工程と、 （ｅ）素子領域上に露出された耐酸化膜と、多結晶シリ
コン膜と、シリコン酸化膜を順次エッチング除去する工
程と、 （ｆ）素子領域上に露出された半導体基板と、第一の多
結晶シリコン露出部分を酸化する工程とを具備する事を
特徴とする半導体装置の製造方法。 - （２）（ａ）半導体基板上の素子分離領域に、溝を形成
する工程と、 （ｂ）該溝が形成された前記半導体基板表面に酸化膜、
第一の多結晶シリコン膜、耐酸化膜、第二のシリコン酸
化膜を順次形成する工程と、（ｃ）前記第二のシリコン
酸化膜を、前記溝内部に残すように、素子領域の前記耐
酸化膜表面が露出するまでエッチング除去する工程と、 （ｄ）素子領域上に露出された耐酸化膜と、多結晶シリ
コン膜と、シリコン酸化膜を順次エッチング除去する工
程と、 （ｅ）素子領域上に露出された半導体基板と、第一の多
結晶シリコン露出部分を酸化する工程とを具備する事を
特徴とする半導体装置の製造方法。 - （３）前記耐酸化膜がシリコンナイトライドもしくはシ
リコンオキシナイトライドであることを特徴とする請求
項１又は請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20552788A JPH0254558A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20552788A JPH0254558A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254558A true JPH0254558A (ja) | 1990-02-23 |
Family
ID=16508363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20552788A Pending JPH0254558A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322531B1 (ko) * | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
-
1988
- 1988-08-18 JP JP20552788A patent/JPH0254558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322531B1 (ko) * | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
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