JP4002847B2 - 自動遅延調整機能付きレベル変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧の異なる２つの論理回路間に位置して、一方の論理回路の出力信号の電圧レベルを変換して他方の論理回路に出力するレベル変換回路に関する。
【０００２】
【従来の技術】
近年、電池によって電源を供給される携帯機器が多く普及し、電池の駆動時間を長くするために、それらの携帯機器に用いられるシステムの低消費電力化が強く要求されている。一方、これらの携帯機器のうち、特に携帯電話などでは、通常の通話機能の他に、電子メール、ウェブの閲覧、ゲームなど、多くの機能を備えることが要求されている。そのため、これらの携帯機器に搭載される半導体集積回路では、動作が要求される機能に応じて内部のブロック毎に電源電圧を変更し、高速動作が要求されないブロックでは、電源電圧を下げることにより、多機能化と低消費電力化とを同時に行う手法が取られている。その結果、システムの機能が異なる内部のブロック毎に電源電圧が異なる場合が生じ、これらの機能ブロック間で信号レベルを変換するレベル変換回路が必要となっている。
【０００３】
従来の一般的な信号レベル変換回路を図１５及び図１６を参照しながら、説明する。図１５はレベル変換回路の構成図、図１６はその入力波形と出力波形を示す図である。
【０００４】
図１５に示したレベル変換回路では、図１６に示したように、内部電圧レベルＶＤＤ１を持つ入力信号Ｖ（ｉｎ）が入力されると、出力端子（ｏｕｔ）から、外部電圧レベルＶＤＤ２にレベル変換された出力信号Ｖ（ｏｕｔ）を得るように動作する。尚、図１６において、ｔｐＬＨは入力信号Ｖ（ｉｎ）が立上ってから出力信号Ｖ（ｏｕｔ）が立上がるまでの遅延時間、ｔｐＨＬは入力信号Ｖ（ｉｎ）が立下ってから出力信号Ｖ（ｏｕｔ）が立下がるまでの遅延時間を表わしている。
【０００５】
先ず、入力端子（ｉｎ）の入力信号Ｖ（ｉｎ）が０Ｖから内部電圧レベルＶＤＤ１に立上る場合の出力信号Ｖ（ｏｕｔ）の変化を説明する。入力信号Ｖ（ｉｎ）の内部電圧レベルＶＤＤ１はインバータＩ１に伝達される。インバータＩ１はLow（０Ｖ）レベルの信号を出力し、インバータＩ２は内部電圧レベルＶＤＤ１の信号を出力する。ＮＭＯＳトランジスタＮ１のゲートへの入力電圧は、内部電圧レベルＶＤＤ１となって、このＮＭＯＳトランジスタＮ１はＯＮし、他のＮＭＯＳトランジスタＮ２のゲートの入力電圧は０Ｖとなって、このＮＭＯＳトランジスタＮ２はＯＦＦとなる。その結果、ＰＭＯＳトランジスタＰ２のゲート及びインバータＩ３への入力電圧は、外部電圧レベルＶＤＤ２から０Ｖへと変化し、インバータＩ３の出力電圧は０Ｖから外部電圧レベルＶＤＤ２へと変化する。この際、ＰＭＯＳトランジスタＰ２は徐々にＯＮとなるため、ＰＭＯＳトランジスタＰ１のゲートへの入力電圧は０Ｖから外部電圧レベルＶＤＤ２に変化し、ＰＭＯＳトランジスタＰ１はＯＦＦとなる。
【０００６】
次に、入力端子（ｉｎ）の入力信号Ｖ（ｉｎ）が内部電圧レベルＶＤＤ１から０Ｖに立下る場合の出力信号Ｖ（ｏｕｔ）の変化を説明する。この場合、インバータＩ１は内部電圧レベルＶＤＤ１の信号を出力し、インバータＩ２は０Ｖを出力する。ＮＭＯＳトランジスタＮ１のゲートへの入力電圧は０Ｖとなり、このＮＭＯＳトランジスタＮ１はＯＦＦし、ＮＭＯＳトランジスタＮ２のゲートへの入力電圧は内部電圧レベルＶＤＤ１となり、ＮＭＯＳトランジスタＮ２はＯＮとなる。その結果、ＰＭＯＳトランジスタＰ１のゲートへの入力電圧は外部電圧レベルＶＤＤ２から０Ｖへと変化する。この際、ＰＭＯＳトランジスタＰ１は徐々にＯＮとなるため、ＰＭＯＳトランジスタＰ２のゲート及びインバータＩ３への入力電圧は０Ｖから外部電圧レベルＶＤＤ２に変化し、ＰＭＯＳトランジスタＰ２はＯＦＦとなる。インバータＩ３の出力電圧、すなわち、出力端子ｏｕｔの出力信号は、外部電圧レベルＶＤＤ２から０Ｖへと変化する。
【０００７】
以上の動作は、入力信号Ｖ（ｉｎ）の電圧レベル、電源電圧ＶＤＤ１及びＶＤＤ２、出力信号Ｖ（ｏｕｔ）の電圧レベルが、各々予め設定された一定値であることを前提に、各ＭＯＳトランジスタのゲート長やゲート幅などの設計パラメータを最適化しており、これにより、レベル変換回路は最適な立上り及び立下り遅延特性を得ている。
【０００８】
しかしながら、前記従来のレベル変換回路では、内部電圧レベルＶＤＤ１及び外部電圧レベルＶＤＤ２の両電源電圧を変化させると、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとの間で大きな時間差が生じ、遅延時間のバランスが悪くなるという問題が生じる。この電源電圧を変更した場合の遅延時間の変化の様子を図１７に示す。同図は、内部電源電圧ＶＤＤ１と外部電源電圧ＶＤＤ２を変化させた場合の出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬの特性を示す。同図では、内部電源電圧ＶＤＤ１を高く変更するほど、立上り遅延時間ｔｐＬＨは短くなり、外部電源電圧ＶＤＤ２を低く変更すると、立下り遅延時間ｔｐＨＬは短くなる傾向を示すが、途中からは（同図では１．３５ｖ前後）次第に長くなる。従って、内部電源電圧ＶＤＤ１を高く且つ外部電源電圧ＶＤＤ２を低く設定するほど、遅延時間のバランスは大きく崩れることが判る。
【０００９】
そこで、前記の課題に対処する技術として特許文献１がある。この特許文献１では、立上り及び立下り遅延時間のバランスを良くするために、外部で制御信号を作成し、この制御信号をレベル変換回路に入力して、このレベル変換回路の立上り及び立下り遅延時間の特性を変更している。
【００１０】
【特許文献１】
特開平１１−４１０９０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来のレベル変換回路では、外部から制御信号をレベル変換回路に入力する必要があるため、レベル変換回路を含む半導体集積回路の回路規模が増大し、配線数が多くなり、複雑化するという問題があった。
【００１２】
本発明は前記問題を解決するものであり、その目的は、レベル変換回路において、入力側の電源電圧及び出力側の電源電圧の一方又は両方の電源電圧が変更された場合であっても、出力信号の立上り及び立下り遅延時間のバランスを、外部からの制御の入力無しに、自動調整することを可能にすることにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するため、本発明では、例えば、レベル変換後の出力信号の立下り遅延時間に対して、立上り遅延時間が長くなったアンバランス時には、出力信号として供給する電流量を自動的に多く補償して、立上り遅延時間を短縮したり、又は、出力信号の立下り遅延時間を自動的に長く延ばして、両遅延時間のバランスを補正することとする。
【００１４】
すなわち、請求項１記載の発明の自動遅延調整機能付きレベル変換回路は、第１の電源電位を供給するノードと第１のノードとの間にドレインとソースの経路を有し、ゲート電極に入力信号が入力される第１のＰ型トランジスタと、前記第１のノードと基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第１及び第２のＮ型トランジスタであって、前記第１のＮ型トランジスタのゲート電極には前記入力信号が入力され、前記第２のＮ型トランジスタのゲート電極は第２の電源電位を供給するノードと電気的に接続されたものである前記第１及び第２のＮ型トランジスタと、前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第１の反転信号を出力する第１のインバータと、前記第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第３のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は第３のノードと電気的に接続され、前記第３のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第２のＰ型トランジスタ及び前記第３のＮ型トランジスタと、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第３のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第４のＮ型トランジスタであって、前記第３のＰ型トランジスタのゲート電極は前記第２のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極には前記第１のインバータによって出力された前記第１の反転信号が入力されたものである前記第３のＰ型トランジスタ及び前記第４のＮ型トランジスタと、前記第３のノードを介して供給される信号を受け、前記第２の電源電位と前記基準電位との電位差に応じて、前記第３のノードを介して供給される信号の論理を反転した第２の反転信号を出力信号として出力する第２のインバータとを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の自動遅延調整機能付きレベル変換回路において、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有し、ゲート電極が前記第１のノードに電気的に接続されている第５のＮ型トランジスタをさらに備えたことを特徴とする。
【００１６】
請求項３記載の発明は、入力信号を受け、第１の電源電位と基準電位との電位差に応じて、第１のノードに前記入力信号の論理を反転した第１の反転信号を出力する第１のインバータと、前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第２の反転信号を出力する第２のインバータと、第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第１のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第１のＮ型トランジスタであって、前記第１のＰ型トラ ンジスタのゲート電極は第３のノードと電気的に接続され、前記第１のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第１のＰ型トランジスタ及び前記第１のＮ型トランジスタと、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第２のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は前記第２のノードと電気的に接続され、前記第２のＮ型トランジスタのゲート電極には前記第２のインバータによって出力された前記第２の反転信号が入力されたものである前記第２のＰ型トランジスタ及び前記第２のＮ型トランジスタと、前記第２の電源電位を供給するノードと出力ノードとの間にドレインとソースの経路を有し、ゲート電極は前記第３のノードと電気的に接続されている第３のＰ型トランジスタと、前記出力ノードと前記基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第３及び第４のＮ型トランジスタであって、前記第３のＮ型トランジスタのゲート電極は前記第３のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極は前記第１の電源電位を供給するノードと電気的に接続されたものである前記第３及び第４のＮ型トランジスタとを備えたことを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項３記載の自動遅延調整機能付きレベル変換回路において、前記第１のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第５のＮ型トランジスタと、前記第２のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第６のＮ型トランジスタをさらに備えたことを特徴とする。
【００１８】
以上により、本発明の自動遅延調整機能付きレベル変換回路では、例えば、出力端子からの出力信号の立下り遅延時間と立上り遅延時間とが、電圧レベルを高く変換する場合にほぼ同時間に設定されていても、第１及び第２の電源電圧の変更に伴い、電圧レベルを低く変換するに際しては、立下り遅延時間に対して立上り遅延時間は長くなるが、この場合にも、自動遅延調整回路がそのアンバランスを自動補正するので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換することができる。
【００１９】
このように構成すれば、出力信号の立下り遅延時間に対して立上り遅延時間が長くなる場合には、レベル変換部への入力信号の立下りが緩慢にされて、出力信号の立下り遅延時間が長く延ばされたり、又は、レベル変換部からの出力信号の立上りが短く調整されて、出力信号の立上り遅延時間が短縮されるので、立上り遅延時間と立下り遅延時間とのバランスが良好に確保される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の自動遅延調整機能付きレベル変換回路について、図面を参照しながら説明する。
【００２１】
（第１の実施の形態）
図１は本発明の第１の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック図を示す。
【００２２】
同図において、１は第１の論理回路、２は第１の電源電圧ＶＤＤＬを供給する第１の電源、３は第２の論理回路、４は第２の電源電圧ＶＤＤＨを供給する第２の電源、５は前記第１の論理回路１と第２の論理回路３との間に配置された自動遅延調整機能付きレベル変換回路、６は第１及び第２の電源２、４の各電源電圧ＶＤＤＬ、ＶＤＤＨを変更する制御部である。
【００２３】
前記第１の論理回路１には第１の電源２から第１の電源電圧ＶＤＤＬが供給され、第２の論理回路３には第２の電源４から第２の電源電圧ＶＤＤＨが供給される。第１の論理回路１と第２の論理回路３との間で信号を送受信する。第１の論理回路１を高速で動作させる場合には、第１の電源電圧ＶＤＤＬを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。同様に、第２の論理回路３でも、高速動作させる場合には、第２の電源電圧ＶＤＤＨを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。第１の電源電圧ＶＤＤＬと第２の電源電圧ＶＤＤＨとは、制御部６の制御信号ｃｎｔ１、ｃｎｔ２により、相互に独立して変更可能である。
【００２４】
第１の論理回路１からの出力信号の振幅電圧は、第１の電源電圧ＶＤＤＬと接地電圧（所定電圧）との電位差、即ち、第１の電源電圧ＶＤＤＬである。レベル変換回路５は、前記第１の論理回路１からの出力信号の信号レベル（振幅電圧）を、第２の論理回路３での信号の信号レベル（振幅電圧）である第２の電源電圧ＶＤＤＨ（第２の電源電圧ＶＤＤＨと接地電圧との電位差の振幅電圧）にレベル変換する。レベル変換部５でレベル変換された信号は第２の論理回路３に入力される。
【００２５】
尚、図１では、第１の論理回路１から第２の論理回路３へ１つの信号のみが伝達されるが、この両論理回路１、２間で複数の信号の送受信を行っても良い。
【００２６】
ここで、例えば第１の電源電圧ＶＤＤＬが低電圧であり、第２の電源電圧ＶＤＤＨが高電圧である場合において、遅延時間特性を最適化した設計のレベル変換回路では、この関係が変化したときには、立上り及び立下りの遅延時間特性のバランスが悪化する。本実施の形態の自動遅延調整機能付きレベル変換回路は、入力信号及び出力信号の各電圧レベルに応じて遅延時間特性を改善し、更には、入力信号及び出力信号の各電圧レベルの変化に起因して遅延時間特性のバランスが悪化したり遅延時間の増大を改善することを可能にする。
【００２７】
図２は、前記自動遅延調整機能付きレベル変換回路５の内部構成の回路図を示す。同図において、ｉｎは入力端子、ｏｕｔは出力端子、Ｌはこの両端子ｉｎ、ｏｕｔの間に配置されたレベル変換部である。入力端子ｉｎには、前記第１の論理回路１からの出力信号が入力される。この入力端子ｉｎの入力信号は、第１のインバータＩ１を介してレベル変換部Ｌの入力ノードｎ１に入力される。第１のインバータＩ１は、第１の電源電圧ＶＤＤＬが供給され、前記入力信号のレベルを反転し、信号レベルが第１の電源電圧ＶＤＤＬのときは接地電圧に、接地電圧のときは第１の電源電圧ＶＤＤＬにする。
【００２８】
前記レベル変換部Ｌはクロスラッチ型であって、次の内部構成を持つ。Ｐ１、Ｐ２は第１及び第２のＰ型ＭＯＳトランジスタ、Ｎ１、Ｎ２は第１及び第２のＮ型ＭＯＳトランジスタ、Ｉ２は第２のインバータである。尚、本実施の形態で使用するトランジスタは、ＭＯＳ(Metal Oxide Semiconductor)型に限らず、ＭＩＳ(Metal Insulator Semiconductor)型であればよいのは勿論である。このことは、以降の実施の形態でも同様である。前記第１及び第２のＰ型ＭＯＳトランジスタＰ１、Ｐ２は、その各ソースに第２の電源電圧ＶＤＤＨが供給されると共に、その一方のＭＯＳトランジスタのドレインが他方のＭＯＳトランジスタのゲートに接続されて、クロスカップル型となっている。第２のＰ型ＭＯＳトランジスタＰ２のドレインは、出力ノードｎ３として、後述するように第３のインバータＩ３を介して出力端子ｏｕｔに接続される。
【００２９】
また、前記レベル変換部Ｌにおいて、第１のＮ型ＭＯＳトランジスタＮ１は、そのゲートがレベル変換部Ｌの入力ノードｎ１とされ、このゲート（入力ノードｎ１）に第１のインバータＩ１を介して入力端子ｉｎからの反転入力信号が入力され、そのソースには接地電圧（所定電圧）ＶＳＳが供給され、そのドレインは前記第１のＰ型ＭＯＳトランジスタＰ１のドレインに接続され、この接続点はノードｎ２となる。前記第２のＮ型ＭＯＳトランジスタＮ２は、そのゲートが第２のインバータＩ２を介してレベル変換部Ｌの入力ノードｎ１に接続されて入力端子ｉｎの入力信号を受け、そのソースには接地電圧ＶＳＳが供給され、そのドレインは第２のＰ型ＭＯＳトランジスタＰ２のドレインに接続されて、この接続点がレベル変換部Ｌの出力ノードｎ３となる。前記第２のインバータＩ２は、第１の電源電圧ＶＤＤＬの供給を受け、第１のインバータＩ１と同様の信号反転動作を行う。
【００３０】
前記レベル変換部Ｌは、前記の構成により、入力ノードｎ１の信号レベル（即ち、入力端子ｉｎからの反転入力信号のレベル）を変換し、その振幅電圧（第１の電源電圧ＶＤＤＬ）をより大値の振幅電圧（第２の電源電圧ＶＤＤＨ）にする。具体的には、入力ノードｎ１の信号レベルが第１の電源電圧ＶＤＤＬのとき第２の電源電圧ＶＤＤＨに変換し、入力ノードｎ１の信号レベルが接地電圧ＶＳＳのとき接地電圧ＶＳＳに変換する。
【００３１】
前記レベル変換部Ｌの出力ノードｎ３は、第３のインバータＩ３を経て出力端子ｏｕｔに接続される。このインバータＩ３は、第２の電源電圧ＶＤＤＨの供給を受け、レベル変換部Ｌの出力ノードｎ３の信号のレベルを、同一振幅電圧のまま、接地電圧ＶＳＳのとき第２の電源電圧ＶＤＤＨに変換し、第２の電源電圧ＶＤＤＨのとき接地電圧ＶＳＳに変換する。
【００３２】
そして、本発明の特徴点として、前記レベル変換部Ｌの出力ノードｎ３には、自動遅延調整回路１０Ａが接続される。この自動遅延調整回路１０Ａは、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨの少なくと一方が変更された場合であっても、レベル変換部Ｌでレベル変換されて出力端子ｏｕｔから出力される出力信号の立上り遅延時間と立下り遅延時間とのバランスを自動調整する。この調整回路１０Ａは、具体的には、Ｎ型ＭＯＳトランジスタＮ３で構成される。このＭＯＳトランジスタＮ３は、そのソースに第２の電源電圧ＶＤＤＨが供給され、そのドレインにレベル変換部Ｌの出力ノードｎ３が接続され、そのゲートにはレベル変換部Ｌの入力ノードｎ１が接続される。
【００３３】
尚、本実施の形態では、レベル変換部Ｌの入力ノードｎ１及び出力ノードｎ３の前後に第１及び第３のインバータＩ１、Ｉ３を配置したが、これ等のインバータＩ１、Ｉ３は必ず配置する必要はない。配置しない基本型の場合には、以下に説明する入力信号及び出力信号の立上り及び立下りについては、それらを逆に考えれば良い。
【００３４】
次に、本実施の形態の自動遅延調整機能付きレベル変換回路の動作を説明する。ここでは、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い状況の場合を説明する。
【００３５】
この状況では、レベル変換部Ｌにおいて、Ｐ型ＭＯＳトランジスタＰ２のゲート-ソース間電圧Ｖｇｓが小さく、一方、Ｎ型ＭＯＳトランジスタＮ２のゲート-ソース間電圧Ｖｇｓは大きい。従って、Ｎ型ＭＯＳトランジスタＮ２に対するＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化し、入力信号ｉｎから出力信号ｏｕｔまでの立上り遅延時間に対する立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れることになる。
【００３６】
しかし、本実施の形態では、入力信号ｉｎが立下る際には、自動遅延調整回路１０のＮ型ＭＯＳトランジスタＮ３がＯＮとなることにより、第２の電源電圧ＶＤＤＨがレベル変換部Ｌの出力ノードｎ３に印加されて、この出力ノードｎ３に第２の電源電圧ＶＤＤＨに基づく電流が流れ込む。これにより、レベル変換部ＬのＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化した状況であっても、このＰ型ＭＯＳトランジスタＰ２を介して出力ノードｎ３に流れ込む電流に、前記自動遅延調整回路１０のＮ型ＭＯＳトランジスタＮ３から流れ込む電流が加わって、出力ノードｎ３に流れ込む電流量が多くなる。その結果、出力端子ｏｕｔからの出力信号の立下り遅延時間が短縮されて、立上り遅延時間とほぼ同時間となり、両遅延時間のバランスが良好に補償されることになる。
【００３７】
図３は、本実施の形態について、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨを変更した場合の出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬの変化特性を示す。同図は、図１７に示した従来のレベル変換回路についての特性図と同条件下で算出されている。図１７の従来例では、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨを変化させると、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとの間で大きく時間差が生じ、バランスが崩れるという問題が生じたが、本実施の形態では、図３に示すように、電源電圧を変化させても遅延時間のバランス劣化を抑えることができる。
【００３８】
このように、本実施の形態によれば、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨの一方又は双方を変更した場合であっても、出力信号の立下り遅延時間ｔｐＨＬを短く調整して、立上り遅延時間ｔｐＬＨに近づけることができるので、この両遅延時間の特性のバランスを良好にすることができる。
【００３９】
（第２の実施の形態）
以下、本発明の第２の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００４０】
図４は、本実施の形態の自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、図２に示したレベル変換回路と基本的な構成は同様であるが、自動遅延調整回路１０Ｂには、Ｎ型ＭＯＳトランジスタＮ３に加えて、Ｐ型ＭＯＳトランジスタＰ３が追加して配置される点が異なる。
【００４１】
前記自動遅延調整回路１０Ｂにおいて、Ｎ型ＭＯＳトランジスタＮ３は、ソースが前記出力端子ｏｕｔに接続され、ゲートがレベル変換部Ｌの入力ノードｎ１に接続される。更に、Ｐ型ＭＯＳトランジスタＰ３は、ドレインが前記Ｎ型ＭＯＳトランジスタＮ３のドレインに接続され、ソースに第１の電源電圧ＶＤＤＬが供給され、ゲートに第２の電源電圧ＶＤＤＨが供給される。
【００４２】
本実施の形態では、例えば、第１の電源ＶＤＤＬが第２の電源ＶＤＤＨに比して高い場合には、Ｎ型ＭＯＳトランジスタＮ２に対するＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間ｔｐＬＨに対して立下り遅延時間ｔｐＨＬが増大し、両者のバランスが大きく崩れる状況となるが、自動遅延調整回路１０Ｂでは、Ｐ型ＭＯＳトランジスタＰ３が、そのゲート-ソース間電圧Ｖｇｓ（＝｜ＶＤＤＨ−ＶＤＤＬ｜）がそのしきい値電圧Ｖｔｈ（例えば０．６ｖ）以上のとき、ＯＮしていて、入力信号の立下り時には、Ｎ型ＭＯＳトランジスタＮ３がＯＮする。これにより、前記第１の実施の形態の自動遅延調整回路１０Ａと同様に、第２の電源電圧ＶＤＤＨに基づく電流が出力ノードｎ３に流れ込むので、出力ノードｎ３の立上りが補償されて、出力信号の立下り遅延時間ｔｐＨＬの増大が有効に抑えられる。
【００４３】
更に、自動遅延調整回路１０Ｂでは、第１の電源電圧ＶＤＤＬと第２の電源電圧ＶＤＤＨとの電位差に応じて、Ｐ型ＭＯＳトランジスタＰ３の駆動能力が変化し、第１の電源電圧ＶＤＤＬが大きく、第２の電源電圧ＶＤＤが小さいほど、Ｐ型ＭＯＳトランジスタＰ３の駆動能力が高くなるので、立上り及び立下りの遅延時間のバランスが大きく崩れる電源電圧条件であればあるほど、第２の電源電圧ＶＤＤＨに基いて出力ノードｎ３に流れ込む電流量が多くなり、補償効果も大きくなるという利点がある。
【００４４】
加えて、図５に示すように、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに対して低い状況（｜ＶＤＤＨ−ＶＤＤＬ｜＜Ｖｔｈ）、すなわち、出力信号の立上り及び立下りの遅延時間のバランスが比較的良好に保持されている状況であって、遅延調整回路１０Ｂの動作が不必要となる条件下では、Ｐ型ＭＯＳトランジスタＰ３がＯＦＦして、レベル変換部Ｌの出力ノードｎ３の立上りの補償を自動的に停止する。従って、レベル変換回路全体としてトランジスタの無駄な遷移動作を行わず、低消費電力になる利点がある。
【００４５】
このように、本実施の形態によれば、第１及び第２の電源電圧の一方又は双方を変更した場合であっても、自動的に出力信号の立上り及び立下りの遅延時間のバランスを確保できると共に、遅延時間の調整機能の不要時には、自動遅延調整回路１０Ｂを自動で停止できる。
【００４６】
（第３の実施の形態）
以下、本発明の第３の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００４７】
図６は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路１０Ｃとして、カレントミラー回路１５を備えたものである。
【００４８】
前記カレントミラー回路１５は、第１のＮ型ＭＯＳトランジスタＮ３と、第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４とを有する。前記第１のＮ型ＭＯＳトランジスタＮ３は、ソースに接地電圧ＶＳＳが供給され、ドレインが前記第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲートに接続され、ゲートがレベル変換部Ｌの入力ノードｎ１に接続される。また、第１のＰ型ＭＯＳトランジスタＰ３は、ドレインが第１のＮ型ＭＯＳトランジスタＮ３のドレインに接続され、ソースに前記第２の電源電圧ＶＤＤＨが供給される。更に、第２のＰ型ＭＯＳトランジスタＰ４は、ドレインがレベル変換部Ｌの出力ノードｎ３に接続され、ソースに第２の電源電圧ＶＤＤＨが供給される。
【００４９】
本実施の形態では、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、既述の通り、Ｎ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間ｔｐＬＨに対して立下り遅延時間ｔｐＨＬが増大して、両遅延時間のバランスが大きく崩れる状況となるが、入力信号が立下る際には、カレントミラー回路１５では、Ｎ型ＭＯＳトランジスタＮ３がＯＮし、これに伴いＰ型ＭＯＳトランジスタＰ３、Ｐ４もＯＮすることにより、レベル変換部Ｌの出力ノードｎ３には第２の電源電圧ＶＤＤＨに基づく電流がＰ型ＭＯＳトランジスタＰ４を経て流れ込み、この出力ノードｎ３での信号の立上りが補償されるので、出力端子ｏｕｔの出力信号の立下り遅延時間ｔｐＨＬの増大が効果的に抑制されて、立上り遅延時間ｔｐＬＨと立上り遅延時間ｔｐＨＬとのバランスが良好に確保される。
【００５０】
その際、カレントミラー回路１５のＰ型ＭＯＳトランジスタＰ４を経て電流を補償供給するので、Ｎ型ＭＯＳトランジスタを経て電流を供給する場合に比して、第２の電源電圧ＶＤＤＨに基づく供給電流量を多くでき、立下り遅延時間ｔｐＨＬの増大をより一層有効に抑制することができる。
【００５１】
一方、入力信号が立上る場合には、レベル変換部Ｌの出力ノードｎ３の信号は立下りとなるが、カレントミラー回路１５のＮ型ＭＯＳトランジスタＮ３がＯＦＦとなると、カレントミラー回路１５のノードｎ４（第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲート）の電位がＰ型ＭＯＳトランジスタＰ３の駆動によって上昇し、Ｐ型ＭＯＳトランジスタＰ４をＯＦＦするので、カレントミラー回路１５を経た電流の補償供給は停止される。
【００５２】
（第４の実施の形態）
以下、本発明の第４の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００５３】
図７は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図の本実施の形態のレベル変換回路は、自動遅延調整回路１０Ｄとして、図６に示した自動遅延調整回路１０Ｃカレントミラー回路１５に、更に、第２のＮ型ＭＯＳトランジスタＮ４を付加して、カレントミラー回路１５’とした点が特徴である。
【００５４】
前記第２のＮ型ＭＯＳトランジスタＮ４は、第１のＮ型ＭＯＳトランジスタＮ３と第１のＰ型ＭＯＳトランジスタＰ３との間に配置されていて、そのソースが第１のＮ型ＭＯＳトランジスタＮ３のドレインに、そのドレインが第１のＰ型ＭＯＳトランジスタＰ３のドレインに接続され、そのゲートが第３のインバータＩ３と出力端子ｏｕｔとの間に接続されている。
【００５５】
本実施の形態では、入力信号が立下る前の段階、即ち、第１の電源電圧ＶＤＤＬにある状態では、カレントミラー回路１５’の第２のＮ型ＭＯＳトランジスタＮ４は、出力端子ｏｕｔの出力信号が第２の電源電圧ＶＤＤＨにあるのに伴いＯＮしている。その後、入力信号が立ち下がると、カレントミラー回路１５’では、第３の実施の形態で既述した通り、第１のＮ型ＭＯＳトランジスタＮ３及び第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４がＯＮして、第２の電源電圧ＶＤＤＨに基づくＰ型ＭＯＳトランジスタＰ４を経た電流がレベル変換部Ｌの出力ノードｎ３に供給され、出力ノードｎ３の信号の立上り（即ち、出力信号の立下り）が補償される。
【００５６】
そして、レベル変換部Ｌの出力ノードｎ３がＨレベル（第２の電源電圧ＶＤＤＨ）に移行するに従って、カレントミラー回路１５’のＮ型ＭＯＳトランジスタＮ４がＯＦＦに移行するため、カレントミラー回路１５’では、Ｐ型ＭＯＳトランジスタＰ３の駆動によってノードｎ４の電位が直ちに上昇し、Ｐ型ＭＯＳトランジスタＰ４がＯＦＦする。これにより、とノードｎ４の電位がＰ型ＭＯＳトランジスタＰ３の駆動によって上昇し、Ｐ型ＭＯＳトランジスタＰ４がＯＦＦして、カレントミラー回路１５’によるレベル変換部Ｌの出力ノードｎ３への電流の補償供給が停止する。
【００５７】
このように、本実施の形態によれば、第１及び第２の電源電圧を変更した場合であっても、自動遅延調整回路１０Ｄの動作と非動作とを自己制御できる帰還回路を具備しているので、出力信号の立上り遅延時間と立下り遅延時間の遅延特性のバランスを良好にするに留まらず、効率的なバランス調整力を備えた自動遅延調整機能付きレベル変換回路を実現することができる。
【００５８】
（第５の実施の形態）
次に、本発明の第５の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００５９】
図８は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路１０Ｅがレベル変換回路Ｌの入力ノードｎ１側に配置される。
【００６０】
前記自動遅延調整回路１０Ｅは、第１のインバータＩ１を構成する直列接続されたＰ型ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ５のうち、Ｎ型ＭＯＳトランジスタＮ５と、このＮ型ＭＯＳトランジスタ（第１のＮ型トランジスタ）Ｎ５に直列接続された第２のＮ型ＭＯＳトランジスタＮ４とを備える。前記第１のＮ型ＭＯＳトランジスタＮ５は、そのゲートが入力端子ｉｎに接続され、そのドレインがレベル変換部Ｌの入力ノードｎ１に接続される。また、第２のＮ型ＭＯＳトランジスタＮ４は、そのソースに接地電圧ＶＳＳが供給され、そのドレインが第１のＮ型ＭＯＳトランジスタＮ５のソースに接続され、そのゲートには第２の電源電圧ＶＤＤＨが供給されている。
【００６１】
本実施の形態では、第１の電源電圧ＶＤＤＬが高電圧に、第２の電源電圧ＶＤＤＨが低電圧に設定された場合には、図３から判るように、出力信号の立下り遅延時間ｔｐＨＬは、立上り遅延時間ｔｐＬＨに対して長く、両者の時間差は大きくなる状況となる。しかし、第２の電源電圧ＶＤＤＨが低電圧に設定されるほど、自動遅延調整回路１０ＥのＮ型ＭＯＳトランジスタＮ４の駆動能力は低くなる。従って、入力信号の立上り時には、第１のインバータＩ１のＮ型ＭＯＳトランジスタＮ５は通常の駆動能力でＯＮしても、自動遅延調整回路１０ＥのＮ型ＭＯＳトランジスタＮ４によってレベル変換部Ｌの入力ノードｎ１から接地に流れ出る電流の減少変化が小さくなり、レベル変換部Ｌの入力ノードｎ１の電圧の低下変化は小さくなって、この入力ノードｎ１の立下り遅延時間が長く延ばされる。その結果、図９に示すように、レベル変換部Ｌでは、出力ノードｎ３の立下り遅延時間が長くなって、出力端子ｏｕｔの出力信号の立上り遅延時間ｔｐＬＨも長く延ばされる。よって、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとが長い遅延時間側に調整されて、両遅延時間ｔｐＬＨ、ｔｐＨＬのバランスが良好に補償される。
【００６２】
（第６の実施の形態）
続いて、本発明の第６の実施の形態の自動遅延調整機能付きレベル変換回路について図１０を参照しながら説明する。
【００６３】
本実施の形態のレベル変換回路は、図２に示した第１の実施の形態と図８に示した第５の実施の形態とを組合せたものである。
【００６４】
即ち、図１０のレベル変換回路では、２つの自動遅延調整回路１０Ａ、１０Ｅを有する。一方の自動遅延調整回路１０Ａは、レベル変換部Ｌの出力ノードｎ３に接続されてレベル変換部Ｌの入力ノードｎ１の電位に応じて動作するＮ型ＭＯＳトランジスタＮ３から構成される。また、他方の自動遅延調整回路１０Ｅは、第１のインバータＩ１のＮ型ＭＯＳトランジスタ（第１のトランジスタ）Ｎ５に直列に接続された第２のＮ型ＭＯＳトランジスタＮ４を備えて、構成される。
【００６５】
従って、本実施の形態では、第１の実施の形態と第５の実施の形態とを組合せた作用効果が得られる。すなわち、自動遅延調整回路１０Ａによって、出力信号の立下り遅延時間ｔｐＨＬが短く調整される一方、自動遅延調整回路１０Ｅによって、出力信号の立上り遅延時間ｔｐＬＨが長く調整されて、両遅延時間のほぼ中間的な遅延時間で両遅延時間ｔｐＨＬ、ｔｐＬＨのバランスが確保される。
【００６６】
（第７の実施の形態）
更に、本発明の第７の実施の形態の自動遅延調整機能付きレベル変換回路について図１１を参照しながら説明する。
【００６７】
図１１のレベル変換回路は、前記図８に示した第５の実施の形態の自動遅延調整回路１０Ｅの配置位置を変更したものである。すなわち、本実施の形態では、自動遅延調整回路１０Ｆがレベル変換部Ｌの出力ノードｎ３側に配置される。この自動遅延調整回路１０Ｆも、図８に示した自動遅延調整回路１０Ｅと同様に、直列接続された第１及び第２のＮ型ＭＯＳトランジスタＮ６、Ｎ４よりなるが、第１のＮ型ＭＯＳトランジスタＮ６は、第３のインバータＩ３を構成するＰ型ＭＯＳトランジスタＰ６及びＮ型ＭＯＳトランジスタＮ６のうちＮ型ＭＯＳトランジスタＮ６で兼用される。兼用された第１のＮ型ＭＯＳトランジスタＮ６は、そのゲートがレベル変換部Ｌの出力ノードｎ３に接続され、ドレインが出力端子ｏｕｔに接続され、ソースが第２のＮ型ＭＯＳトランジスタＮ４のドレインに接続される。また、第２のＮ型ＭＯＳトランジスタＮ４のゲートには第１の電源電圧ＶＤＤＬが供給される。
【００６８】
従って、本実施の形態では、第１の電源電圧ＶＤＤＬが高電圧に、第２の電源電圧ＶＤＤＨが低電圧に設定された場合には、図３から判るように、出力信号の立下り遅延時間ｔｐＨＬは、立上り遅延時間ｔｐＬＨに対して長く、両者の時間差は大きくなる状況となる。しかし、第１の電源電圧ＶＤＤＬが高電圧に設定されるほど、自動遅延調整回路１０ＦのＮ型ＭＯＳトランジスタＮ４の駆動能力が高くなる。従って、入力信号の立下り時において、レベル変換部Ｌの出力ノードｎ３の信号の立上りがＰ型ＭＯＳトランジスタＰ２の駆動能力の劣化に起因して遅くなっても、自動遅延調整回路１０ＦのＮ型ＭＯＳトランジスタＮ４によって出力端子ｏｕｔから接地に流れ出る電流量が多くなって、出力端子ｏｕｔの電圧の低下変化は大きくなって、この出力端子ｏｕｔの信号の立下り遅延時間ｔｐＨＬが短くなる。よって、出力信号の立上り遅延時間ｔｐＬＨが短くても、立下り遅延時間ｔｐＨＬが短く調整されて、両遅延時間ｔｐＬＨ、ｔｐＨＬのバランスが良好に補償される。
【００６９】
（第８の実施の形態）
以下、本発明第８の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００７０】
図１２は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路では、レベル変換部Ｌが、第１及び第２のＰ型ＭＯＳトランジスタＰ１、Ｐ２と、第３及び第４のＮ型ＭＯＳトランジスタＮ１、Ｎ２と、第２のインバータＩ２とからなるクロスラッチ型で構成される場合に、自動遅延調整回路１０Ｇは、第５のＮ型ＭＯＳトランジスタＮ４と、第６のＮ型ＭＯＳトランジスタＮ３とを備える。
【００７１】
前記自動遅延調整回路１０Ｇにおいて、第５のＮ型ＭＯＳトランジスタＮ４は、前記レベル変換部Ｌの第４のＮ型ＭＯＳトランジスタＮ２と直列接続されていて、そのドレインが前記第４のＮ型ＭＯＳトランジスタＮ２のソースに接続され、そのソースに接地電圧ＶＳＳが供給され、そのゲートには第２の電源電圧ＶＤＤＨが供給される。更に、第６のＮ型ＭＯＳトランジスタＮ３は、前記レベル変換部Ｌの第３のＮ型ＭＯＳトランジスタＮ１と直列接続されていて、そのドレインが前記第３のＮ型ＭＯＳトランジスタＮ１のソースに接続され、そのソースに接地電圧ＶＳＳが供給され、そのゲートには第１の電源電圧ＶＤＤＬが供給される。
【００７２】
例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、レベル変換部ＬのＮ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力ノードｎ３の信号の立上り遅延時間が立下り遅延時間よりも大きい状況となるが、本実施の形態では、自動遅延調整回路１０Ｇでは、第６のＮ型ＭＯＳトランジスタＮ３に対して第５のＮ型ＭＯＳトランジスタＮ４の駆動能力が抑制されるので、レベル変換部Ｌの出力ノードｎ３の立下り遅延時間は立上り遅延時間よりも長くなる特性がある。
【００７３】
従って、本実施の形態では、レベル変換部ＬのＰ型ＭＯＳトランジスタＰ２の駆動能力の劣化と、第５のＮ型ＭＯＳトランジスタＮ４の駆動能力の強制的な抑制とが、拮抗することにより、結果的に、出力端子ｏｕｔの出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとがほぼ等しくなる傾向を示し、立上り及び立下りの遅延時間のバランスが良くなる。
【００７４】
（本発明の第１の関連技術）
以下、本発明に関連する技術のレベル変換回路について図面を参照しながら説明する。
【００７５】
図１３は本関連技術におけるレベル変換回路の回路図を示す。同図のレベル変換回路は、図７に示したレベル変換回路のカレントミラー回路１５’において、Ｐ型ＭＯＳトランジスタＰ３のドレインとＮ型ＭＯＳトランジスタＮ３のドレインとの間に直列接続されたＮ型ＭＯＳトランジスタＮ４のゲートを、出力端子ｏｕｔには接続せず、制御端子ｃｎｔに接続して、外部からこの制御端子ｃｎｔを介して制御信号をＮ型ＭＯＳトランジスタＮ４に与えて、制御しようとするものである。
【００７６】
本関連技術では、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、レベル変換部Ｌでは、Ｎ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間に対する立下り遅延時間が増大し、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる際には、制御端子ｃｎｔにＨ（ハイ）レベルの制御信号を印加し、Ｎ型ＭＯＳトランジスタＮ４を常にＯＮさせた状態で、入力信号が立下る時にはＮ型ＭＯＳトランジスタＮ３がＯＮとなることにより、レベル変換部Ｌの出力ノードｎ３の信号の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して低い場合には、遅延時間の調整機能は不必要となるため、制御端子ｃｎｔにＬレベルの制御信号を印加して、Ｎ型ＭＯＳトランジスタＮ４を常にＯＦＦさせておけば、遅延時間の調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作を行うことがなく、低消費電力化が図れる利点がある。
【００７７】
このように、本関連技術では、電源電圧を変更した場合には、自動ではないが、制御端子ｃｎｔからの制御信号の入力により、遅延調整機能のＯＮとＯＦＦとを選択でき、出力信号の立上り遅延時間と立下り遅延時間特性とのバランスを良好にできると共に、効率的なバランス調整力を備えることが可能である。
【００７８】
（本発明の第２の関連技術）
次に、本発明の第２の関連技術のレベル変換回路について図面を参照しながら説明する。
【００７９】
図１４は本関連技術の回路図を示す。同図のレベル変換回路は、図４に示した本発明の第２の実施の形態のレベル変換回路において、自動遅延調整回路１０ＢのＰ型ＭＯＳトランジスタＰ３のゲートに、第２の電源電圧ＶＤＤＨを供給せず、制御端子ｃｎｔを接続して、外部から制御信号を制御端子ｃｎｔを経てＰ型ＭＯＳトランジスタＰ３に入力して、その動作を制御しようとするものである。
【００８０】
本関連技術では、既述の通り、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、出力信号の立上り遅延時間に対して立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる場合に限り、制御端子ｃｎｔにＬレベルの制御信号を印加して、Ｐ型ＭＯＳトランジスタＰ３を常にＯＮさせた状態で、入力信号の立下り時には、Ｎ型ＭＯＳトランジスタＮ３がＯＮとなることにより、レベル変換部Ｌの出力ノードｎ３の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して低い場合には、遅延調整機能が不必要となるため、制御端子ｃｎｔにＨレベルの制御信号を印加して、Ｐ型ＭＯＳトランジスタＰ３を常にＯＦＦさせておけば、遅延調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作なくして、低消費電力を図ることができる利点がある。
【００８１】
以上、関連技術を説明したが、既述した本発明の実施の形態において、遅延調整機能を発揮させたい場合に、半導体装置内に流れる補償電流の導通と遮断を制御信号により選択できる機能を有した制御端子を付加し、具備させれば、電源電圧を変更した場合であっても、制御端子からの制御信号により遅延調整機能のオンとオフとを選択でき、出力信号の立上り遅延時間と立下り遅延時間との遅延特性のバランスを良好にできると共に、効率的なバランス調整力を備えたレベル変換回路を実現することができる。
【００８２】
尚、既述した関連技術では、使用条件及び用途によっては立上り遅延時間と立下り遅延時間とが不均衡であることが要求される場合にも対応でき、必要に応じて、出力信号の立上り及び立下り遅延時間のバランス量を大幅に調整することが可能である。
【００８３】
【発明の効果】
以上説明したように、本発明の自動遅延調整機能付きレベル変換回路によれば、レベル変換前後の電源電圧の変更に伴い、出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長くなって、アンバラスが生じた場合であっても、そのアンバランスを自動補正する自動遅延調整回路を設けたので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換できる効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック構成を示す図である。
【図２】 同実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図３】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図４】 本発明の第２の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図５】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図６】 本発明の第３の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図７】 本発明の第４の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図８】 本発明の第５の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図９】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図１０】 本発明の第６の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１１】 本発明の第７の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１２】 本発明の第８の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１３】 本発明の第１の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１４】 本発明の第２の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１５】 従来のレベル変換回路の構成を示す回路図である。
【図１６】 従来のレベル変換回路において出力信号の立上り遅延時間と立下り遅延時間とを説明する図である。
【図１７】 同レベル変換回路において第１の電源電圧と第２の電源電圧とを変更した場合の出力信号の立上り遅延時間特性及び立下り遅延時間特性を示す図である。
【符号の説明】
１ 第１の論理回路
２ 第１の電源
３ 第２の論理回路
４ 第２の電源
５ レベル変換回路
６ 制御部
ＶＤＤＨ 第２の電源電圧
ＶＤＤＬ 第１の電源電圧
ＶＳＳ 接地電圧
ｉｎ 入力端子
Ｌ レベル変換部
ｏｕｔ 出力端子
ｎ１ 入力ノード
ｎ３ 出力ノード
Ｐ１、Ｐ２、Ｐ３、Ｐ４ Ｐ型ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４ Ｎ型ＭＯＳトランジスタ
１０Ａ〜１０Ｇ 自動遅延調整回路
１５、１５’ カレントミラー回路
Ｉ２ 第２のインバータ回路
【発明の属する技術分野】
本発明は、電源電圧の異なる２つの論理回路間に位置して、一方の論理回路の出力信号の電圧レベルを変換して他方の論理回路に出力するレベル変換回路に関する。
【０００２】
【従来の技術】
近年、電池によって電源を供給される携帯機器が多く普及し、電池の駆動時間を長くするために、それらの携帯機器に用いられるシステムの低消費電力化が強く要求されている。一方、これらの携帯機器のうち、特に携帯電話などでは、通常の通話機能の他に、電子メール、ウェブの閲覧、ゲームなど、多くの機能を備えることが要求されている。そのため、これらの携帯機器に搭載される半導体集積回路では、動作が要求される機能に応じて内部のブロック毎に電源電圧を変更し、高速動作が要求されないブロックでは、電源電圧を下げることにより、多機能化と低消費電力化とを同時に行う手法が取られている。その結果、システムの機能が異なる内部のブロック毎に電源電圧が異なる場合が生じ、これらの機能ブロック間で信号レベルを変換するレベル変換回路が必要となっている。
【０００３】
従来の一般的な信号レベル変換回路を図１５及び図１６を参照しながら、説明する。図１５はレベル変換回路の構成図、図１６はその入力波形と出力波形を示す図である。
【０００４】
図１５に示したレベル変換回路では、図１６に示したように、内部電圧レベルＶＤＤ１を持つ入力信号Ｖ（ｉｎ）が入力されると、出力端子（ｏｕｔ）から、外部電圧レベルＶＤＤ２にレベル変換された出力信号Ｖ（ｏｕｔ）を得るように動作する。尚、図１６において、ｔｐＬＨは入力信号Ｖ（ｉｎ）が立上ってから出力信号Ｖ（ｏｕｔ）が立上がるまでの遅延時間、ｔｐＨＬは入力信号Ｖ（ｉｎ）が立下ってから出力信号Ｖ（ｏｕｔ）が立下がるまでの遅延時間を表わしている。
【０００５】
先ず、入力端子（ｉｎ）の入力信号Ｖ（ｉｎ）が０Ｖから内部電圧レベルＶＤＤ１に立上る場合の出力信号Ｖ（ｏｕｔ）の変化を説明する。入力信号Ｖ（ｉｎ）の内部電圧レベルＶＤＤ１はインバータＩ１に伝達される。インバータＩ１はLow（０Ｖ）レベルの信号を出力し、インバータＩ２は内部電圧レベルＶＤＤ１の信号を出力する。ＮＭＯＳトランジスタＮ１のゲートへの入力電圧は、内部電圧レベルＶＤＤ１となって、このＮＭＯＳトランジスタＮ１はＯＮし、他のＮＭＯＳトランジスタＮ２のゲートの入力電圧は０Ｖとなって、このＮＭＯＳトランジスタＮ２はＯＦＦとなる。その結果、ＰＭＯＳトランジスタＰ２のゲート及びインバータＩ３への入力電圧は、外部電圧レベルＶＤＤ２から０Ｖへと変化し、インバータＩ３の出力電圧は０Ｖから外部電圧レベルＶＤＤ２へと変化する。この際、ＰＭＯＳトランジスタＰ２は徐々にＯＮとなるため、ＰＭＯＳトランジスタＰ１のゲートへの入力電圧は０Ｖから外部電圧レベルＶＤＤ２に変化し、ＰＭＯＳトランジスタＰ１はＯＦＦとなる。
【０００６】
次に、入力端子（ｉｎ）の入力信号Ｖ（ｉｎ）が内部電圧レベルＶＤＤ１から０Ｖに立下る場合の出力信号Ｖ（ｏｕｔ）の変化を説明する。この場合、インバータＩ１は内部電圧レベルＶＤＤ１の信号を出力し、インバータＩ２は０Ｖを出力する。ＮＭＯＳトランジスタＮ１のゲートへの入力電圧は０Ｖとなり、このＮＭＯＳトランジスタＮ１はＯＦＦし、ＮＭＯＳトランジスタＮ２のゲートへの入力電圧は内部電圧レベルＶＤＤ１となり、ＮＭＯＳトランジスタＮ２はＯＮとなる。その結果、ＰＭＯＳトランジスタＰ１のゲートへの入力電圧は外部電圧レベルＶＤＤ２から０Ｖへと変化する。この際、ＰＭＯＳトランジスタＰ１は徐々にＯＮとなるため、ＰＭＯＳトランジスタＰ２のゲート及びインバータＩ３への入力電圧は０Ｖから外部電圧レベルＶＤＤ２に変化し、ＰＭＯＳトランジスタＰ２はＯＦＦとなる。インバータＩ３の出力電圧、すなわち、出力端子ｏｕｔの出力信号は、外部電圧レベルＶＤＤ２から０Ｖへと変化する。
【０００７】
以上の動作は、入力信号Ｖ（ｉｎ）の電圧レベル、電源電圧ＶＤＤ１及びＶＤＤ２、出力信号Ｖ（ｏｕｔ）の電圧レベルが、各々予め設定された一定値であることを前提に、各ＭＯＳトランジスタのゲート長やゲート幅などの設計パラメータを最適化しており、これにより、レベル変換回路は最適な立上り及び立下り遅延特性を得ている。
【０００８】
しかしながら、前記従来のレベル変換回路では、内部電圧レベルＶＤＤ１及び外部電圧レベルＶＤＤ２の両電源電圧を変化させると、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとの間で大きな時間差が生じ、遅延時間のバランスが悪くなるという問題が生じる。この電源電圧を変更した場合の遅延時間の変化の様子を図１７に示す。同図は、内部電源電圧ＶＤＤ１と外部電源電圧ＶＤＤ２を変化させた場合の出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬの特性を示す。同図では、内部電源電圧ＶＤＤ１を高く変更するほど、立上り遅延時間ｔｐＬＨは短くなり、外部電源電圧ＶＤＤ２を低く変更すると、立下り遅延時間ｔｐＨＬは短くなる傾向を示すが、途中からは（同図では１．３５ｖ前後）次第に長くなる。従って、内部電源電圧ＶＤＤ１を高く且つ外部電源電圧ＶＤＤ２を低く設定するほど、遅延時間のバランスは大きく崩れることが判る。
【０００９】
そこで、前記の課題に対処する技術として特許文献１がある。この特許文献１では、立上り及び立下り遅延時間のバランスを良くするために、外部で制御信号を作成し、この制御信号をレベル変換回路に入力して、このレベル変換回路の立上り及び立下り遅延時間の特性を変更している。
【００１０】
【特許文献１】
特開平１１−４１０９０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来のレベル変換回路では、外部から制御信号をレベル変換回路に入力する必要があるため、レベル変換回路を含む半導体集積回路の回路規模が増大し、配線数が多くなり、複雑化するという問題があった。
【００１２】
本発明は前記問題を解決するものであり、その目的は、レベル変換回路において、入力側の電源電圧及び出力側の電源電圧の一方又は両方の電源電圧が変更された場合であっても、出力信号の立上り及び立下り遅延時間のバランスを、外部からの制御の入力無しに、自動調整することを可能にすることにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するため、本発明では、例えば、レベル変換後の出力信号の立下り遅延時間に対して、立上り遅延時間が長くなったアンバランス時には、出力信号として供給する電流量を自動的に多く補償して、立上り遅延時間を短縮したり、又は、出力信号の立下り遅延時間を自動的に長く延ばして、両遅延時間のバランスを補正することとする。
【００１４】
すなわち、請求項１記載の発明の自動遅延調整機能付きレベル変換回路は、第１の電源電位を供給するノードと第１のノードとの間にドレインとソースの経路を有し、ゲート電極に入力信号が入力される第１のＰ型トランジスタと、前記第１のノードと基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第１及び第２のＮ型トランジスタであって、前記第１のＮ型トランジスタのゲート電極には前記入力信号が入力され、前記第２のＮ型トランジスタのゲート電極は第２の電源電位を供給するノードと電気的に接続されたものである前記第１及び第２のＮ型トランジスタと、前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第１の反転信号を出力する第１のインバータと、前記第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第３のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は第３のノードと電気的に接続され、前記第３のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第２のＰ型トランジスタ及び前記第３のＮ型トランジスタと、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第３のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第４のＮ型トランジスタであって、前記第３のＰ型トランジスタのゲート電極は前記第２のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極には前記第１のインバータによって出力された前記第１の反転信号が入力されたものである前記第３のＰ型トランジスタ及び前記第４のＮ型トランジスタと、前記第３のノードを介して供給される信号を受け、前記第２の電源電位と前記基準電位との電位差に応じて、前記第３のノードを介して供給される信号の論理を反転した第２の反転信号を出力信号として出力する第２のインバータとを備えたことを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載の自動遅延調整機能付きレベル変換回路において、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有し、ゲート電極が前記第１のノードに電気的に接続されている第５のＮ型トランジスタをさらに備えたことを特徴とする。
【００１６】
請求項３記載の発明は、入力信号を受け、第１の電源電位と基準電位との電位差に応じて、第１のノードに前記入力信号の論理を反転した第１の反転信号を出力する第１のインバータと、前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第２の反転信号を出力する第２のインバータと、第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第１のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第１のＮ型トランジスタであって、前記第１のＰ型トラ ンジスタのゲート電極は第３のノードと電気的に接続され、前記第１のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第１のＰ型トランジスタ及び前記第１のＮ型トランジスタと、前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第２のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は前記第２のノードと電気的に接続され、前記第２のＮ型トランジスタのゲート電極には前記第２のインバータによって出力された前記第２の反転信号が入力されたものである前記第２のＰ型トランジスタ及び前記第２のＮ型トランジスタと、前記第２の電源電位を供給するノードと出力ノードとの間にドレインとソースの経路を有し、ゲート電極は前記第３のノードと電気的に接続されている第３のＰ型トランジスタと、前記出力ノードと前記基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第３及び第４のＮ型トランジスタであって、前記第３のＮ型トランジスタのゲート電極は前記第３のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極は前記第１の電源電位を供給するノードと電気的に接続されたものである前記第３及び第４のＮ型トランジスタとを備えたことを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項３記載の自動遅延調整機能付きレベル変換回路において、前記第１のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第５のＮ型トランジスタと、前記第２のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第６のＮ型トランジスタをさらに備えたことを特徴とする。
【００１８】
以上により、本発明の自動遅延調整機能付きレベル変換回路では、例えば、出力端子からの出力信号の立下り遅延時間と立上り遅延時間とが、電圧レベルを高く変換する場合にほぼ同時間に設定されていても、第１及び第２の電源電圧の変更に伴い、電圧レベルを低く変換するに際しては、立下り遅延時間に対して立上り遅延時間は長くなるが、この場合にも、自動遅延調整回路がそのアンバランスを自動補正するので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換することができる。
【００１９】
このように構成すれば、出力信号の立下り遅延時間に対して立上り遅延時間が長くなる場合には、レベル変換部への入力信号の立下りが緩慢にされて、出力信号の立下り遅延時間が長く延ばされたり、又は、レベル変換部からの出力信号の立上りが短く調整されて、出力信号の立上り遅延時間が短縮されるので、立上り遅延時間と立下り遅延時間とのバランスが良好に確保される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態の自動遅延調整機能付きレベル変換回路について、図面を参照しながら説明する。
【００２１】
（第１の実施の形態）
図１は本発明の第１の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック図を示す。
【００２２】
同図において、１は第１の論理回路、２は第１の電源電圧ＶＤＤＬを供給する第１の電源、３は第２の論理回路、４は第２の電源電圧ＶＤＤＨを供給する第２の電源、５は前記第１の論理回路１と第２の論理回路３との間に配置された自動遅延調整機能付きレベル変換回路、６は第１及び第２の電源２、４の各電源電圧ＶＤＤＬ、ＶＤＤＨを変更する制御部である。
【００２３】
前記第１の論理回路１には第１の電源２から第１の電源電圧ＶＤＤＬが供給され、第２の論理回路３には第２の電源４から第２の電源電圧ＶＤＤＨが供給される。第１の論理回路１と第２の論理回路３との間で信号を送受信する。第１の論理回路１を高速で動作させる場合には、第１の電源電圧ＶＤＤＬを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。同様に、第２の論理回路３でも、高速動作させる場合には、第２の電源電圧ＶＤＤＨを高電圧に設定し、低消費電力で動作させる場合には低電圧に設定する。第１の電源電圧ＶＤＤＬと第２の電源電圧ＶＤＤＨとは、制御部６の制御信号ｃｎｔ１、ｃｎｔ２により、相互に独立して変更可能である。
【００２４】
第１の論理回路１からの出力信号の振幅電圧は、第１の電源電圧ＶＤＤＬと接地電圧（所定電圧）との電位差、即ち、第１の電源電圧ＶＤＤＬである。レベル変換回路５は、前記第１の論理回路１からの出力信号の信号レベル（振幅電圧）を、第２の論理回路３での信号の信号レベル（振幅電圧）である第２の電源電圧ＶＤＤＨ（第２の電源電圧ＶＤＤＨと接地電圧との電位差の振幅電圧）にレベル変換する。レベル変換部５でレベル変換された信号は第２の論理回路３に入力される。
【００２５】
尚、図１では、第１の論理回路１から第２の論理回路３へ１つの信号のみが伝達されるが、この両論理回路１、２間で複数の信号の送受信を行っても良い。
【００２６】
ここで、例えば第１の電源電圧ＶＤＤＬが低電圧であり、第２の電源電圧ＶＤＤＨが高電圧である場合において、遅延時間特性を最適化した設計のレベル変換回路では、この関係が変化したときには、立上り及び立下りの遅延時間特性のバランスが悪化する。本実施の形態の自動遅延調整機能付きレベル変換回路は、入力信号及び出力信号の各電圧レベルに応じて遅延時間特性を改善し、更には、入力信号及び出力信号の各電圧レベルの変化に起因して遅延時間特性のバランスが悪化したり遅延時間の増大を改善することを可能にする。
【００２７】
図２は、前記自動遅延調整機能付きレベル変換回路５の内部構成の回路図を示す。同図において、ｉｎは入力端子、ｏｕｔは出力端子、Ｌはこの両端子ｉｎ、ｏｕｔの間に配置されたレベル変換部である。入力端子ｉｎには、前記第１の論理回路１からの出力信号が入力される。この入力端子ｉｎの入力信号は、第１のインバータＩ１を介してレベル変換部Ｌの入力ノードｎ１に入力される。第１のインバータＩ１は、第１の電源電圧ＶＤＤＬが供給され、前記入力信号のレベルを反転し、信号レベルが第１の電源電圧ＶＤＤＬのときは接地電圧に、接地電圧のときは第１の電源電圧ＶＤＤＬにする。
【００２８】
前記レベル変換部Ｌはクロスラッチ型であって、次の内部構成を持つ。Ｐ１、Ｐ２は第１及び第２のＰ型ＭＯＳトランジスタ、Ｎ１、Ｎ２は第１及び第２のＮ型ＭＯＳトランジスタ、Ｉ２は第２のインバータである。尚、本実施の形態で使用するトランジスタは、ＭＯＳ(Metal Oxide Semiconductor)型に限らず、ＭＩＳ(Metal Insulator Semiconductor)型であればよいのは勿論である。このことは、以降の実施の形態でも同様である。前記第１及び第２のＰ型ＭＯＳトランジスタＰ１、Ｐ２は、その各ソースに第２の電源電圧ＶＤＤＨが供給されると共に、その一方のＭＯＳトランジスタのドレインが他方のＭＯＳトランジスタのゲートに接続されて、クロスカップル型となっている。第２のＰ型ＭＯＳトランジスタＰ２のドレインは、出力ノードｎ３として、後述するように第３のインバータＩ３を介して出力端子ｏｕｔに接続される。
【００２９】
また、前記レベル変換部Ｌにおいて、第１のＮ型ＭＯＳトランジスタＮ１は、そのゲートがレベル変換部Ｌの入力ノードｎ１とされ、このゲート（入力ノードｎ１）に第１のインバータＩ１を介して入力端子ｉｎからの反転入力信号が入力され、そのソースには接地電圧（所定電圧）ＶＳＳが供給され、そのドレインは前記第１のＰ型ＭＯＳトランジスタＰ１のドレインに接続され、この接続点はノードｎ２となる。前記第２のＮ型ＭＯＳトランジスタＮ２は、そのゲートが第２のインバータＩ２を介してレベル変換部Ｌの入力ノードｎ１に接続されて入力端子ｉｎの入力信号を受け、そのソースには接地電圧ＶＳＳが供給され、そのドレインは第２のＰ型ＭＯＳトランジスタＰ２のドレインに接続されて、この接続点がレベル変換部Ｌの出力ノードｎ３となる。前記第２のインバータＩ２は、第１の電源電圧ＶＤＤＬの供給を受け、第１のインバータＩ１と同様の信号反転動作を行う。
【００３０】
前記レベル変換部Ｌは、前記の構成により、入力ノードｎ１の信号レベル（即ち、入力端子ｉｎからの反転入力信号のレベル）を変換し、その振幅電圧（第１の電源電圧ＶＤＤＬ）をより大値の振幅電圧（第２の電源電圧ＶＤＤＨ）にする。具体的には、入力ノードｎ１の信号レベルが第１の電源電圧ＶＤＤＬのとき第２の電源電圧ＶＤＤＨに変換し、入力ノードｎ１の信号レベルが接地電圧ＶＳＳのとき接地電圧ＶＳＳに変換する。
【００３１】
前記レベル変換部Ｌの出力ノードｎ３は、第３のインバータＩ３を経て出力端子ｏｕｔに接続される。このインバータＩ３は、第２の電源電圧ＶＤＤＨの供給を受け、レベル変換部Ｌの出力ノードｎ３の信号のレベルを、同一振幅電圧のまま、接地電圧ＶＳＳのとき第２の電源電圧ＶＤＤＨに変換し、第２の電源電圧ＶＤＤＨのとき接地電圧ＶＳＳに変換する。
【００３２】
そして、本発明の特徴点として、前記レベル変換部Ｌの出力ノードｎ３には、自動遅延調整回路１０Ａが接続される。この自動遅延調整回路１０Ａは、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨの少なくと一方が変更された場合であっても、レベル変換部Ｌでレベル変換されて出力端子ｏｕｔから出力される出力信号の立上り遅延時間と立下り遅延時間とのバランスを自動調整する。この調整回路１０Ａは、具体的には、Ｎ型ＭＯＳトランジスタＮ３で構成される。このＭＯＳトランジスタＮ３は、そのソースに第２の電源電圧ＶＤＤＨが供給され、そのドレインにレベル変換部Ｌの出力ノードｎ３が接続され、そのゲートにはレベル変換部Ｌの入力ノードｎ１が接続される。
【００３３】
尚、本実施の形態では、レベル変換部Ｌの入力ノードｎ１及び出力ノードｎ３の前後に第１及び第３のインバータＩ１、Ｉ３を配置したが、これ等のインバータＩ１、Ｉ３は必ず配置する必要はない。配置しない基本型の場合には、以下に説明する入力信号及び出力信号の立上り及び立下りについては、それらを逆に考えれば良い。
【００３４】
次に、本実施の形態の自動遅延調整機能付きレベル変換回路の動作を説明する。ここでは、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い状況の場合を説明する。
【００３５】
この状況では、レベル変換部Ｌにおいて、Ｐ型ＭＯＳトランジスタＰ２のゲート-ソース間電圧Ｖｇｓが小さく、一方、Ｎ型ＭＯＳトランジスタＮ２のゲート-ソース間電圧Ｖｇｓは大きい。従って、Ｎ型ＭＯＳトランジスタＮ２に対するＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化し、入力信号ｉｎから出力信号ｏｕｔまでの立上り遅延時間に対する立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れることになる。
【００３６】
しかし、本実施の形態では、入力信号ｉｎが立下る際には、自動遅延調整回路１０のＮ型ＭＯＳトランジスタＮ３がＯＮとなることにより、第２の電源電圧ＶＤＤＨがレベル変換部Ｌの出力ノードｎ３に印加されて、この出力ノードｎ３に第２の電源電圧ＶＤＤＨに基づく電流が流れ込む。これにより、レベル変換部ＬのＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化した状況であっても、このＰ型ＭＯＳトランジスタＰ２を介して出力ノードｎ３に流れ込む電流に、前記自動遅延調整回路１０のＮ型ＭＯＳトランジスタＮ３から流れ込む電流が加わって、出力ノードｎ３に流れ込む電流量が多くなる。その結果、出力端子ｏｕｔからの出力信号の立下り遅延時間が短縮されて、立上り遅延時間とほぼ同時間となり、両遅延時間のバランスが良好に補償されることになる。
【００３７】
図３は、本実施の形態について、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨを変更した場合の出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬの変化特性を示す。同図は、図１７に示した従来のレベル変換回路についての特性図と同条件下で算出されている。図１７の従来例では、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨを変化させると、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとの間で大きく時間差が生じ、バランスが崩れるという問題が生じたが、本実施の形態では、図３に示すように、電源電圧を変化させても遅延時間のバランス劣化を抑えることができる。
【００３８】
このように、本実施の形態によれば、第１及び第２の電源電圧ＶＤＤＬ、ＶＤＤＨの一方又は双方を変更した場合であっても、出力信号の立下り遅延時間ｔｐＨＬを短く調整して、立上り遅延時間ｔｐＬＨに近づけることができるので、この両遅延時間の特性のバランスを良好にすることができる。
【００３９】
（第２の実施の形態）
以下、本発明の第２の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００４０】
図４は、本実施の形態の自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、図２に示したレベル変換回路と基本的な構成は同様であるが、自動遅延調整回路１０Ｂには、Ｎ型ＭＯＳトランジスタＮ３に加えて、Ｐ型ＭＯＳトランジスタＰ３が追加して配置される点が異なる。
【００４１】
前記自動遅延調整回路１０Ｂにおいて、Ｎ型ＭＯＳトランジスタＮ３は、ソースが前記出力端子ｏｕｔに接続され、ゲートがレベル変換部Ｌの入力ノードｎ１に接続される。更に、Ｐ型ＭＯＳトランジスタＰ３は、ドレインが前記Ｎ型ＭＯＳトランジスタＮ３のドレインに接続され、ソースに第１の電源電圧ＶＤＤＬが供給され、ゲートに第２の電源電圧ＶＤＤＨが供給される。
【００４２】
本実施の形態では、例えば、第１の電源ＶＤＤＬが第２の電源ＶＤＤＨに比して高い場合には、Ｎ型ＭＯＳトランジスタＮ２に対するＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間ｔｐＬＨに対して立下り遅延時間ｔｐＨＬが増大し、両者のバランスが大きく崩れる状況となるが、自動遅延調整回路１０Ｂでは、Ｐ型ＭＯＳトランジスタＰ３が、そのゲート-ソース間電圧Ｖｇｓ（＝｜ＶＤＤＨ−ＶＤＤＬ｜）がそのしきい値電圧Ｖｔｈ（例えば０．６ｖ）以上のとき、ＯＮしていて、入力信号の立下り時には、Ｎ型ＭＯＳトランジスタＮ３がＯＮする。これにより、前記第１の実施の形態の自動遅延調整回路１０Ａと同様に、第２の電源電圧ＶＤＤＨに基づく電流が出力ノードｎ３に流れ込むので、出力ノードｎ３の立上りが補償されて、出力信号の立下り遅延時間ｔｐＨＬの増大が有効に抑えられる。
【００４３】
更に、自動遅延調整回路１０Ｂでは、第１の電源電圧ＶＤＤＬと第２の電源電圧ＶＤＤＨとの電位差に応じて、Ｐ型ＭＯＳトランジスタＰ３の駆動能力が変化し、第１の電源電圧ＶＤＤＬが大きく、第２の電源電圧ＶＤＤが小さいほど、Ｐ型ＭＯＳトランジスタＰ３の駆動能力が高くなるので、立上り及び立下りの遅延時間のバランスが大きく崩れる電源電圧条件であればあるほど、第２の電源電圧ＶＤＤＨに基いて出力ノードｎ３に流れ込む電流量が多くなり、補償効果も大きくなるという利点がある。
【００４４】
加えて、図５に示すように、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに対して低い状況（｜ＶＤＤＨ−ＶＤＤＬ｜＜Ｖｔｈ）、すなわち、出力信号の立上り及び立下りの遅延時間のバランスが比較的良好に保持されている状況であって、遅延調整回路１０Ｂの動作が不必要となる条件下では、Ｐ型ＭＯＳトランジスタＰ３がＯＦＦして、レベル変換部Ｌの出力ノードｎ３の立上りの補償を自動的に停止する。従って、レベル変換回路全体としてトランジスタの無駄な遷移動作を行わず、低消費電力になる利点がある。
【００４５】
このように、本実施の形態によれば、第１及び第２の電源電圧の一方又は双方を変更した場合であっても、自動的に出力信号の立上り及び立下りの遅延時間のバランスを確保できると共に、遅延時間の調整機能の不要時には、自動遅延調整回路１０Ｂを自動で停止できる。
【００４６】
（第３の実施の形態）
以下、本発明の第３の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００４７】
図６は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路１０Ｃとして、カレントミラー回路１５を備えたものである。
【００４８】
前記カレントミラー回路１５は、第１のＮ型ＭＯＳトランジスタＮ３と、第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４とを有する。前記第１のＮ型ＭＯＳトランジスタＮ３は、ソースに接地電圧ＶＳＳが供給され、ドレインが前記第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲートに接続され、ゲートがレベル変換部Ｌの入力ノードｎ１に接続される。また、第１のＰ型ＭＯＳトランジスタＰ３は、ドレインが第１のＮ型ＭＯＳトランジスタＮ３のドレインに接続され、ソースに前記第２の電源電圧ＶＤＤＨが供給される。更に、第２のＰ型ＭＯＳトランジスタＰ４は、ドレインがレベル変換部Ｌの出力ノードｎ３に接続され、ソースに第２の電源電圧ＶＤＤＨが供給される。
【００４９】
本実施の形態では、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、既述の通り、Ｎ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間ｔｐＬＨに対して立下り遅延時間ｔｐＨＬが増大して、両遅延時間のバランスが大きく崩れる状況となるが、入力信号が立下る際には、カレントミラー回路１５では、Ｎ型ＭＯＳトランジスタＮ３がＯＮし、これに伴いＰ型ＭＯＳトランジスタＰ３、Ｐ４もＯＮすることにより、レベル変換部Ｌの出力ノードｎ３には第２の電源電圧ＶＤＤＨに基づく電流がＰ型ＭＯＳトランジスタＰ４を経て流れ込み、この出力ノードｎ３での信号の立上りが補償されるので、出力端子ｏｕｔの出力信号の立下り遅延時間ｔｐＨＬの増大が効果的に抑制されて、立上り遅延時間ｔｐＬＨと立上り遅延時間ｔｐＨＬとのバランスが良好に確保される。
【００５０】
その際、カレントミラー回路１５のＰ型ＭＯＳトランジスタＰ４を経て電流を補償供給するので、Ｎ型ＭＯＳトランジスタを経て電流を供給する場合に比して、第２の電源電圧ＶＤＤＨに基づく供給電流量を多くでき、立下り遅延時間ｔｐＨＬの増大をより一層有効に抑制することができる。
【００５１】
一方、入力信号が立上る場合には、レベル変換部Ｌの出力ノードｎ３の信号は立下りとなるが、カレントミラー回路１５のＮ型ＭＯＳトランジスタＮ３がＯＦＦとなると、カレントミラー回路１５のノードｎ４（第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲート）の電位がＰ型ＭＯＳトランジスタＰ３の駆動によって上昇し、Ｐ型ＭＯＳトランジスタＰ４をＯＦＦするので、カレントミラー回路１５を経た電流の補償供給は停止される。
【００５２】
（第４の実施の形態）
以下、本発明の第４の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００５３】
図７は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図の本実施の形態のレベル変換回路は、自動遅延調整回路１０Ｄとして、図６に示した自動遅延調整回路１０Ｃカレントミラー回路１５に、更に、第２のＮ型ＭＯＳトランジスタＮ４を付加して、カレントミラー回路１５’とした点が特徴である。
【００５４】
前記第２のＮ型ＭＯＳトランジスタＮ４は、第１のＮ型ＭＯＳトランジスタＮ３と第１のＰ型ＭＯＳトランジスタＰ３との間に配置されていて、そのソースが第１のＮ型ＭＯＳトランジスタＮ３のドレインに、そのドレインが第１のＰ型ＭＯＳトランジスタＰ３のドレインに接続され、そのゲートが第３のインバータＩ３と出力端子ｏｕｔとの間に接続されている。
【００５５】
本実施の形態では、入力信号が立下る前の段階、即ち、第１の電源電圧ＶＤＤＬにある状態では、カレントミラー回路１５’の第２のＮ型ＭＯＳトランジスタＮ４は、出力端子ｏｕｔの出力信号が第２の電源電圧ＶＤＤＨにあるのに伴いＯＮしている。その後、入力信号が立ち下がると、カレントミラー回路１５’では、第３の実施の形態で既述した通り、第１のＮ型ＭＯＳトランジスタＮ３及び第１及び第２のＰ型ＭＯＳトランジスタＰ３、Ｐ４がＯＮして、第２の電源電圧ＶＤＤＨに基づくＰ型ＭＯＳトランジスタＰ４を経た電流がレベル変換部Ｌの出力ノードｎ３に供給され、出力ノードｎ３の信号の立上り（即ち、出力信号の立下り）が補償される。
【００５６】
そして、レベル変換部Ｌの出力ノードｎ３がＨレベル（第２の電源電圧ＶＤＤＨ）に移行するに従って、カレントミラー回路１５’のＮ型ＭＯＳトランジスタＮ４がＯＦＦに移行するため、カレントミラー回路１５’では、Ｐ型ＭＯＳトランジスタＰ３の駆動によってノードｎ４の電位が直ちに上昇し、Ｐ型ＭＯＳトランジスタＰ４がＯＦＦする。これにより、とノードｎ４の電位がＰ型ＭＯＳトランジスタＰ３の駆動によって上昇し、Ｐ型ＭＯＳトランジスタＰ４がＯＦＦして、カレントミラー回路１５’によるレベル変換部Ｌの出力ノードｎ３への電流の補償供給が停止する。
【００５７】
このように、本実施の形態によれば、第１及び第２の電源電圧を変更した場合であっても、自動遅延調整回路１０Ｄの動作と非動作とを自己制御できる帰還回路を具備しているので、出力信号の立上り遅延時間と立下り遅延時間の遅延特性のバランスを良好にするに留まらず、効率的なバランス調整力を備えた自動遅延調整機能付きレベル変換回路を実現することができる。
【００５８】
（第５の実施の形態）
次に、本発明の第５の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００５９】
図８は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路は、自動遅延調整回路１０Ｅがレベル変換回路Ｌの入力ノードｎ１側に配置される。
【００６０】
前記自動遅延調整回路１０Ｅは、第１のインバータＩ１を構成する直列接続されたＰ型ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ５のうち、Ｎ型ＭＯＳトランジスタＮ５と、このＮ型ＭＯＳトランジスタ（第１のＮ型トランジスタ）Ｎ５に直列接続された第２のＮ型ＭＯＳトランジスタＮ４とを備える。前記第１のＮ型ＭＯＳトランジスタＮ５は、そのゲートが入力端子ｉｎに接続され、そのドレインがレベル変換部Ｌの入力ノードｎ１に接続される。また、第２のＮ型ＭＯＳトランジスタＮ４は、そのソースに接地電圧ＶＳＳが供給され、そのドレインが第１のＮ型ＭＯＳトランジスタＮ５のソースに接続され、そのゲートには第２の電源電圧ＶＤＤＨが供給されている。
【００６１】
本実施の形態では、第１の電源電圧ＶＤＤＬが高電圧に、第２の電源電圧ＶＤＤＨが低電圧に設定された場合には、図３から判るように、出力信号の立下り遅延時間ｔｐＨＬは、立上り遅延時間ｔｐＬＨに対して長く、両者の時間差は大きくなる状況となる。しかし、第２の電源電圧ＶＤＤＨが低電圧に設定されるほど、自動遅延調整回路１０ＥのＮ型ＭＯＳトランジスタＮ４の駆動能力は低くなる。従って、入力信号の立上り時には、第１のインバータＩ１のＮ型ＭＯＳトランジスタＮ５は通常の駆動能力でＯＮしても、自動遅延調整回路１０ＥのＮ型ＭＯＳトランジスタＮ４によってレベル変換部Ｌの入力ノードｎ１から接地に流れ出る電流の減少変化が小さくなり、レベル変換部Ｌの入力ノードｎ１の電圧の低下変化は小さくなって、この入力ノードｎ１の立下り遅延時間が長く延ばされる。その結果、図９に示すように、レベル変換部Ｌでは、出力ノードｎ３の立下り遅延時間が長くなって、出力端子ｏｕｔの出力信号の立上り遅延時間ｔｐＬＨも長く延ばされる。よって、出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとが長い遅延時間側に調整されて、両遅延時間ｔｐＬＨ、ｔｐＨＬのバランスが良好に補償される。
【００６２】
（第６の実施の形態）
続いて、本発明の第６の実施の形態の自動遅延調整機能付きレベル変換回路について図１０を参照しながら説明する。
【００６３】
本実施の形態のレベル変換回路は、図２に示した第１の実施の形態と図８に示した第５の実施の形態とを組合せたものである。
【００６４】
即ち、図１０のレベル変換回路では、２つの自動遅延調整回路１０Ａ、１０Ｅを有する。一方の自動遅延調整回路１０Ａは、レベル変換部Ｌの出力ノードｎ３に接続されてレベル変換部Ｌの入力ノードｎ１の電位に応じて動作するＮ型ＭＯＳトランジスタＮ３から構成される。また、他方の自動遅延調整回路１０Ｅは、第１のインバータＩ１のＮ型ＭＯＳトランジスタ（第１のトランジスタ）Ｎ５に直列に接続された第２のＮ型ＭＯＳトランジスタＮ４を備えて、構成される。
【００６５】
従って、本実施の形態では、第１の実施の形態と第５の実施の形態とを組合せた作用効果が得られる。すなわち、自動遅延調整回路１０Ａによって、出力信号の立下り遅延時間ｔｐＨＬが短く調整される一方、自動遅延調整回路１０Ｅによって、出力信号の立上り遅延時間ｔｐＬＨが長く調整されて、両遅延時間のほぼ中間的な遅延時間で両遅延時間ｔｐＨＬ、ｔｐＬＨのバランスが確保される。
【００６６】
（第７の実施の形態）
更に、本発明の第７の実施の形態の自動遅延調整機能付きレベル変換回路について図１１を参照しながら説明する。
【００６７】
図１１のレベル変換回路は、前記図８に示した第５の実施の形態の自動遅延調整回路１０Ｅの配置位置を変更したものである。すなわち、本実施の形態では、自動遅延調整回路１０Ｆがレベル変換部Ｌの出力ノードｎ３側に配置される。この自動遅延調整回路１０Ｆも、図８に示した自動遅延調整回路１０Ｅと同様に、直列接続された第１及び第２のＮ型ＭＯＳトランジスタＮ６、Ｎ４よりなるが、第１のＮ型ＭＯＳトランジスタＮ６は、第３のインバータＩ３を構成するＰ型ＭＯＳトランジスタＰ６及びＮ型ＭＯＳトランジスタＮ６のうちＮ型ＭＯＳトランジスタＮ６で兼用される。兼用された第１のＮ型ＭＯＳトランジスタＮ６は、そのゲートがレベル変換部Ｌの出力ノードｎ３に接続され、ドレインが出力端子ｏｕｔに接続され、ソースが第２のＮ型ＭＯＳトランジスタＮ４のドレインに接続される。また、第２のＮ型ＭＯＳトランジスタＮ４のゲートには第１の電源電圧ＶＤＤＬが供給される。
【００６８】
従って、本実施の形態では、第１の電源電圧ＶＤＤＬが高電圧に、第２の電源電圧ＶＤＤＨが低電圧に設定された場合には、図３から判るように、出力信号の立下り遅延時間ｔｐＨＬは、立上り遅延時間ｔｐＬＨに対して長く、両者の時間差は大きくなる状況となる。しかし、第１の電源電圧ＶＤＤＬが高電圧に設定されるほど、自動遅延調整回路１０ＦのＮ型ＭＯＳトランジスタＮ４の駆動能力が高くなる。従って、入力信号の立下り時において、レベル変換部Ｌの出力ノードｎ３の信号の立上りがＰ型ＭＯＳトランジスタＰ２の駆動能力の劣化に起因して遅くなっても、自動遅延調整回路１０ＦのＮ型ＭＯＳトランジスタＮ４によって出力端子ｏｕｔから接地に流れ出る電流量が多くなって、出力端子ｏｕｔの電圧の低下変化は大きくなって、この出力端子ｏｕｔの信号の立下り遅延時間ｔｐＨＬが短くなる。よって、出力信号の立上り遅延時間ｔｐＬＨが短くても、立下り遅延時間ｔｐＨＬが短く調整されて、両遅延時間ｔｐＬＨ、ｔｐＨＬのバランスが良好に補償される。
【００６９】
（第８の実施の形態）
以下、本発明第８の実施の形態の自動遅延調整機能付きレベル変換回路について図面を参照しながら説明する。
【００７０】
図１２は本実施の形態における自動遅延調整機能付きレベル変換回路の回路図を示す。同図のレベル変換回路では、レベル変換部Ｌが、第１及び第２のＰ型ＭＯＳトランジスタＰ１、Ｐ２と、第３及び第４のＮ型ＭＯＳトランジスタＮ１、Ｎ２と、第２のインバータＩ２とからなるクロスラッチ型で構成される場合に、自動遅延調整回路１０Ｇは、第５のＮ型ＭＯＳトランジスタＮ４と、第６のＮ型ＭＯＳトランジスタＮ３とを備える。
【００７１】
前記自動遅延調整回路１０Ｇにおいて、第５のＮ型ＭＯＳトランジスタＮ４は、前記レベル変換部Ｌの第４のＮ型ＭＯＳトランジスタＮ２と直列接続されていて、そのドレインが前記第４のＮ型ＭＯＳトランジスタＮ２のソースに接続され、そのソースに接地電圧ＶＳＳが供給され、そのゲートには第２の電源電圧ＶＤＤＨが供給される。更に、第６のＮ型ＭＯＳトランジスタＮ３は、前記レベル変換部Ｌの第３のＮ型ＭＯＳトランジスタＮ１と直列接続されていて、そのドレインが前記第３のＮ型ＭＯＳトランジスタＮ１のソースに接続され、そのソースに接地電圧ＶＳＳが供給され、そのゲートには第１の電源電圧ＶＤＤＬが供給される。
【００７２】
例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、レベル変換部ＬのＮ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力ノードｎ３の信号の立上り遅延時間が立下り遅延時間よりも大きい状況となるが、本実施の形態では、自動遅延調整回路１０Ｇでは、第６のＮ型ＭＯＳトランジスタＮ３に対して第５のＮ型ＭＯＳトランジスタＮ４の駆動能力が抑制されるので、レベル変換部Ｌの出力ノードｎ３の立下り遅延時間は立上り遅延時間よりも長くなる特性がある。
【００７３】
従って、本実施の形態では、レベル変換部ＬのＰ型ＭＯＳトランジスタＰ２の駆動能力の劣化と、第５のＮ型ＭＯＳトランジスタＮ４の駆動能力の強制的な抑制とが、拮抗することにより、結果的に、出力端子ｏｕｔの出力信号の立上り遅延時間ｔｐＬＨと立下り遅延時間ｔｐＨＬとがほぼ等しくなる傾向を示し、立上り及び立下りの遅延時間のバランスが良くなる。
【００７４】
（本発明の第１の関連技術）
以下、本発明に関連する技術のレベル変換回路について図面を参照しながら説明する。
【００７５】
図１３は本関連技術におけるレベル変換回路の回路図を示す。同図のレベル変換回路は、図７に示したレベル変換回路のカレントミラー回路１５’において、Ｐ型ＭＯＳトランジスタＰ３のドレインとＮ型ＭＯＳトランジスタＮ３のドレインとの間に直列接続されたＮ型ＭＯＳトランジスタＮ４のゲートを、出力端子ｏｕｔには接続せず、制御端子ｃｎｔに接続して、外部からこの制御端子ｃｎｔを介して制御信号をＮ型ＭＯＳトランジスタＮ４に与えて、制御しようとするものである。
【００７６】
本関連技術では、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、レベル変換部Ｌでは、Ｎ型ＭＯＳトランジスタＮ２に対してＰ型ＭＯＳトランジスタＰ２の駆動能力が劣化して、出力信号の立上り遅延時間に対する立下り遅延時間が増大し、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる際には、制御端子ｃｎｔにＨ（ハイ）レベルの制御信号を印加し、Ｎ型ＭＯＳトランジスタＮ４を常にＯＮさせた状態で、入力信号が立下る時にはＮ型ＭＯＳトランジスタＮ３がＯＮとなることにより、レベル変換部Ｌの出力ノードｎ３の信号の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して低い場合には、遅延時間の調整機能は不必要となるため、制御端子ｃｎｔにＬレベルの制御信号を印加して、Ｎ型ＭＯＳトランジスタＮ４を常にＯＦＦさせておけば、遅延時間の調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作を行うことがなく、低消費電力化が図れる利点がある。
【００７７】
このように、本関連技術では、電源電圧を変更した場合には、自動ではないが、制御端子ｃｎｔからの制御信号の入力により、遅延調整機能のＯＮとＯＦＦとを選択でき、出力信号の立上り遅延時間と立下り遅延時間特性とのバランスを良好にできると共に、効率的なバランス調整力を備えることが可能である。
【００７８】
（本発明の第２の関連技術）
次に、本発明の第２の関連技術のレベル変換回路について図面を参照しながら説明する。
【００７９】
図１４は本関連技術の回路図を示す。同図のレベル変換回路は、図４に示した本発明の第２の実施の形態のレベル変換回路において、自動遅延調整回路１０ＢのＰ型ＭＯＳトランジスタＰ３のゲートに、第２の電源電圧ＶＤＤＨを供給せず、制御端子ｃｎｔを接続して、外部から制御信号を制御端子ｃｎｔを経てＰ型ＭＯＳトランジスタＰ３に入力して、その動作を制御しようとするものである。
【００８０】
本関連技術では、既述の通り、例えば、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して高い場合には、出力信号の立上り遅延時間に対して立下り遅延時間が増大して、両遅延時間のバランスが大きく崩れる状況となるが、このバランスが大きく崩れる場合に限り、制御端子ｃｎｔにＬレベルの制御信号を印加して、Ｐ型ＭＯＳトランジスタＰ３を常にＯＮさせた状態で、入力信号の立下り時には、Ｎ型ＭＯＳトランジスタＮ３がＯＮとなることにより、レベル変換部Ｌの出力ノードｎ３の立上りを補償して、出力信号の立下り遅延時間の増大を抑える。また、逆に、第１の電源電圧ＶＤＤＬが第２の電源電圧ＶＤＤＨに比して低い場合には、遅延調整機能が不必要となるため、制御端子ｃｎｔにＨレベルの制御信号を印加して、Ｐ型ＭＯＳトランジスタＰ３を常にＯＦＦさせておけば、遅延調整機能を不能とさせることができ、レベル変換回路全体としてトランジスタの無駄な遷移動作なくして、低消費電力を図ることができる利点がある。
【００８１】
以上、関連技術を説明したが、既述した本発明の実施の形態において、遅延調整機能を発揮させたい場合に、半導体装置内に流れる補償電流の導通と遮断を制御信号により選択できる機能を有した制御端子を付加し、具備させれば、電源電圧を変更した場合であっても、制御端子からの制御信号により遅延調整機能のオンとオフとを選択でき、出力信号の立上り遅延時間と立下り遅延時間との遅延特性のバランスを良好にできると共に、効率的なバランス調整力を備えたレベル変換回路を実現することができる。
【００８２】
尚、既述した関連技術では、使用条件及び用途によっては立上り遅延時間と立下り遅延時間とが不均衡であることが要求される場合にも対応でき、必要に応じて、出力信号の立上り及び立下り遅延時間のバランス量を大幅に調整することが可能である。
【００８３】
【発明の効果】
以上説明したように、本発明の自動遅延調整機能付きレベル変換回路によれば、レベル変換前後の電源電圧の変更に伴い、出力端子からの出力信号の立上り遅延時間が立下り遅延時間よりも長くなって、アンバラスが生じた場合であっても、そのアンバランスを自動補正する自動遅延調整回路を設けたので、レベル変換前後の電源電圧の値に拘わらず、常に、適切な遅延特性でもって入力信号をレベル変換できる効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の自動遅延調整機能付きレベル変換回路を用いたシステムのブロック構成を示す図である。
【図２】 同実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図３】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図４】 本発明の第２の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図５】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図６】 本発明の第３の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図７】 本発明の第４の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図８】 本発明の第５の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図９】 同自動遅延調整機能付きレベル変換回路の遅延時間特性を示す図である。
【図１０】 本発明の第６の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１１】 本発明の第７の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１２】 本発明の第８の実施の形態の自動遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１３】 本発明の第１の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１４】 本発明の第２の関連技術の遅延調整機能付きレベル変換回路の内部構成を示す回路図である。
【図１５】 従来のレベル変換回路の構成を示す回路図である。
【図１６】 従来のレベル変換回路において出力信号の立上り遅延時間と立下り遅延時間とを説明する図である。
【図１７】 同レベル変換回路において第１の電源電圧と第２の電源電圧とを変更した場合の出力信号の立上り遅延時間特性及び立下り遅延時間特性を示す図である。
【符号の説明】
１ 第１の論理回路
２ 第１の電源
３ 第２の論理回路
４ 第２の電源
５ レベル変換回路
６ 制御部
ＶＤＤＨ 第２の電源電圧
ＶＤＤＬ 第１の電源電圧
ＶＳＳ 接地電圧
ｉｎ 入力端子
Ｌ レベル変換部
ｏｕｔ 出力端子
ｎ１ 入力ノード
ｎ３ 出力ノード
Ｐ１、Ｐ２、Ｐ３、Ｐ４ Ｐ型ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４ Ｎ型ＭＯＳトランジスタ
１０Ａ〜１０Ｇ 自動遅延調整回路
１５、１５’ カレントミラー回路
Ｉ２ 第２のインバータ回路
Claims (4)
- 第１の電源電位を供給するノードと第１のノードとの間にドレインとソースの経路を有し、ゲート電極に入力信号が入力される第１のＰ型トランジスタと、
前記第１のノードと基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第１及び第２のＮ型トランジスタであって、前記第１のＮ型トランジスタのゲート電極には前記入力信号が入力され、前記第２のＮ型トランジスタのゲート電極は第２の電源電位を供給するノードと電気的に接続されたものである前記第１及び第２のＮ型トランジスタと、
前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第１の反転信号を出力する第１のインバータと、
前記第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第３のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は第３のノードと電気的に接続され、前記第３のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第２のＰ型トランジスタ及び前記第３のＮ型トランジスタと、
前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第３のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第４のＮ型トランジスタであって、前記第３のＰ型トランジスタのゲート電極は前記第２のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極には前記第１のインバータによって出力された前記第１の反転信号が入力されたものである前記第３のＰ型トランジスタ及び前記第４のＮ型トランジスタと、
前記第３のノードを介して供給される信号を受け、前記第２の電源電位と前記基準電位との電位差に応じて、前記第３のノードを介して供給される信号の論理を反転した第２の反転信号を出力信号として出力する第２のインバータとを備えた
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有し、ゲート電極が前記第１のノードに電気的に接続されている第５のＮ型トランジスタをさらに備えた
ことを特徴とする請求項１記載の自動遅延調整機能付きレベル変換回路。 - 入力信号を受け、第１の電源電位と基準電位との電位差に応じて、第１のノードに前記入力信号の論理を反転した第１の反転信号を出力する第１のインバータと、
前記第１のノードを介して供給される信号を受け、前記第１の電源電位と前記基準電位との電位差に応じて、前記第１のノードを介して供給される信号の論理を反転した第２の反転信号を出力する第２のインバータと、
第２の電源電位を供給するノードと第２のノードとの間にドレインとソースの経路を有するように設けられた第１のＰ型トランジスタと、前記第２のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第１のＮ型トランジスタであって、前記第１のＰ型トランジスタのゲート電極は第３のノードと電気的に接続され、前記第１のＮ型トランジスタのゲート電極は前記第１のノードと電気的に接続されたものである前記第１のＰ型トランジスタ及び前記第１のＮ型トランジスタと、
前記第２の電源電位を供給するノードと前記第３のノードとの間にドレインとソースの経路を有するように設けられた第２のＰ型トランジスタと、前記第３のノードと前記基準電位を供給するノードとの間にドレインとソースの経路を有するように設けられた第２のＮ型トランジスタであって、前記第２のＰ型トランジスタのゲート電極は前記第２のノー ドと電気的に接続され、前記第２のＮ型トランジスタのゲート電極には前記第２のインバータによって出力された前記第２の反転信号が入力されたものである前記第２のＰ型トランジスタ及び前記第２のＮ型トランジスタと、
前記第２の電源電位を供給するノードと出力ノードとの間にドレインとソースの経路を有し、ゲート電極は前記第３のノードと電気的に接続されている第３のＰ型トランジスタと、
前記出力ノードと前記基準電位を供給するノードとの間にドレインとソースの経路が直列に形成されるよう設けられた第３及び第４のＮ型トランジスタであって、前記第３のＮ型トランジスタのゲート電極は前記第３のノードと電気的に接続され、前記第４のＮ型トランジスタのゲート電極は前記第１の電源電位を供給するノードと電気的に接続されたものである前記第３及び第４のＮ型トランジスタとを備えた
ことを特徴とする自動遅延調整機能付きレベル変換回路。 - 前記第１のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第５のＮ型トランジスタと、
前記第２のＮ型トランジスタと前記基準電位を供給するノードとの間にドレインとソースの経路を有し、ゲート電極は前記第１の電源電位を供給するノードと電気的に接続されている第６のＮ型トランジスタをさらに備えた
ことを特徴とする請求項３記載の自動遅延調整機能付きレベル変換回路。
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