JP2004228879A - レベルシフト回路 - Google Patents
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Abstract
【課題】電源電圧が低下してもレベルシフト回路の動作速度が低下せず、かつ、2電源間を過渡的に流れる貫通電流を抑制する。
【解決手段】レベルシフト回路を構成するラッチ回路は、PMOSトランジスタPAとPBをクロスカップルさせた構成を有し、高電源のVDD3が印加されている。そのラッチ回路の2つの節点OUT/OUTBにゲート/ドレインを各々接続し、ソースをラッチ回路の入力端子INBと接続する。入力端子INに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点OUTBの電位は充電トランジスタNCを経由して低電源のVDDにより充電される。節点OUT/OUTBの電位が反転すると充電トランジスタNCは自動的に非導通状態となり、VDD3からVDDへの貫通電流が抑制される。
【選択図】 図1
【解決手段】レベルシフト回路を構成するラッチ回路は、PMOSトランジスタPAとPBをクロスカップルさせた構成を有し、高電源のVDD3が印加されている。そのラッチ回路の2つの節点OUT/OUTBにゲート/ドレインを各々接続し、ソースをラッチ回路の入力端子INBと接続する。入力端子INに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点OUTBの電位は充電トランジスタNCを経由して低電源のVDDにより充電される。節点OUT/OUTBの電位が反転すると充電トランジスタNCは自動的に非導通状態となり、VDD3からVDDへの貫通電流が抑制される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、異なる電源電圧が各々印加される回路間に接続することにより、それら回路間の入力信号振幅と出力信号振幅との整合を図るレベルシフト回路に関する。
【0002】
【従来の技術】
近年の半導体集積回路は、その回路を形成するトランジスタサイズの微細化に対応すべく、低電圧化する電源電圧で動作することが求められる。同時に、多様な用途に適合できるよう、半導体集積回路は、広い電源電圧範囲で動作することが求められている。このため、半導体集積回路を構成する回路は、印加された外部電源で動作する入出力回路部と、その外部電源を降圧電源回路で降圧した内部電源で動作する内部回路から構成されることも多い。
【0003】
異なる電源電圧で動作する回路間には、レベルシフト回路が必要となる。図9は、周知のレベルシフト回路の例(特許文献1及び特許文献2においても、ほとんど類似の回路が従来技術として説明されている。)である。図9において、インバータ回路INV1、INV2、及びレベルシフタ部LSは同一の半導体集積回路に形成されている。
【0004】
インバータINV1は、P型MOSトランジスタ(以下、PMOSと記す。)P1とN型MOSトランジスタ(以下、NMOSと記す。)N1から構成され、インバータINV2は、PMOS P2とNMOS N2から構成される。各インバータINV1及びINV2には、電源電圧VDD(以下、「VDD」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。)が供給される。レベルシフタ部LSは、ソースが電源電圧VDD3(以下、「VDD3」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。)に接続され、ゲートとドレインが互いにクロスカップル接続されたPMOS PA及びPBと、それらPA及びPBのドレインと接地電位配線間に接続されるNMOS NA及びNBとからなる。NA及びNBのゲートには、各々、INV2及びINV1の出力信号が印加される。
【0005】
図9では、同一の半導体集積回路に、高電源電圧であるVDD3(例えば、3.3V)と低電源電圧であるVDD(例えば、1.3V)とが印加される。この場合、半導体集積回路に2つの電源電圧VDD及びVDD3を印加するか、電源電圧VDD3から図示しない内部降圧電源回路を介して電源電圧VDDを発生させてもよい。
【0006】
電源電圧VDDで動作する内部回路(図示せず)の出力信号は、信号の振幅が0/VDD(信号のロウレベルが0V、信号のハイレベルがVDDを意味する。以下、同じ。)であり、インバータ INV1の入力端子INに印加される。この信号は、インバータ INV1及びINV2を介してレベルシフタ部LSに差動信号として入力される。レベルシフタ部LSは、振幅が0/VDDである信号を振幅増幅してが0/VDD3である信号にとして出力端子OUTに出力し、電源電圧VDD3が印加されるインバータINVAを駆動する。
【0007】
図10は、特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路である。図10において、PMOS PC、PD、及び2段のインバータからなるDelay Gateは、出力端子OUTのハイレベルをロウレベルから高速に引き上げるものである。
【0008】
【特許文献1】
特開2000−91894号公報
【特許文献2】
特許第3055515号明細書
【0009】
【発明が解決しようとする課題】
しかしながら、これらの従来技術にはいくつかの課題がある。図9の周知のレベルシフト回路では、一般的に、NMOS NA及びNBの負荷駆動能力をPMOS PA及びPBの負荷駆動能力より大きくしている。レベルシフタ部LSにおける節点OUT及びOUTBの電位は、直列接続されたNMOSとPMOSの負荷駆動能力比、換言すれば、導通抵抗値で決定されるからである。従って、NMOSとPMOSの負荷駆動能力比が同程度では、レベルシフタ部LSへの入力信号であるINP及びINBの変化に対し、節点OUT及びOUTBの応答時間が長くなる。同時に、それら節点の電位が反転するまでNMOSとPMOSがともに導通状態となる結果、電源VDD3とGND間に電流が流れ、レベルシフタ部LSで不要な消費電力が発生する。これらの問題を回避するため、上述の通り、レベルシフタ部LSへの入力信号で制御されるNMOSのゲート幅をPMOSのゲート幅より大きくする。この結果、PMOSに対してNMOSのレイアウト面積が大きくなり、さらに、節点OUT及びOUTBのロウレベルからハイレベルへの反転時間が長くなるという問題が発生する。
【0010】
図11は、図9のレベルシフト回路におけるレベルシフタ部LSを構成するNMOS NA及びNBに関し、それらのゲートチャネル幅Wを同じ値で変化させた場合のレベルシフト回路の遅延時間(入力端子INから出力端子OUTまでの信号の遅延時間)を回路シミュレーションした結果である。電源電圧VDDの値が0.9V及び1.3Vとした場合における、出力端子OUTにおける出力波形の立ち上がり時間(rise遅延)と立ち下がり時間(fall遅延)別に、遅延時間を計算した。この結果、電源電圧VDDが低下すると、急激にレベルシフト回路の遅延時間が増加することがわかる。これは、レベルシフタ部LSを構成するNMOS NA及びNBのゲート幅の減少にともない、遅延時間の電源電圧依存性が顕著になるからである。
【0011】
図10の特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路は、図9のレベルシフト回路の上記課題を解決しようとするものである。図10において、節点OUTがロウレベルからハイレベルに変化する場合、NMOS NBは導通状態から非導通状態に変化する。この結果、節点OUTの電位は、PMOS PBにより電源電圧VDD3まで引き上げられるが、PMOS PB及びPDがその電位引き上げ動作を補助することにより、レベルシフト回路LSの動作速度を高速化しようとするものである。
【0012】
図12及び図13は、図10のレベルシフト回路におけるPMOS PB及びPDの効果を示すグラフである。図13に示すとおり、図9のレベルシフト回路(従来1)に比べて、図10のレベルシフト回路(従来2)では出力波形が立ち上がる場合の遅延時間(rise遅延値)は若干改善されている。しかしながら、図12に示すとおり、出力波形が立ち下がる場合の遅延時間(fall遅延値)は、図9のレベルシフト回路に対して改善はされない。レベルシフト回路の遅延時間としては、結局、図10のレベルシフト回路は図9のものと同程度の性能しか期待できないものとなる。
【0013】
特許文献1には、図9の周知のレベルシフト回路が有する課題のうち、レベルシフト回路の出力がハイレベルからロウレベルに変化する際に発生する貫通電流を抑制する構成が記載されている。図5の原理説明図によると、特許文献1のレベルシフト回路は、入力端子INの信号に応答して節点3のレベルがハイレベルからロウレベルに変化する際、節点4の電位をPMOSトランジスタP3とスイッチS1を介して電源VDD1まで引き上げることにより、節点3のレベル反転を加速させる構成を有するものである。さらに、節点3及び4のレベル反転が完了すると、PMOSトランジスタP1及びスイッチS1を経由した電源VDD2からVDD1へのリーク電流を防止するため、所定の遅延時間経過後、スイッチS1を非導通とする。
【0014】
図5の構成のうち、節点4の電位が反転した後にスイッチS1を導通状態から非導通状態に切り替える機能を実現するには、インバータからなる遅延回路が必要となる。この結果、遅延回路を構成するトランジスタが必要となる。さらに、節点4の電位変化を受けて動作するPMOSトランジスタP2のドレイン電位(節点3の電位)の変化と、そのドレイン電位に応答して動作するインバータ(遅延回路)という2段階の回路動作を経由して、スイッチS1の導通状態が制御される。この結果、スイッチS1の制御タイミングと節点4の変化タイミング間の同期をとることが困難となり、場合によっては、スイッチS1を非導通状態にするタイミングが遅れる結果、レベルシフト回路に貫通電流が発生する可能性もある。
【0015】
本発明の目的は、高集積、高速かつ低消費電力で動作するレベルシフト回路を提供することにある。
【0016】
【発明を解決するための手段】
本発明によるレベルシフト回路は、ドレインとゲートを相互接続(クロスカップル)した1対のトランジスタを負荷とするラッチ回路を有し、さらに、ロウレベルの状態にあるラッチ回路の節点電位を引き上げる充電トランジスタを有することを特徴とする。さらに、その充電トランジスタの導通状態は、ラッチ回路が有する2つの節点の電位により直接制御されることを特徴とする。
【0017】
レベルシフト回路を構成するラッチ回路は、第1の電源電圧とほぼ同一の振幅値を有し、論理レベルが互いに異なる相補信号を入力信号とし、その第1の電源電圧より高電位の第2の電源電圧とほぼ同一の振幅値を有する信号を出力する。ラッチ回路自身には第2の電源が供給され、入力信号に応答して相補的な論理レベルを保持する2つの節点電位の変動を出力信号として取り出すものである。本発明によるレベルシフト回路においては、このラッチ回路の節点電位を第1の電源により充電する充電トランジスタを有することを特徴とする。さらに、その充電トランジスタのゲートはラッチ回路の節点と直接接続されている。この結果、ロウレベルにある節点の電位が上昇し、さらに、クロスカップルされたラッチ回路の負荷トランジスタによるフィードバック効果で、その節点の電位変動が加速される。
【0018】
上記ラッチ回路自身のフィードバック効果で2つの節点電位が互いに反転を開始すると、本発明における充電トランジスタは自動的に導通状態から非導通状態に変化する。充電トランジスタのゲートが直接節点と接続されているためである。充電トランジスタが非導通状態となることにより、第2の電源から充電トランジスタを経由した第1の電源へのリーク電流が防止できる。
【0019】
本発明における充電トランジスタは、ドレインとゲートが、各々、ラッチ回路の2つの節点と接続される。即ち、ロウレベルからハイレベルに変化させようとする一方の節点に充電トランジスタのドレインを接続し、逆の変化をさせようとする他方の節点とゲートとを接続する。ロウレベルからハイレベルへと一方の節点の電位変化が起こると、充電トランジスタのゲート電位を制御する他方の節点の電位はハイレベルからロウレベルに変化するため、目的とする節点の充電が完了すると充電トランジスタは非導通状態となる。
【0020】
さらに、本発明における充電トランジスタは、ドレインとゲートをともに、ラッチ回路の一方の節点に接続してもよい。この場合、充電トランジスタは、第1の電源と一方の節点との間で、いわゆる、ダイオード接続された状態となる。
【0021】
充電トランジスタは、ラッチ回路の一方の節点だけでなく、他方の節点にも同時に接続するとより効果的であることはいうまでもない。これにより、振幅増幅すべき入力信号のハイレベルからロウレベル、さらにはその逆の変化に対しても、レベルシフト回路の出力信号の遅延が最小となる。
【0022】
充電トランジスタと節点との接続方法は2種類あるが、同時にその2つの接続状態にある充電トランジスタを本発明のレベルシフト回路に用いてもよい。
【0023】
【発明の実施の形態】
図1は、本発明の第1の実施形態例に係わるレベルシフト回路の回路図である。レベルシフト回路は、電源電圧VDDで動作する内部回路(図示せず)からの入力信号を入力端子INで受け、その反転信号を出力端子INBから出力するインバータINV(電源電圧はVDD)と、信号振幅が0/VDDである入力信号及びその反転信号を受け、信号振幅を0/VDD3まで増幅するレベルシフタ部LSから構成される。なお、図1において、インバータINVAは、LSの出力信号を受け電源電圧VDD3で動作する回路例であり、本実施例のレベルシフト回路に必須のものではない。レベルシフト回路の駆動能力を増幅させるための回路が必要な場合、適宜、INVAを追加してもよい。
【0024】
レベルシフタ部LSは、NMOS NCを除くと、図9の周知のレベルシフト回路におけるレベルシフタ部LSと同一の回路接続関係を有する。即ち、PMOS PA及びPBのソースは共に電源配線VDD3に接続され、ゲートとドレインは互いに相互接続(クロスカップル)される。NMOS NA及びNBは、そのドレインが各々PMOS PA及びPBのドレインと接続され、そのソースがGNDに接続される。換言すれば、レベルシフト回路は、ドレインとゲートを相互接続(クロスカップル)した1対のトランジスタを負荷とするラッチ回路である。NA及びNBのゲートには、振幅を増幅すべき入力信号と同相と逆相の信号が印加される。本実施例では、入力端子INへの入力信号とその反転信号を出力するインバータINVの出力信号をゲートに印加する例を示す。
【0025】
本実施例では、周知のレベルシフタ部LSに加えて、NMOS NCを有する。NCのソース/ドレインの一端は節点OUTBに、ゲートは節点OUTに各々接続される。NCのソース/ドレインの他端は、NMOS NBのゲートとともにインバータINVの出力端子に接続される。
【0026】
次に、図1のレベルシフト回路の動作について説明する。入力端子INに印加される入力信号がハイレベル(VDD)からロウレベル(GND)に変化したとする。入力信号がハイレベルの時、レベルシフタ部LSのNA及びPBは導通状態、NB及びPAは非導通状態となる。この結果、節点OUT及びOUTBは、各々、ハイレベル(VDD3)及びロウレベル(GND)を維持する。このとき、INVのPMOS P1は非導通状態、レベルシフタ部のNMOS NCは導通状態となっている。
【0027】
この状態から、入力信号がロウレベル(GND)に変化した場合、各トランジスタの動作状態の変化を説明する。まず、LSを構成するNA及びNB、INVを構成するP1及びN1の導通状態は入力信号の変化に応答して速やかに変化する。つまり、NAは導通状態から非導通状態、NBは非導通状態から導通状態に変化する。
【0028】
図9に示す周知のレベルシフト回路では、NAが非導通状態となっても、PAも非導通状態を維持するため、ロウレベルにある節点OUTBの電位変化は、節点OUTの電位変化により決定される。NBが導通状態となると、PBも導通状態を維持しているため、PBとNB間に貫通電流を流しながら、節点OUTの電位は緩やかにハイレベルからロウレベルに変化する。この節点OUTの電位低下がPAを非導通状態から導通状態に変化させ、この結果、節点OUTBの電位が上昇を開始する。つまり、従来のレベルシフタ部LSでは、節点OUT/OUTBの電位変化時間は、PB及びNBの電流駆動能力比で決定されていた。
【0029】
これに対し、本実施例では、節点OUTBの電位をロウレベルからハイレベルに引き上げるNMOS NCの動作により、節点OUT/OUTBの変化が高速に行われる。前述の通り、入力信号をハイレベルからロウレベルに変化させた場合、NAおよびPAは共に非導通状態となり、PBおよびNBは共に導通状態となる。これと同時に、導通状態になったP1と、入力信号が変化する以前から導通状態にあるNCとを経由して、ロウレベルにある節点OUTBは電源VDDにより充電される結果、電位上昇を開始する。
【0030】
P1が導通状態となった時点でのNCの電位関係は次のようになっている。即ち、節点OUTBに接続されるNCのソース/ドレインの一端はGND、節点OUTに接続されるNCのゲート電位はVDD3、出力端子INBに接続されるNCのソース/ドレインの他端はVDDである。この結果、節点OUTBの電位は、NCが導通状態を維持している期間電源電圧VDD近傍まで上昇する。
【0031】
NCの充電作用により節点OUTBの電位が完全にVDD3まで上昇しなくとも、節点OUTBの電位でゲートが制御されるPBは導通状態から非導通状態への変化が促進される。この結果、節点OUTBおよび節点OUTの電位はPA、PB、NA、NBによるフィードバック作用により、各々、完全に反転する。
【0032】
NCの導通状態は、ドレインの電位を決定する節点OUTBの電位とゲートの電位を決定する節点OUTとの電位差が、NCのVT(しきい値)を超えている限り維持される。換言すれば、P1およびNCによる節点OUTBの充電動作は、節点OUTBの充電が完了すれば自動的に停止することになる。レベルシフタ部の節点OUT/OUTBが反転し、PAが導通状態となった場合、NCを非導通にする必要がある。なぜなら、NCが導通状態を維持し続けると、電源VDD3と電源VDD間には、PA−NC−P1からなる電流経路が形成され、不要な消費電力が発生するからである。
【0033】
本実施例におけるNCの導通状態制御は、公知文献1の図5に記載のスイッチS1の開閉制御と異なり、レベルシフタ部の節点電位で直接制御される。その結果、電源VDD3と電源VDD間にPAとNCを経由して流れるリーク電流を最小限に抑えることができる。
【0034】
第1の実施形態例に係わるレベルシフト回路では、レベルシフタ部を構成するラッチ回路の反転動作を促進させる充電用トランジスタを設けた。この充電用トランジスタは、ドレインとゲートが互いに相補的な電位変化をするラッチ回路の2つの節点に直接接続されることにより、レベルシフタ部への入力信号を発生させる入力回路を経由してロウレベルにある一方の節点電位を充電する。さらに、その充電がラッチ回路自体の反転動作を開始させるまでに行われると、充電用トランジスタは速やかに導通状態から非導通状態に変化し、不要な電源間のリーク電流を抑制する。この結果、本願発明のレベルシフト回路は、高速かつ低消費電力という特性を併せ持つことが可能となる。
【0035】
図2は、本発明の第2の実施形態例に係わるレベルシフト回路である。図1のレベルシフト回路では、その動作原理をわかりやすく説明するため、節点OUTBを充電するNMOS NCのみを記載した。これに対し、図2のレベルシフト回路では、節点OUT及びOUTBの両方に対して充電用トランジスタND及びNCを接続したものである。この2つのトランジスタND及びNCにより、レベルシフト回路の出力は、立ち上がり及び立ち下がりとも高速動作を実現することができる。なお、図1のレベルシフト回路では、入力端子INに印加される入力信号に対し、逆相の信号はインバータINVで発生させ、同相の信号は入力信号そのものとした。図2のレベルシフト回路では、2つの節点OUT/OUTBを各々充電する電流通路を明確にするため、振幅増幅すべき入力信号と同相及び逆相の信号を発生させる2つのインバータINV1及びINV2を使用している。当然、図2においても、入力信号と同相の信号は、入力端子INに印加される入力信号自身としても問題ない。
【0036】
図2の接続関係について説明する。レベルシフタ部LSの構成はNMOS NDを除くと図1と同一である。NDのドレインの一端及びゲートは、節点OUT及び節点OUTBに各々接続される。NDのソース/ドレインの他端は、レベルシフタLSの一方の入力端子であるINPとともに、入力端子INに印加される入力信号と同相の信号を発生させるインバータINV2の出力端子と接続される。2つのインバータINV1及びINV2には、いずれも電源電圧VDDが印加され、レベルシフト部LSには電源電圧VDDより高電圧である電源VDD3が印加される。
【0037】
図2にレベルシフト回路の動作について説明する。入力端子INに印加される入力信号がハイレベル(VDD)からロウレベル(GND)に変化した場合は、図1のレベルシフト回路と同じである。即ち、ロウレベルにあるノートOUTBの電位が、INV1のP1及びレベルシフタ部LSのNCを経由して、電源VDDにより充電される。これにより、ノートOUTのハイレベル(VDD3)からロウレベル(GND)への変化が促進される。
【0038】
この時のNMOS NDの動作について検討する。入力端子INがハイレベル(VDD)の場合、インバータINV2のP2は導通状態、レベルシフタ部LSのNDは非導通状態となっている。NDのゲート電位を決定するノートOUTBの電位がロウレベル(GND)だからである。入力信号がハイレベルからロウレベルに変化すると、INV2のP2はその入力信号に変化に速やかに応答して非導通状態となる。一方、NDのゲート電位は、そのP2の導通状態の変化に遅れて、上昇を開始する。つまり、入力信号がハイレベルからロウレベルに変化する際、トランジスタNDはNC等の他のトランジスタの動作に影響を及ぼすことがない。
【0039】
入力信号がハイレベル(VDD)からロウレベル(GND)に変化した場合、インバータINV1及びINV2、さらに、レベルシフタLSを構成する各トランジスタの導通状態は、以上の説明と全く逆の動作となる。その結果、節点OUTのロウレベル(GND)からハイレベル(VDD3)への変化も、低消費電力かつ高速に行われる。
【0040】
図3から図6は、図2に示す本発明の第2の実施例に係るレベルシフト回路(本発明)、図9に示す周知のレベルシフト回路(従来1)、及び図10に示す特許文献2のレベルシフト回路(従来2)について、各々の回路の遅延時間をシミュレーションしたものである。
【0041】
図3は、電源電圧VDD=1.3V、VDD3=3.3Vの条件下、レベルシフタ部LSのNMOS NA及びNBのチャネル幅Wを変化に対する、レベルシフト回路の出力がハイレベルからロウレベルに立ち下がる遅延時間を計算した結果である。但し、NA及びNBのチャネル幅は同一、PA及びPBのチャネル幅はともに7μm、NC及びNDのチャネル幅はともに2μmとした。図4は、図3と同一条件下、レベルシフト回路の出力がロウレベルからハイレベルに立ち上がる遅延時間を計算した結果である。
【0042】
図3及び図4からわかるとおり、本発明の第2の実施例に係るレベルシフト回路は、レベルシフタ部LSを構成するNMOS NA及びNBのチャネル幅Wを小さくしても、従来のレベルシフト回路に対し遅延時間の増加を抑制することが可能である。換言すれば、同じ遅延時間を許容するならば、NA及びNBのトランジスタチャネル幅を小さくすることができる。レベルシフト回路の出力が変化する際、レベルシフタ部LSにおけるPA及びNA又はPB及びNB間には貫通電流が発生するが、NA及びNBのチャネル幅が小さい結果、本願発明に係るレベルシフト回路では低消費電力で高速動作が可能となる。トランジスタのチャネル幅が小さいことによる高集積化はいうまでもない。
【0043】
図5及び図6は、電源電圧VDDの変化に対するレベルシフト回路の遅延時間を、出力がハイレベルからロウレベルに立ち下がる遅延時間(図5)とロウレベルからハイレベルに立ち上がる遅延時間(図6)別にシミュレーションした結果である。ともに、NA及びNBのチャネル幅は100μm、PA及びPBのチャネル幅は7μm、NC及びNDのチャネル幅は2μmとした。本願発明に係る節点電位充電トランジスタにより、従来例のレベルシフト回路に対してより広い電源電圧で動作可能であることが理解できる。
【0044】
図7は、本発明の第3の実施形態例に係わるレベルシフト回路である。図2の第2の実施例に係るレベルシフト回路とは、レベルシフタ部LSにおける充電用トランジスタPE及びPFのゲートの接続が異なる。本実施例では、節点OUTの電位を充電するPMOS PFのドレイン及びゲートは節点OUTに接続される。つまり、PFを節点OUTとインバータINV2の出力間にダイオード接続するものである。対をなすPMOS PEも同様に、節点OUTBとインバータINV1の出力間にダイオード接続される。
【0045】
動作について説明する。PE若しくはPFは、いずれも、節点OUTB若しくはOUTの電位がVDD−VTPに上昇するまで導通状態を保持し、それぞれの節点を相補的に充電する。ここで、VTPは、PE及びPFのしきい値である。PE若しくはPFは、節点の充電が完了(節点の電位がVDD−VTP近傍まで上昇)すると、自動的に非導通状態となる結果、定常状態にて電源VDD3とVDD間に直流電流は発生しない。
【0046】
本実施例では、充電用トランジスタPE又はPFのソース電位は、節点を充電期間中インバータINV1又はINV2により電位VDDにほぼ固定される。一般に、MOSトランジスタでは、ソース電位が基板電位(より正確には、MOSトランジスタが形成されるウエル領域の電位)に対して上昇すると、そのしきい値電圧が増加(基板バイアス効果)する為、電流駆動能力が低下する。図7におけるPE及びPFのソース電位は、トランジスタPE及びPFが形成されるn型ウエル領域の電位とほぼ同じ電源電位VDDに固定される。このため、基板バイアス効果の影響をほとんど受けることなく、節点OUT若しくはOUTBの電位は、より電源VDD近傍まで充電される。
【0047】
図8は、本発明の第4の実施形態例に係わるレベルシフト回路である。同図からわかる通り、本実施例では、図2の第2の実施例と図7の第3の実施例における充電用トランジスタを共に備えた構成としている。節点の充電時間をより短縮する効果がある。
【0048】
【発明の効果】
以上説明したように、本発明によれば、より広い電源電圧で動作し、消費電流及び回路形成領域の面積を抑制したレベルシフト回路を実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わるレベルシフト回路図である。
【図2】本発明の第2の実施形態に係わるレベルシフト回路図である。
【図3】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタNA及びNBのゲート幅Wを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図4】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタNA及びNBのゲート幅Wを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図5】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧VDDを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図6】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧VDDを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図7】本発明の第3の実施形態に係わるレベルシフト回路図である。
【図8】本発明の第4の実施形態に係わるレベルシフト回路図である。
【図9】周知のレベルシフト回路図である。
【図10】特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路図である。
【図11】周知のレベルシフト回路において、レベルシフタ部を構成するトランジスタNA及びNBのゲートチャネル幅Wを変化させた場合の出力遅延時間である。
【図12】特許文献2に記載のレベルシフト回路において、電源電圧VDDを変化させた場合の出力立ち下がり遅延時間を計算した結果である。
【図13】特許文献2に記載のレベルシフト回路において、電源電圧VDDを変化させた場合の出力立ち上がり遅延時間を計算した結果である。
【符号の説明】
VDD 低電圧側の電源又はその電圧値
VDD3 高電圧側の電源又はどの電圧値
GND 共通電源(グランド)
INV1、INV2、INVA インバータ回路
P1、P2、PA、PB、PC、PD pチャネル型トランジスタ
N1、N2、NA、NB nチャネル型トランジスタ
NC、ND nチャネル型充電トランジスタ
PE、PF pチャネル型充電トランジスタ
LS レベルシフタ部
INP、INB レベルシフタ部への入力端子
OUT、OUTB ラッチ回路の節点
【発明の属する技術分野】
本発明は、異なる電源電圧が各々印加される回路間に接続することにより、それら回路間の入力信号振幅と出力信号振幅との整合を図るレベルシフト回路に関する。
【0002】
【従来の技術】
近年の半導体集積回路は、その回路を形成するトランジスタサイズの微細化に対応すべく、低電圧化する電源電圧で動作することが求められる。同時に、多様な用途に適合できるよう、半導体集積回路は、広い電源電圧範囲で動作することが求められている。このため、半導体集積回路を構成する回路は、印加された外部電源で動作する入出力回路部と、その外部電源を降圧電源回路で降圧した内部電源で動作する内部回路から構成されることも多い。
【0003】
異なる電源電圧で動作する回路間には、レベルシフト回路が必要となる。図9は、周知のレベルシフト回路の例(特許文献1及び特許文献2においても、ほとんど類似の回路が従来技術として説明されている。)である。図9において、インバータ回路INV1、INV2、及びレベルシフタ部LSは同一の半導体集積回路に形成されている。
【0004】
インバータINV1は、P型MOSトランジスタ(以下、PMOSと記す。)P1とN型MOSトランジスタ(以下、NMOSと記す。)N1から構成され、インバータINV2は、PMOS P2とNMOS N2から構成される。各インバータINV1及びINV2には、電源電圧VDD(以下、「VDD」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。)が供給される。レベルシフタ部LSは、ソースが電源電圧VDD3(以下、「VDD3」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。)に接続され、ゲートとドレインが互いにクロスカップル接続されたPMOS PA及びPBと、それらPA及びPBのドレインと接地電位配線間に接続されるNMOS NA及びNBとからなる。NA及びNBのゲートには、各々、INV2及びINV1の出力信号が印加される。
【0005】
図9では、同一の半導体集積回路に、高電源電圧であるVDD3(例えば、3.3V)と低電源電圧であるVDD(例えば、1.3V)とが印加される。この場合、半導体集積回路に2つの電源電圧VDD及びVDD3を印加するか、電源電圧VDD3から図示しない内部降圧電源回路を介して電源電圧VDDを発生させてもよい。
【0006】
電源電圧VDDで動作する内部回路(図示せず)の出力信号は、信号の振幅が0/VDD(信号のロウレベルが0V、信号のハイレベルがVDDを意味する。以下、同じ。)であり、インバータ INV1の入力端子INに印加される。この信号は、インバータ INV1及びINV2を介してレベルシフタ部LSに差動信号として入力される。レベルシフタ部LSは、振幅が0/VDDである信号を振幅増幅してが0/VDD3である信号にとして出力端子OUTに出力し、電源電圧VDD3が印加されるインバータINVAを駆動する。
【0007】
図10は、特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路である。図10において、PMOS PC、PD、及び2段のインバータからなるDelay Gateは、出力端子OUTのハイレベルをロウレベルから高速に引き上げるものである。
【0008】
【特許文献1】
特開2000−91894号公報
【特許文献2】
特許第3055515号明細書
【0009】
【発明が解決しようとする課題】
しかしながら、これらの従来技術にはいくつかの課題がある。図9の周知のレベルシフト回路では、一般的に、NMOS NA及びNBの負荷駆動能力をPMOS PA及びPBの負荷駆動能力より大きくしている。レベルシフタ部LSにおける節点OUT及びOUTBの電位は、直列接続されたNMOSとPMOSの負荷駆動能力比、換言すれば、導通抵抗値で決定されるからである。従って、NMOSとPMOSの負荷駆動能力比が同程度では、レベルシフタ部LSへの入力信号であるINP及びINBの変化に対し、節点OUT及びOUTBの応答時間が長くなる。同時に、それら節点の電位が反転するまでNMOSとPMOSがともに導通状態となる結果、電源VDD3とGND間に電流が流れ、レベルシフタ部LSで不要な消費電力が発生する。これらの問題を回避するため、上述の通り、レベルシフタ部LSへの入力信号で制御されるNMOSのゲート幅をPMOSのゲート幅より大きくする。この結果、PMOSに対してNMOSのレイアウト面積が大きくなり、さらに、節点OUT及びOUTBのロウレベルからハイレベルへの反転時間が長くなるという問題が発生する。
【0010】
図11は、図9のレベルシフト回路におけるレベルシフタ部LSを構成するNMOS NA及びNBに関し、それらのゲートチャネル幅Wを同じ値で変化させた場合のレベルシフト回路の遅延時間(入力端子INから出力端子OUTまでの信号の遅延時間)を回路シミュレーションした結果である。電源電圧VDDの値が0.9V及び1.3Vとした場合における、出力端子OUTにおける出力波形の立ち上がり時間(rise遅延)と立ち下がり時間(fall遅延)別に、遅延時間を計算した。この結果、電源電圧VDDが低下すると、急激にレベルシフト回路の遅延時間が増加することがわかる。これは、レベルシフタ部LSを構成するNMOS NA及びNBのゲート幅の減少にともない、遅延時間の電源電圧依存性が顕著になるからである。
【0011】
図10の特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路は、図9のレベルシフト回路の上記課題を解決しようとするものである。図10において、節点OUTがロウレベルからハイレベルに変化する場合、NMOS NBは導通状態から非導通状態に変化する。この結果、節点OUTの電位は、PMOS PBにより電源電圧VDD3まで引き上げられるが、PMOS PB及びPDがその電位引き上げ動作を補助することにより、レベルシフト回路LSの動作速度を高速化しようとするものである。
【0012】
図12及び図13は、図10のレベルシフト回路におけるPMOS PB及びPDの効果を示すグラフである。図13に示すとおり、図9のレベルシフト回路(従来1)に比べて、図10のレベルシフト回路(従来2)では出力波形が立ち上がる場合の遅延時間(rise遅延値)は若干改善されている。しかしながら、図12に示すとおり、出力波形が立ち下がる場合の遅延時間(fall遅延値)は、図9のレベルシフト回路に対して改善はされない。レベルシフト回路の遅延時間としては、結局、図10のレベルシフト回路は図9のものと同程度の性能しか期待できないものとなる。
【0013】
特許文献1には、図9の周知のレベルシフト回路が有する課題のうち、レベルシフト回路の出力がハイレベルからロウレベルに変化する際に発生する貫通電流を抑制する構成が記載されている。図5の原理説明図によると、特許文献1のレベルシフト回路は、入力端子INの信号に応答して節点3のレベルがハイレベルからロウレベルに変化する際、節点4の電位をPMOSトランジスタP3とスイッチS1を介して電源VDD1まで引き上げることにより、節点3のレベル反転を加速させる構成を有するものである。さらに、節点3及び4のレベル反転が完了すると、PMOSトランジスタP1及びスイッチS1を経由した電源VDD2からVDD1へのリーク電流を防止するため、所定の遅延時間経過後、スイッチS1を非導通とする。
【0014】
図5の構成のうち、節点4の電位が反転した後にスイッチS1を導通状態から非導通状態に切り替える機能を実現するには、インバータからなる遅延回路が必要となる。この結果、遅延回路を構成するトランジスタが必要となる。さらに、節点4の電位変化を受けて動作するPMOSトランジスタP2のドレイン電位(節点3の電位)の変化と、そのドレイン電位に応答して動作するインバータ(遅延回路)という2段階の回路動作を経由して、スイッチS1の導通状態が制御される。この結果、スイッチS1の制御タイミングと節点4の変化タイミング間の同期をとることが困難となり、場合によっては、スイッチS1を非導通状態にするタイミングが遅れる結果、レベルシフト回路に貫通電流が発生する可能性もある。
【0015】
本発明の目的は、高集積、高速かつ低消費電力で動作するレベルシフト回路を提供することにある。
【0016】
【発明を解決するための手段】
本発明によるレベルシフト回路は、ドレインとゲートを相互接続(クロスカップル)した1対のトランジスタを負荷とするラッチ回路を有し、さらに、ロウレベルの状態にあるラッチ回路の節点電位を引き上げる充電トランジスタを有することを特徴とする。さらに、その充電トランジスタの導通状態は、ラッチ回路が有する2つの節点の電位により直接制御されることを特徴とする。
【0017】
レベルシフト回路を構成するラッチ回路は、第1の電源電圧とほぼ同一の振幅値を有し、論理レベルが互いに異なる相補信号を入力信号とし、その第1の電源電圧より高電位の第2の電源電圧とほぼ同一の振幅値を有する信号を出力する。ラッチ回路自身には第2の電源が供給され、入力信号に応答して相補的な論理レベルを保持する2つの節点電位の変動を出力信号として取り出すものである。本発明によるレベルシフト回路においては、このラッチ回路の節点電位を第1の電源により充電する充電トランジスタを有することを特徴とする。さらに、その充電トランジスタのゲートはラッチ回路の節点と直接接続されている。この結果、ロウレベルにある節点の電位が上昇し、さらに、クロスカップルされたラッチ回路の負荷トランジスタによるフィードバック効果で、その節点の電位変動が加速される。
【0018】
上記ラッチ回路自身のフィードバック効果で2つの節点電位が互いに反転を開始すると、本発明における充電トランジスタは自動的に導通状態から非導通状態に変化する。充電トランジスタのゲートが直接節点と接続されているためである。充電トランジスタが非導通状態となることにより、第2の電源から充電トランジスタを経由した第1の電源へのリーク電流が防止できる。
【0019】
本発明における充電トランジスタは、ドレインとゲートが、各々、ラッチ回路の2つの節点と接続される。即ち、ロウレベルからハイレベルに変化させようとする一方の節点に充電トランジスタのドレインを接続し、逆の変化をさせようとする他方の節点とゲートとを接続する。ロウレベルからハイレベルへと一方の節点の電位変化が起こると、充電トランジスタのゲート電位を制御する他方の節点の電位はハイレベルからロウレベルに変化するため、目的とする節点の充電が完了すると充電トランジスタは非導通状態となる。
【0020】
さらに、本発明における充電トランジスタは、ドレインとゲートをともに、ラッチ回路の一方の節点に接続してもよい。この場合、充電トランジスタは、第1の電源と一方の節点との間で、いわゆる、ダイオード接続された状態となる。
【0021】
充電トランジスタは、ラッチ回路の一方の節点だけでなく、他方の節点にも同時に接続するとより効果的であることはいうまでもない。これにより、振幅増幅すべき入力信号のハイレベルからロウレベル、さらにはその逆の変化に対しても、レベルシフト回路の出力信号の遅延が最小となる。
【0022】
充電トランジスタと節点との接続方法は2種類あるが、同時にその2つの接続状態にある充電トランジスタを本発明のレベルシフト回路に用いてもよい。
【0023】
【発明の実施の形態】
図1は、本発明の第1の実施形態例に係わるレベルシフト回路の回路図である。レベルシフト回路は、電源電圧VDDで動作する内部回路(図示せず)からの入力信号を入力端子INで受け、その反転信号を出力端子INBから出力するインバータINV(電源電圧はVDD)と、信号振幅が0/VDDである入力信号及びその反転信号を受け、信号振幅を0/VDD3まで増幅するレベルシフタ部LSから構成される。なお、図1において、インバータINVAは、LSの出力信号を受け電源電圧VDD3で動作する回路例であり、本実施例のレベルシフト回路に必須のものではない。レベルシフト回路の駆動能力を増幅させるための回路が必要な場合、適宜、INVAを追加してもよい。
【0024】
レベルシフタ部LSは、NMOS NCを除くと、図9の周知のレベルシフト回路におけるレベルシフタ部LSと同一の回路接続関係を有する。即ち、PMOS PA及びPBのソースは共に電源配線VDD3に接続され、ゲートとドレインは互いに相互接続(クロスカップル)される。NMOS NA及びNBは、そのドレインが各々PMOS PA及びPBのドレインと接続され、そのソースがGNDに接続される。換言すれば、レベルシフト回路は、ドレインとゲートを相互接続(クロスカップル)した1対のトランジスタを負荷とするラッチ回路である。NA及びNBのゲートには、振幅を増幅すべき入力信号と同相と逆相の信号が印加される。本実施例では、入力端子INへの入力信号とその反転信号を出力するインバータINVの出力信号をゲートに印加する例を示す。
【0025】
本実施例では、周知のレベルシフタ部LSに加えて、NMOS NCを有する。NCのソース/ドレインの一端は節点OUTBに、ゲートは節点OUTに各々接続される。NCのソース/ドレインの他端は、NMOS NBのゲートとともにインバータINVの出力端子に接続される。
【0026】
次に、図1のレベルシフト回路の動作について説明する。入力端子INに印加される入力信号がハイレベル(VDD)からロウレベル(GND)に変化したとする。入力信号がハイレベルの時、レベルシフタ部LSのNA及びPBは導通状態、NB及びPAは非導通状態となる。この結果、節点OUT及びOUTBは、各々、ハイレベル(VDD3)及びロウレベル(GND)を維持する。このとき、INVのPMOS P1は非導通状態、レベルシフタ部のNMOS NCは導通状態となっている。
【0027】
この状態から、入力信号がロウレベル(GND)に変化した場合、各トランジスタの動作状態の変化を説明する。まず、LSを構成するNA及びNB、INVを構成するP1及びN1の導通状態は入力信号の変化に応答して速やかに変化する。つまり、NAは導通状態から非導通状態、NBは非導通状態から導通状態に変化する。
【0028】
図9に示す周知のレベルシフト回路では、NAが非導通状態となっても、PAも非導通状態を維持するため、ロウレベルにある節点OUTBの電位変化は、節点OUTの電位変化により決定される。NBが導通状態となると、PBも導通状態を維持しているため、PBとNB間に貫通電流を流しながら、節点OUTの電位は緩やかにハイレベルからロウレベルに変化する。この節点OUTの電位低下がPAを非導通状態から導通状態に変化させ、この結果、節点OUTBの電位が上昇を開始する。つまり、従来のレベルシフタ部LSでは、節点OUT/OUTBの電位変化時間は、PB及びNBの電流駆動能力比で決定されていた。
【0029】
これに対し、本実施例では、節点OUTBの電位をロウレベルからハイレベルに引き上げるNMOS NCの動作により、節点OUT/OUTBの変化が高速に行われる。前述の通り、入力信号をハイレベルからロウレベルに変化させた場合、NAおよびPAは共に非導通状態となり、PBおよびNBは共に導通状態となる。これと同時に、導通状態になったP1と、入力信号が変化する以前から導通状態にあるNCとを経由して、ロウレベルにある節点OUTBは電源VDDにより充電される結果、電位上昇を開始する。
【0030】
P1が導通状態となった時点でのNCの電位関係は次のようになっている。即ち、節点OUTBに接続されるNCのソース/ドレインの一端はGND、節点OUTに接続されるNCのゲート電位はVDD3、出力端子INBに接続されるNCのソース/ドレインの他端はVDDである。この結果、節点OUTBの電位は、NCが導通状態を維持している期間電源電圧VDD近傍まで上昇する。
【0031】
NCの充電作用により節点OUTBの電位が完全にVDD3まで上昇しなくとも、節点OUTBの電位でゲートが制御されるPBは導通状態から非導通状態への変化が促進される。この結果、節点OUTBおよび節点OUTの電位はPA、PB、NA、NBによるフィードバック作用により、各々、完全に反転する。
【0032】
NCの導通状態は、ドレインの電位を決定する節点OUTBの電位とゲートの電位を決定する節点OUTとの電位差が、NCのVT(しきい値)を超えている限り維持される。換言すれば、P1およびNCによる節点OUTBの充電動作は、節点OUTBの充電が完了すれば自動的に停止することになる。レベルシフタ部の節点OUT/OUTBが反転し、PAが導通状態となった場合、NCを非導通にする必要がある。なぜなら、NCが導通状態を維持し続けると、電源VDD3と電源VDD間には、PA−NC−P1からなる電流経路が形成され、不要な消費電力が発生するからである。
【0033】
本実施例におけるNCの導通状態制御は、公知文献1の図5に記載のスイッチS1の開閉制御と異なり、レベルシフタ部の節点電位で直接制御される。その結果、電源VDD3と電源VDD間にPAとNCを経由して流れるリーク電流を最小限に抑えることができる。
【0034】
第1の実施形態例に係わるレベルシフト回路では、レベルシフタ部を構成するラッチ回路の反転動作を促進させる充電用トランジスタを設けた。この充電用トランジスタは、ドレインとゲートが互いに相補的な電位変化をするラッチ回路の2つの節点に直接接続されることにより、レベルシフタ部への入力信号を発生させる入力回路を経由してロウレベルにある一方の節点電位を充電する。さらに、その充電がラッチ回路自体の反転動作を開始させるまでに行われると、充電用トランジスタは速やかに導通状態から非導通状態に変化し、不要な電源間のリーク電流を抑制する。この結果、本願発明のレベルシフト回路は、高速かつ低消費電力という特性を併せ持つことが可能となる。
【0035】
図2は、本発明の第2の実施形態例に係わるレベルシフト回路である。図1のレベルシフト回路では、その動作原理をわかりやすく説明するため、節点OUTBを充電するNMOS NCのみを記載した。これに対し、図2のレベルシフト回路では、節点OUT及びOUTBの両方に対して充電用トランジスタND及びNCを接続したものである。この2つのトランジスタND及びNCにより、レベルシフト回路の出力は、立ち上がり及び立ち下がりとも高速動作を実現することができる。なお、図1のレベルシフト回路では、入力端子INに印加される入力信号に対し、逆相の信号はインバータINVで発生させ、同相の信号は入力信号そのものとした。図2のレベルシフト回路では、2つの節点OUT/OUTBを各々充電する電流通路を明確にするため、振幅増幅すべき入力信号と同相及び逆相の信号を発生させる2つのインバータINV1及びINV2を使用している。当然、図2においても、入力信号と同相の信号は、入力端子INに印加される入力信号自身としても問題ない。
【0036】
図2の接続関係について説明する。レベルシフタ部LSの構成はNMOS NDを除くと図1と同一である。NDのドレインの一端及びゲートは、節点OUT及び節点OUTBに各々接続される。NDのソース/ドレインの他端は、レベルシフタLSの一方の入力端子であるINPとともに、入力端子INに印加される入力信号と同相の信号を発生させるインバータINV2の出力端子と接続される。2つのインバータINV1及びINV2には、いずれも電源電圧VDDが印加され、レベルシフト部LSには電源電圧VDDより高電圧である電源VDD3が印加される。
【0037】
図2にレベルシフト回路の動作について説明する。入力端子INに印加される入力信号がハイレベル(VDD)からロウレベル(GND)に変化した場合は、図1のレベルシフト回路と同じである。即ち、ロウレベルにあるノートOUTBの電位が、INV1のP1及びレベルシフタ部LSのNCを経由して、電源VDDにより充電される。これにより、ノートOUTのハイレベル(VDD3)からロウレベル(GND)への変化が促進される。
【0038】
この時のNMOS NDの動作について検討する。入力端子INがハイレベル(VDD)の場合、インバータINV2のP2は導通状態、レベルシフタ部LSのNDは非導通状態となっている。NDのゲート電位を決定するノートOUTBの電位がロウレベル(GND)だからである。入力信号がハイレベルからロウレベルに変化すると、INV2のP2はその入力信号に変化に速やかに応答して非導通状態となる。一方、NDのゲート電位は、そのP2の導通状態の変化に遅れて、上昇を開始する。つまり、入力信号がハイレベルからロウレベルに変化する際、トランジスタNDはNC等の他のトランジスタの動作に影響を及ぼすことがない。
【0039】
入力信号がハイレベル(VDD)からロウレベル(GND)に変化した場合、インバータINV1及びINV2、さらに、レベルシフタLSを構成する各トランジスタの導通状態は、以上の説明と全く逆の動作となる。その結果、節点OUTのロウレベル(GND)からハイレベル(VDD3)への変化も、低消費電力かつ高速に行われる。
【0040】
図3から図6は、図2に示す本発明の第2の実施例に係るレベルシフト回路(本発明)、図9に示す周知のレベルシフト回路(従来1)、及び図10に示す特許文献2のレベルシフト回路(従来2)について、各々の回路の遅延時間をシミュレーションしたものである。
【0041】
図3は、電源電圧VDD=1.3V、VDD3=3.3Vの条件下、レベルシフタ部LSのNMOS NA及びNBのチャネル幅Wを変化に対する、レベルシフト回路の出力がハイレベルからロウレベルに立ち下がる遅延時間を計算した結果である。但し、NA及びNBのチャネル幅は同一、PA及びPBのチャネル幅はともに7μm、NC及びNDのチャネル幅はともに2μmとした。図4は、図3と同一条件下、レベルシフト回路の出力がロウレベルからハイレベルに立ち上がる遅延時間を計算した結果である。
【0042】
図3及び図4からわかるとおり、本発明の第2の実施例に係るレベルシフト回路は、レベルシフタ部LSを構成するNMOS NA及びNBのチャネル幅Wを小さくしても、従来のレベルシフト回路に対し遅延時間の増加を抑制することが可能である。換言すれば、同じ遅延時間を許容するならば、NA及びNBのトランジスタチャネル幅を小さくすることができる。レベルシフト回路の出力が変化する際、レベルシフタ部LSにおけるPA及びNA又はPB及びNB間には貫通電流が発生するが、NA及びNBのチャネル幅が小さい結果、本願発明に係るレベルシフト回路では低消費電力で高速動作が可能となる。トランジスタのチャネル幅が小さいことによる高集積化はいうまでもない。
【0043】
図5及び図6は、電源電圧VDDの変化に対するレベルシフト回路の遅延時間を、出力がハイレベルからロウレベルに立ち下がる遅延時間(図5)とロウレベルからハイレベルに立ち上がる遅延時間(図6)別にシミュレーションした結果である。ともに、NA及びNBのチャネル幅は100μm、PA及びPBのチャネル幅は7μm、NC及びNDのチャネル幅は2μmとした。本願発明に係る節点電位充電トランジスタにより、従来例のレベルシフト回路に対してより広い電源電圧で動作可能であることが理解できる。
【0044】
図7は、本発明の第3の実施形態例に係わるレベルシフト回路である。図2の第2の実施例に係るレベルシフト回路とは、レベルシフタ部LSにおける充電用トランジスタPE及びPFのゲートの接続が異なる。本実施例では、節点OUTの電位を充電するPMOS PFのドレイン及びゲートは節点OUTに接続される。つまり、PFを節点OUTとインバータINV2の出力間にダイオード接続するものである。対をなすPMOS PEも同様に、節点OUTBとインバータINV1の出力間にダイオード接続される。
【0045】
動作について説明する。PE若しくはPFは、いずれも、節点OUTB若しくはOUTの電位がVDD−VTPに上昇するまで導通状態を保持し、それぞれの節点を相補的に充電する。ここで、VTPは、PE及びPFのしきい値である。PE若しくはPFは、節点の充電が完了(節点の電位がVDD−VTP近傍まで上昇)すると、自動的に非導通状態となる結果、定常状態にて電源VDD3とVDD間に直流電流は発生しない。
【0046】
本実施例では、充電用トランジスタPE又はPFのソース電位は、節点を充電期間中インバータINV1又はINV2により電位VDDにほぼ固定される。一般に、MOSトランジスタでは、ソース電位が基板電位(より正確には、MOSトランジスタが形成されるウエル領域の電位)に対して上昇すると、そのしきい値電圧が増加(基板バイアス効果)する為、電流駆動能力が低下する。図7におけるPE及びPFのソース電位は、トランジスタPE及びPFが形成されるn型ウエル領域の電位とほぼ同じ電源電位VDDに固定される。このため、基板バイアス効果の影響をほとんど受けることなく、節点OUT若しくはOUTBの電位は、より電源VDD近傍まで充電される。
【0047】
図8は、本発明の第4の実施形態例に係わるレベルシフト回路である。同図からわかる通り、本実施例では、図2の第2の実施例と図7の第3の実施例における充電用トランジスタを共に備えた構成としている。節点の充電時間をより短縮する効果がある。
【0048】
【発明の効果】
以上説明したように、本発明によれば、より広い電源電圧で動作し、消費電流及び回路形成領域の面積を抑制したレベルシフト回路を実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わるレベルシフト回路図である。
【図2】本発明の第2の実施形態に係わるレベルシフト回路図である。
【図3】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタNA及びNBのゲート幅Wを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図4】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタNA及びNBのゲート幅Wを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図5】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧VDDを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図6】本発明の第2の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧VDDを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図7】本発明の第3の実施形態に係わるレベルシフト回路図である。
【図8】本発明の第4の実施形態に係わるレベルシフト回路図である。
【図9】周知のレベルシフト回路図である。
【図10】特許文献2(特許第3055515号明細書)に記載されているレベルシフト回路図である。
【図11】周知のレベルシフト回路において、レベルシフタ部を構成するトランジスタNA及びNBのゲートチャネル幅Wを変化させた場合の出力遅延時間である。
【図12】特許文献2に記載のレベルシフト回路において、電源電圧VDDを変化させた場合の出力立ち下がり遅延時間を計算した結果である。
【図13】特許文献2に記載のレベルシフト回路において、電源電圧VDDを変化させた場合の出力立ち上がり遅延時間を計算した結果である。
【符号の説明】
VDD 低電圧側の電源又はその電圧値
VDD3 高電圧側の電源又はどの電圧値
GND 共通電源(グランド)
INV1、INV2、INVA インバータ回路
P1、P2、PA、PB、PC、PD pチャネル型トランジスタ
N1、N2、NA、NB nチャネル型トランジスタ
NC、ND nチャネル型充電トランジスタ
PE、PF pチャネル型充電トランジスタ
LS レベルシフタ部
INP、INB レベルシフタ部への入力端子
OUT、OUTB ラッチ回路の節点
Claims (7)
- 共通電源と第1の電源との電位差を振幅値とする入力信号を受ける第1の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第2の入力端子と、前記第1の電源より高い電位を有する第2の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した1対の第1導電型トランジスタと、前記1対の第1導電型トランジスタの各ドレインと第1及び第2の節点を介してドレインが接続され、該第1及び第2の節点と接続されたトランジスタのゲートが前記第1の入力端子及び第2の入力端子と各々接続され、ソースが前記共通電源と接続される1対の第2導電型トランジスタと、前記第1若しくは第2の節点の一方にドレインが接続され、前記第1若しくは第2の節点の他方にゲートが接続され、前記第2の入力端子にソースが接続された第1の第2導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
- 前記第1若しくは第2の節点の一方にゲートが接続され、前記第1若しくは第2の節点の他方にドレインが接続され、前記第1の入力端子にソースが接続された第2の第2導電型充電トランジスタをさらに有することを特徴とする請求項1記載のレベルシフト回路。
- 共通電源と第1の電源との電位差を振幅値とする入力信号を受ける第1の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第2の入力端子と、前記第1の電源より高い電位を有する第2の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した1対の第1導電型トランジスタと、前記1対の第1導電型トランジスタの各ドレインと第1及び第2の節点を介してドレインが接続され、該第1及び第2の節点と接続されたトランジスタのゲートが前記第1の入力端子及び第2の入力端子と各々接続され、ソースが前記共通電源と接続される1対の第2導電型トランジスタと、前記第1若しくは第2の節点の一方にドレイン及びゲートが接続され、前記第2の入力端子にソースが接続された第1の第1導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
- 前記第1若しくは第2の節点の他方にドレイン及びゲートが接続され、前記第1の入力端子にソースが接続された第2の第1導電型充電トランジスタをさらに有することを特徴とする請求項3記載のレベルシフト回路。
- 共通電源と第1の電源との電位差を振幅値とする入力信号を受ける第1の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第2の入力端子と、前記第1の電源より高い電位を有する第2の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した1対の第1導電型トランジスタと、前記1対の第1導電型トランジスタの各ドレインと第1及び第2の節点を介してドレインが接続され、該第1及び第2の節点と接続されたトランジスタのゲートが前記第1の入力端子及び第2の入力端子と各々接続され、ソースが前記共通電源と接続される1対の第2導電型トランジスタと、前記第1若しくは第2の節点の一方にドレインが接続され、前記第1若しくは第2の節点の他方にゲートが接続され、前記第2の入力端子にソースが接続された第1の第2導電型充電トランジスタと、前記第1若しくは第2の節点の一方にドレイン及びゲートが接続され、前記第2の入力端子にソースが接続された第2の第1導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
- 前記第1若しくは第2の節点の他方にドレインが接続され、前記第1若しくは第2の節点の他方にゲートが接続され、前記第1の入力端子にソースが接続された第3の第2導電型充電トランジスタと、
前記第1若しくは第2の節点の他方にドレイン及びゲートが接続され、前記第1の入力端子にソースが接続された第4の第1導電型充電トランジスタをさらに有することを特徴とする請求項5記載のレベルシフト回路。 - 前記第1導電型トランジスタはpチャネル型MOSトランジスタであり、前記第2導電型トランジスタはnチャネル型MOSトランジスタであることを特徴とする請求項1乃至6何れか一記載のレベルシフト回路。
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