JP4249597B2

JP4249597B2 - レベルシフト回路

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Publication number: JP4249597B2
Application number: JP2003383276A
Authority: JP
Inventors: 智行河野; 哲郎伊理
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2003-11-13
Filing date: 2003-11-13
Publication date: 2009-04-02
Anticipated expiration: 2023-11-13
Also published as: JP2005150989A

Description

本発明は、入力された信号の電圧レベルを変換して出力するレベルシフト回路に関するものである。

図２に第１の従来例のレベルシフト回路の回路図を示す。なお、以下の説明ではＰＭＯＳトランジスタは「ＭＰ＊」で、ＮＭＯＳトランジスタは「ＭＮ＊」で表すこととする。「＊」は番号である。図２において、トランジスタＭＰ９，ＭＮ５からなる第１のインバータ１の出力側とトランジスタＭＰ１０，ＭＮ６からなる第２のインバータ２の入力側との共通接続点のノードＮ３は、トランジスタＭＮ３’を介してラッチ回路３ＡのノードＮ１に接続され、また第２のインバータ２の出力側のノードＮ４は、トランジスタＭＮ４’を介してラッチ回路３ＡのノードＮ２に接続されている。ラッチ回路３Ａはゲートとドレインが互いにクロス接続されたトランジスタＭＰ７，ＭＰ８からなる。インバータ１，２の電源電圧はＶＤＤ１，ＶＳＳ１であり、ラッチ回路３Ａの電源電圧はＶＤＤ２，ＶＳＳ１である。但し、ＶＤＤ２＞ＶＤＤ１である。

このレベルシフト回路では、信号入力端子ＩＮの電圧がＶＤＤ１になれば、ノードＮ３の電圧がＶＳＳ１、ノードＮ４の電圧がＶＤＤ１になって、ノードＮ１の電圧がＶＤＤ２、ノードＮ２の電圧がＶＳＳ１になる。また、信号入力端子ＩＮの電圧がＶＳＳ１になれば、ノードＮ３の電圧がＶＤＤ１、ノードＮ４の電圧がＶＳＳ１になって、ノードＮ１の電圧がＶＳＳ１、ノードＮ２の電圧がＶＤＤ２になる。このように、入力端子ＩＮに入力する信号の高電圧側をＶＤＤ１→ＶＤＤ２にレベルシフトして信号出力端子ＯＵＴから出力する。

図３は第２の従来例のレベルシフト回路の回路図である（例えば、特許文献１参照）。このレベルシフト回路は、トランジスタＭＰ７，ＭＮ３からなるインバータと、トランジスタＭＰ８，ＭＮ４からなるインバータとをノードＮ１とＮ２の間に逆並列接続して構成したラッチ回路３を備えている。そして、そのラッチ回路３のノードＮ１とインバータ１，２の間のノードＮ３との間をキャパシタＣ１で接続し、ラッチ回路３のノードＮ２とインバータ２の出力側のノードＮ４の間をキャパシタＣ２で接続したものである。これらインバータ１，２は図２と同じである。

このレベルシフト回路では、ノードＮ３とＮ１、ノードＮ４とＮ２の電圧がそれぞれキャパシタＣ１，Ｃ２により容量性結合されるので、信号入力端子ＩＮの電圧がＶＤＤ１になれば、ノードＮ３，Ｎ４はそれぞれＶＳＳ１，ＶＤＤ１となるが、ノードＮ１，Ｎ２はそれぞれＶＤＤ２，ＶＳＳ２になる。また、信号入力端子ＩＮの電圧がＶＳＳ１になれば、ノードＮ３，Ｎ４はそれぞれＶＤＤ１，ＶＳＳ１となるが、ノードＮ１，Ｎ２はそれぞれＶＳＳ２，ＶＤＤ２になる。これは、安定状態ではキャパシタＣ１、Ｃ２の一方には｜ＶＤＤ２−ＶＤＤ１｜の電圧が充電され、他方には｜ＶＳＳ２−ＶＳＳ１｜の電圧が充電されており、ノードＮ３，Ｎ４の電圧の反転によりこれが反転されるからである。

図４は第３の従来例のレベルシフト回路の回路図である（例えば、特許文献２参照）。このレベルシフト回路は、信号入力端子ＩＮに入力する信号の電圧をトランジスタＭＮ２１とカレントミラー接続のトランジスタＭＰ２１，ＭＰ２２により電流信号に変換し、さらに抵抗Ｒ１で電圧信号に変換して、駆動回路６に入力させるようにしたもので、低電圧側の電圧ＶＳＳ１をＶＳＳ２にレベルシフトするものである。７，８は電源である。

このレベルシフト回路では、トランジスタＭＰ２１，ＭＰ２２のサイズ比をトランジスタＭＰ２２側が小さくなるように設定して電流制限することで、損失の増大を抑えつつＶＳＳ２側の電圧変動を防止できる。
特開２００２−１９７８８１号特開２００２−３０００１８号

ところが、図２に示した第１の従来例のレベルシフト回路では、高電圧側のレベルはＶＤＤ１→ＶＤＤ２にレベルシフトできるが、低電圧側のレベルはＶＳＳ１からシフトさせることができない問題があった。

また、図３に示した第２の従来例のレベルシフト回路では、高電圧側および低電圧側もレベルシフトできるが、信号出力端子ＯＵＴの側の電圧ＶＤＤ２，ＶＳＳ２がノイズ等により変動する場合、この変動がキャパシタＣ１，Ｃ２を通してラッチ回路３に入力し、レベルシフト動作が誤動作する問題があった。

さらに、図４に示した第３の従来例のレベルシフト回路では、第１の従来例のレベルシフト回路と反対に高電圧側のレベルはＶＤＤ２からシフトさせることができない問題があり、また定常的に電流が消費され、さらに出力電流がカレントミラー回路により制限されるのでスイッチングスピードが低下するという問題があった。

本発明の目的は、上記した問題を解決して、入力信号の高電圧側および低電圧側の両方でレベルシフトでき、ノイズによる誤動作が起こらず、かつスイッチングスピードを低下させることなく消費電流を削減でき、さらに回路をトランジスタのみで構成できるようにしたレベルシフト回路を提供することである。

請求項１にかかる発明のレベルシフト回路は、第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備し、前記第１の反転駆動回路は、前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第１のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、前記第２の反転駆動回路は、前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第２のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第２のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなる、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベルシフト回路において、前記第１および第２のＰＭＯＳトランジスタ並びに前記第１および第２のＮＭＯＳトランジスタは、前記第３乃至第６のＰＭＯＳトランジスタの導通抵抗よりも低い導通抵抗に設定されていることを特徴とする。

本発明によれば、入力信号の高電圧側および低電圧側の両方でレベルシフトでき、ノイズによる誤動作が起こらず、かつスイッチングスピードを低下させることなく消費電流を削減でき、さらに回路をトランジスタのみで構成できる利点がある。

以下、本発明について説明する。図１はその１つの実施形態のレベルシフト回路の回路図であり、１はトランジスタＭＰ９，ＭＮ５からなる第１のインバータ、２はトランジスタＭＰ１０，ＭＮ６からなる第２のインバータである。３はラッチ回路であり、ノードＮ１とＮ２の間に、トランジスタＭＰ７，ＭＮ３からなるインバータとトランジスタＭＰ８，ＭＮ４からなるインバータを、一方の入力側が他方の出力側に接続されるように逆並列接続して構成したものである。

４はノードＮ３の電圧がＶＳＳ１→ＶＤＤ１と反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＤＤ２→ＶＳＳ２に反転、ノードＮ２をＶＳＳ２→ＶＤＤ２に反転）させるための第１の反転駆動回路であり、トランジスタＭＮ１，ＭＰ１，ＭＰ３，ＭＰ５から構成されている。なお、トランジスタＭＮ１，ＭＰ１の導通抵抗はトランジスタＭＰ３，ＭＰ５の導通抵抗より小さく設定されている。

５はノードＮ４の電圧がＶＳＳ１→ＶＤＤ１と反転するとき、ノードＮ１，Ｎ２の電圧を反転（ノードＮ１をＶＳＳ２→ＶＤＤ２に反転、ノードＮ２をＶＤＤ２→ＶＳＳ２に反転）させるための第２の反転駆動回路であり、トランジスタＭＮ２，ＭＰ２，ＭＰ４，ＭＰ６から構成されている。なお、トランジスタＭＮ２，ＭＰ２の導通抵抗はトランジスタＭＰ４，ＭＰ６の導通抵抗より小さく設定されている。低電圧側の電圧はＶＳＳ１＜ＶＳＳ２である。高電圧側の電圧はＶＤＤ１とＶＤＤ２のいずれが高くても良い。

さて、いま信号入力端子ＩＮの電圧がＶＤＤ１であるときは、ノードＮ３の電圧はＶＳＳ１、ノードＮ４の電圧はＶＤＤ１となっている。また、ノードＮ１の電圧はＶＤＤ２、ノードＮ２の電圧はＶＳＳ２になっている。

この状態において、信号入力端子ＩＮの電圧がＶＤＤ１→ＶＳＳ１に変化したときは、次のように動作する。まず、ノードＮ３の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ１が導通し、ノードＮ４の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ２が遮断する。トランジスタＭＮ１が導通することで、ノードＮ５の電圧が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ１のソース、つまりノードＮ１の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ１」（Ｖｔｈ１はトランジスタＭＰ１のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ８，ＭＮ４からなるインバータが駆動され、ノードＮ２の電圧がＶＤＤ２に、ノードＮ１の電圧がＶＳＳ２になる方向に変化し、反転する。

この遷移時に、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ４は遮断状態から導通状態に移行し、トランジスタＭＰ６は導通状態から遮断状態に移行するが、トランジスタＭＰ４の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ２を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ２の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。

なお、このとき、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ５が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ３が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ１、ＭＰ１が先に導通しており、しかもその導通抵抗がトランジスタＭＰ３，ＭＰ５よりも小さく設定されているので、ノードＮ１の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ１を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。

次に、信号入力端子ＩＮの電圧がＶＳＳ１→ＶＤＤ１に変化したときは、ノードＮ３の電圧がＶＤＤ１→ＶＳＳ１に変化することによりトランジスタＭＮ１が遮断し、ノードＮ４の電圧がＶＳＳ１→ＶＤＤ１に変化することによりトランジスタＭＮ２が導通する。トランジスタＭＮ２が導通することで、ノードＮ６の電圧が電圧ＶＳＳ１の端子に対して低インピーダンス化するので、トランジスタＭＰ２のソース、つまりノードＮ２の電圧がＶＤＤ２から「ＶＳＳ２＋Ｖｔｈ２」（Ｖｔｈ２はトランジスタＭＰ２のしきい値電圧）の電圧に低下する。この結果、ラッチ回路３のトランジスタＭＰ７，ＭＮ３からなるインバータが駆動され、ノードＮ２の電圧がＶＳＳ２に、ノードＮ１の電圧がＶＤＤ２になる方向に変化し、反転する。

この遷移時に、第１の反転駆動回路４の側のトランジスタＭＰ３，ＭＰ５については、トランジスタＭＰ３は遮断状態から導通状態に移行し、トランジスタＭＰ５は導通状態から遮断状態に移行するが、トランジスタＭＰ３の遮断状態から導通状態への変化のタイミングが若干早くなるので、一時的にノードＮ１を電圧ＶＤＤ２の端子に対して低インピーダンス化し、ノードＮ１の電圧がＶＳＳ２→ＶＤＤ２に遷移する時間を短縮化させ、反転動作を高速化させる。

なお、このとき、第２の反転駆動回路５の側のトランジスタＭＰ４，ＭＰ６については、トランジスタＭＰ６が先に遮断状態から導通状態に変化し、その後にトランジスタＭＰ４が導通状態から遮断状態に変化するが、このときはトランジスタＭＮ２、ＭＰ２が先に導通しており、しかもその導通抵抗がトランジスタＭＰ４，ＭＰ６よりも小さく設定されているので、ノードＮ２の電圧ＶＤＤ２方向への持ち上げ量はわずかであり、そのノードＮ２を電圧ＶＳＳ２に反転させる動作に影響を与えることはない。

以上のように、本実施形態のレベルシフト回路によれば、高電圧側ではＶＤＤ１→ＶＤＤ２に、低電圧側ではＶＳＳ１→ＶＳＳ２にそれぞれレベルシフトできることは勿論、キャパシタを使用しないのでノイズによる誤動作は起こらない。また、遷移時に、ＶＤＤ２方向に遷移するノードＮ１又はＮ２とＶＤＤ２側との間のインピーダンスを一時的に低下させるので、スイッチングスピードを高速化することができる。さらに回路全体をＰＭＯＳトランジスタとＮＭＯＳトランジスタのみで構成できる。

本発明の１つの実施形態のレベルシフト回路の回路図である。第１の従来例のレベルシフト回路の回路図である。第２の従来例のレベルシフト回路の回路図である。第３の従来例のレベルシフト回路の回路図である。

符号の説明

１，２：第１，第２のインバータ
３，３Ａ：ラッチ回路
４，５：第１，第２の反転駆動回路
６：駆動回路
７，８：電源

Claims

第１のノードと第２のノードの間に逆並列接続された２個のインバータからなり且つ電圧ＶＤＤ２とＶＳＳ２で動作するラッチ回路と、
入力側が信号入力端子に接続され出力側が第３のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第１のインバータと、
入力側が該第３のノードに接続され出力側が第４のノードに接続され且つ電圧ＶＤＤ１とＶＳＳ１で動作する第２のインバータと、
前記第１、第２および第３のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第１の反転駆動回路と、
前記第１、第２および第４のノードに接続され且つ電圧ＶＤＤ２とＶＳＳ２とＶＳＳ１で動作する第２の反転駆動回路とを具備し、
前記第１の反転駆動回路は、前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第１のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第１のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、
前記第２の反転駆動回路は、前記第４のノードの電圧がＶＳＳ１からＶＤＤ１に変化するときに前記第２のノードの電圧をＶＤＤ２からＶＳＳ２に変化させ、且つ前記第３のノードの電圧がＶＳＳ１からＶＤＤ１に変化するとき前記第２のノードの前記電圧ＶＤＤ２の端子に対するインピーダンスを一時的に低下させ、
前記第１の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第３のノードに接続されドレインが第５のノードに接続された第１のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第５のノードに接続されソースが前記第１のノードに接続された第１のＰＭＯＳトランジスタと、ゲートとドレインが前記第１のノードに接続されソースが第７のノードに接続された第５のＰＭＯＳトランジスタと、ドレインが前記第７のノードに接続されゲートが前記第２のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第３のＰＭＯＳトランジスタとからなり、
前記第２の反転駆動回路は、ソースが前記電圧ＶＳＳ１の端子に接続されゲートが前記第４のノードに接続されドレインが第６のノードに接続された第２のＮＭＯＳトランジスタと、ゲートが前記電圧ＶＳＳ２の端子に接続されドレインが前記第６のノードに接続されソースが前記第２のノードに接続された第２のＰＭＯＳトランジスタと、ゲートとドレインが前記第２のノードに接続されソースが第８のノードに接続された第６のＰＭＯＳトランジスタと、ドレインが前記第８のノードに接続されゲートが前記第１のノードに接続されソースが前記電圧ＶＤＤ２の端子に接続された第４のＰＭＯＳトランジスタとからなる、
ことを特徴とするレベルシフト回路。
請求項１に記載のレベルシフト回路において、
前記第１および第２のＰＭＯＳトランジスタ並びに前記第１および第２のＮＭＯＳトランジスタは、前記第３乃至第６のＰＭＯＳトランジスタの導通抵抗よりも低い導通抵抗に設定されていることを特徴とするレベルシフト回路。