JP5599993B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5599993B2 JP5599993B2 JP2009210891A JP2009210891A JP5599993B2 JP 5599993 B2 JP5599993 B2 JP 5599993B2 JP 2009210891 A JP2009210891 A JP 2009210891A JP 2009210891 A JP2009210891 A JP 2009210891A JP 5599993 B2 JP5599993 B2 JP 5599993B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel
- power supply
- channel transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
11 電流供給回路
12a 入力端子
12b 反転入力端子
13a 出力端子
13b 反転出力端子
15 P型基板
16 Nウェル
17 ゲート
18a,18b P型拡散層
19a,19b ゲート
20a,20b,20c 型拡散層
21 配線
24 トランジスタ領域
25 Pチャネルトランジスタ領域
26 Nチャネルトランジスタ領域
27 配線領域
28 インバータ領域
29,30 配線
31a〜31d 拡散層
32a〜32d 拡散層
35〜38 配線
40 P型基板
41 ゲート
100 レベルシフト回路
110 レベルシフト回路
200 レベルシフト回路
A 入力信号
Ab 反転入力信号
B 出力信号
Bb 反転出力信号
Da 入力デューティ
Db 出力デューティ
INV1 インバータ
N1〜N6 Nチャネルトランジスタ
P1〜P4 Pチャネルトランジスタ
R1,R2 抵抗素子
R1,R2 抵抗
R1,R2 抵抗素子
VDD 外部電圧(電源電位)
VDDL 電源ライン
VPERI 内部動作電圧(電源電位)
VSS 電源電位
VSSL 電源ライン
20a〜20c N型拡散層
31a-31d 拡散層
32a-32d 拡散層
Claims (13)
- 第1の電源ラインと第1の端子との間に接続され、制御電極が第2の端子に接続された第1導電型の第1のトランジスタと、
前記第1の電源ラインと前記第2の端子との間に接続され、制御電極が前記第1の端子に接続された前記第1導電型の第2のトランジスタと、
制御電極を有し、前記第1の端子と第2の電源ラインとの間に接続された第2導電型の第3のトランジスタと、
制御電極を有し、前記第2の端子と前記第2の電源ラインとの間に接続された前記第2導電型の第4のトランジスタと、
前記第1の端子に接続され、第1の電流制限素子を介して前記第1の電源ラインに接続され、制御電極が前記第4のトランジスタの前記制御電極に接続された前記第2導電型の第5のトランジスタと、
前記第2の端子に接続され、第2の電流制限素子を介して前記第1の電源ラインに接続され、制御電極が前記第3のトランジスタの前記制御電極に接続された前記第2導電型の第6のトランジスタと、を備え、
入力信号が前記第3及び第6のトランジスタの前記制御電極に供給され、
前記入力信号の反転信号が前記第4及び第5のトランジスタの前記制御電極に供給され、
出力信号が前記第1及び第2の端子の少なくとも一方から取り出される、半導体装置。 - 前記第1の電流制限素子は、オン状態を維持するよう制御電極に所定の電位が供給される前記第1導電型の第7のトランジスタからなり、
前記第2の電流制限素子は、オン状態を維持するよう制御電極に前記所定の電位が供給される前記第1導電型の第8のトランジスタからなることを特徴とする請求項1に記載の半導体装置。 - 前記第1及び第2の電流制限素子は、いずれも高融点金属材料からなる抵抗素子であることを特徴とする請求項1に記載の半導体装置。
- 前記第1の端子に接続された前記第3のトランジスタの拡散層と前記第1の端子に接続された前記第5のトランジスタの拡散層が共有されており、
前記第2の端子に接続された前記第4のトランジスタの拡散層と前記第2の端子に接続された前記第6のトランジスタの拡散層が共有されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 第1の方向に延びる前記第1及び第2の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において前記第1の電源ラインに近接して設けられた矩形状の第1導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第2の電源ラインに近接して設けられた矩形状の第2導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第1導電型トランジスタ領域と前記第2導電型トランジスタ領域との間に設けられた配線領域とをさらに備え、
前記第1導電型トランジスタ領域内には前記第1及び第2のトランジスタが形成されており、
前記第2導電型トランジスタ領域内には前記第3乃至第6のトランジスタが形成されており、
前記第1導電型トランジスタ領域の前記第1の方向の幅と、前記第2導電型トランジスタ領域の前記第1の方向の幅が実質的に等しいことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記第3及び第5のトランジスタは、前記第2導電型トランジスタ領域内において前記第1の方向に近接して配置され、
前記第4及び第6のトランジスタは、前記第2導電型トランジスタ領域内において前記第1の方向に近接して配置されていることを特徴とする請求項5に記載の半導体装置。 - 前記第1導電型はPチャネル型であり、前記第2導電型はNチャネル型である、請求項1乃至6のいずれか一項に記載の半導体装置。
- 第1の電位を供給する第1の電源ラインと、
前記第1の電位よりも低い第2の電位を供給する第2の電源ラインと、
各ソースが前記第1の電源ラインに接続され且つ互いにクロスカップルされた第1及び第2のPチャネルトランジスタと、
前記第1のPチャネルトランジスタのドレインと前記第2の電源ラインとの間に設けられた第1のNチャネルトランジスタと、
前記第2のPチャネルトランジスタのドレインと前記第2の電源ラインとの間に設けられた第2のNチャネルトランジスタと、
前記第1のPチャネルトランジスタと並列に接続され、前記第1のNチャネルトランジスタに対して前記第1のPチャネルトランジスタとは異なる経路の電流を供給するよう構成された第1の電流供給回路と、
前記第2のPチャネルトランジスタと並列に接続され、前記第2のNチャネルトランジスタに対して前記第2のPチャネルトランジスタとは異なる経路の電流を供給するよう構成された第2の電流供給回路とを備え、
前記第1の電流供給回路は、ソースが前記第1のNチャネルトランジスタのドレインに接続された第3のNチャネルトランジスタと、第1の端部が前記第1の電源ラインに接続され、第2の端部が前記第3のNチャネルトランジスタのドレインに接続された第1の電流制限素子を含み、
前記第2の電流供給回路は、ソースが前記第2のNチャネルトランジスタのドレインに接続された第4のNチャネルトランジスタと、第1の端部が前記第1の電源ラインに接続され、第2の端部が前記第4のNチャネルトランジスタのドレインに接続された第2の電流制限素子を含み、
前記第1及び第4のNチャネルトランジスタのゲートには入力信号が供給され、
前記第2及び第3のNチャネルトランジスタのゲートには前記入力信号と相補の反転入力信号が供給されることを特徴とする半導体装置。 - 前記第1及び第2の電流制限素子はそれぞれ、オン状態を維持するようゲートがクランプされた第3及び第4のPチャネルトランジスタであることを特徴とする請求項8に記載の半導体装置。
- 第1の方向に延びる前記第1及び第2の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において、前記第1の電源ラインに近接して設けられた矩形状のPチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記第2の電源ラインに近接して設けられた矩形状のNチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記Pチャネルトランジスタ領域と前記Nチャネルトランジスタ領域との間に設けられた配線領域とをさらに備え、
前記Pチャネルトランジスタ領域内には前記第1乃至第4のPチャネルトランジスタが形成されており、
前記Nチャネルトランジスタ領域内には前記第1乃至第4のNチャネルトランジスタが形成されており、
前記Pチャネルトランジスタ領域の前記第1の方向の幅と、前記Nチャネルトランジスタ領域の前記第1の方向の幅が実質的に等しいことを特徴とする請求項9に記載の半導体装置。 - 前記第1のNチャネルトランジスタと前記第3のNチャネルトランジスタは、前記Nチャネルトランジスタ領域内において前記第1の方向に近接して配置されており、
前記第2のNチャネルトランジスタと前記第4のNチャネルトランジスタは、前記Nチャネルトランジスタ領域内において前記第1の方向に近接して配置されていることを特徴とする請求項10に記載の半導体装置。 - 前記第1及び第2の電流制限素子はそれぞれ、高融点金属材料からなる第1及び第2の抵抗素子であることを特徴とする請求項8に記載の半導体装置。
- 前記第1のNチャネルトランジスタのドレインと前記第3のNチャネルトランジスタのソースが共有されており、前記第2のNチャネルトランジスタのドレインと前記第4のNチャネルトランジスタのソースが共有されていることを特徴とする請求項8乃至12のいずれか一項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009210891A JP5599993B2 (ja) | 2009-09-11 | 2009-09-11 | 半導体装置 |
US12/923,255 US8400184B2 (en) | 2009-09-11 | 2010-09-10 | Semiconductor device and level shift circuit using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009210891A JP5599993B2 (ja) | 2009-09-11 | 2009-09-11 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011061620A JP2011061620A (ja) | 2011-03-24 |
JP2011061620A5 JP2011061620A5 (ja) | 2012-08-16 |
JP5599993B2 true JP5599993B2 (ja) | 2014-10-01 |
Family
ID=43948723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009210891A Expired - Fee Related JP5599993B2 (ja) | 2009-09-11 | 2009-09-11 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8400184B2 (ja) |
JP (1) | JP5599993B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9385722B2 (en) | 2014-11-25 | 2016-07-05 | Intel Corporation | Voltage level shifter circuit |
US10312912B2 (en) * | 2017-06-28 | 2019-06-04 | Texas Instruments Incorporated | Gate control for a tristate output buffer |
US10965278B1 (en) * | 2020-03-24 | 2021-03-30 | SiFive, Inc. | Cross-coupled high-speed, low power level shifter |
CN113746469A (zh) * | 2021-07-21 | 2021-12-03 | 广东美的白色家电技术创新中心有限公司 | 电平移位电路、功率器件和电器设备 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4888498A (en) * | 1988-03-24 | 1989-12-19 | Texas Instruments Incorporated | Integrated-circuit power-up pulse generator circuit |
JPH087571A (ja) * | 1994-04-20 | 1996-01-12 | Hitachi Ltd | ゲート回路,半導体集積回路,半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 |
JP3251268B2 (ja) * | 1999-08-26 | 2002-01-28 | エヌイーシーマイクロシステム株式会社 | レベルシフト回路 |
JP2002009609A (ja) * | 2000-06-23 | 2002-01-11 | Mitsubishi Electric Corp | 出力ポート |
US6556061B1 (en) * | 2001-02-20 | 2003-04-29 | Taiwan Semiconductor Manufacturing Company | Level shifter with zero threshold device for ultra-deep submicron CMOS designs |
AU2003280645A1 (en) | 2002-10-31 | 2004-05-25 | Nec Corporation | Level converting circuit |
JP4053417B2 (ja) * | 2002-12-24 | 2008-02-27 | 川崎マイクロエレクトロニクス株式会社 | レベル変換回路 |
JP4002847B2 (ja) * | 2003-01-31 | 2007-11-07 | 松下電器産業株式会社 | 自動遅延調整機能付きレベル変換回路 |
JP4768300B2 (ja) * | 2005-03-29 | 2011-09-07 | 株式会社東芝 | 電圧レベル変換回路及び半導体集積回路装置 |
JP4864760B2 (ja) * | 2007-02-15 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み/読み出し方法 |
US7755392B1 (en) * | 2009-05-21 | 2010-07-13 | Ememory Technology Inc. | Level shift circuit without high voltage stress of transistors and operating at low voltages |
-
2009
- 2009-09-11 JP JP2009210891A patent/JP5599993B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-10 US US12/923,255 patent/US8400184B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011061620A (ja) | 2011-03-24 |
US20110303988A1 (en) | 2011-12-15 |
US8400184B2 (en) | 2013-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5090083B2 (ja) | 半導体装置 | |
US9900010B2 (en) | Level shifter | |
TWI530096B (zh) | Transmission and semiconductor devices | |
US7425845B2 (en) | Semiconductor integrated circuit | |
TW201106126A (en) | Reference voltage circuit and electronic device | |
TW201001911A (en) | Transmission gate with body effect compensation circuit | |
JP5599993B2 (ja) | 半導体装置 | |
US20130076400A1 (en) | Comparator circuit | |
US8629721B2 (en) | Output stage formed inside and on top of an SOI-type substrate | |
US7659748B2 (en) | Electronic device and integrated circuit | |
JP5421075B2 (ja) | 入力回路 | |
US9264045B2 (en) | Buffer circuit with reduced static leakage through controlled body biasing in FDSOI technology | |
US7095249B2 (en) | Semiconductor integrated circuit | |
JP2011061620A5 (ja) | ||
JP2009260832A (ja) | 半導体装置 | |
KR100331417B1 (ko) | 액정 표시 장치 | |
US20040090243A1 (en) | Output buffer circuits including logic gates having balanced output nodes | |
JP2669346B2 (ja) | 半導体集積回路装置 | |
JP2009124537A (ja) | シュミット回路 | |
JP2011147037A (ja) | 半導体装置及びこれを備えるデータ処理システム | |
US11081973B1 (en) | High voltage tolerant inverter | |
JP6544093B2 (ja) | 電源回路及び電圧制御方法 | |
JP2016213644A (ja) | 半導体装置 | |
JP4939291B2 (ja) | 半導体回路 | |
JP2018014673A (ja) | レベルシフタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120703 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120703 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140121 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140408 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140411 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140707 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140729 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140814 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5599993 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |