JP3853195B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、複数種類のインターフェイスに対応することのできる入力回路の構成に関する。より特定的には、この発明はクロック信号に同期して動作する同期型半導体装置の入力回路の構成に関する。
【０００２】
【従来の技術】
図１８は、従来の入力回路の構成の一例を概略的に示す図である。図１８において、入力回路９０２は、外部からの信号ＥＸＳＩと基準電圧ＶＲＥＦとを比較し、その比較結果に応じた信号を生成する比較回路９０２ａと、比較回路９０２ａの出力信号をバッファ処理（増幅）して内部信号ＩＮＳＩを生成するインバータ９０２ｂを含む。この比較回路９０２ａおよびインバータ９０２ｂは、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０００３】
基準電圧ＶＲＥＦは、基準電圧発生回路９００により生成される。この基準電圧発生回路９００は、外部電源電圧ＥＸＶＤＤを受ける外部電源ノードに結合され、一定の大きさの定電流を生成する定電流源９００ａと、定電流源９００ａから供給される定電流を電圧に変換して基準電圧ＶＲＥＦをノード９００ｃに生成する電流／電圧変換素子（Ｚ）９００ｂを含む。この電流／電圧変換素子９００ｂは、たとえば、抵抗素子またはゲートとドレインが相互接続されるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。
【０００４】
図１９は、図１８に示す入力回路の動作を示す信号波形図である。以下、図１９を参照して図１８に示す入力回路の動作について簡単に説明する。
【０００５】
比較回路９０２ａは、負入力に外部信号ＥＸＳＩを受け、正入力に基準電圧ＶＲＥＦを受けており、差動増幅回路として動作する。
【０００６】
外部信号ＥＸＳＩが基準電圧ＶＲＥＦよりも高い場合には、その差に応じて、比較回路９０２ａの出力信号がローレベルとなる。インバータ９０２ｂが比較回路９０２ａのローレベルの信号を増幅してかつ反転して出力するため、内部信号ＩＮＳＩは、内部電源電圧ＶＤＤＰレベルのＨレベルとなる。
【０００７】
一方、外部信号ＥＸＳＩが基準電圧ＶＲＥＦよりも低くなると、比較回路９０２ａは、その差に応じたハイレベルの信号を出力する。インバータ９０２ｂは比較回路９０２ａの出力信号を反転しかつ増幅するため、内部信号ＩＮＳＩは、接地電圧レベルのＬレベルとなる。
【０００８】
したがって、内部信号ＩＮＳＩは、外部信号ＥＸＳＩが基準電圧ＶＲＥＦを交差するごとに、その論理レベルを急速に変化させることができ、急峻な立上り／立下り波形を有する内部信号を生成することができる。すなわち、この差動増幅回路９０２ａを用いて外部信号ＥＸＳＩと基準電圧ＶＲＥＦとを比較して、該比較結果に従って内部信号ＩＮＳＩを生成することにより、外部信号ＥＸＳＩに波形歪みが生じても、急峻に立上がり／立下がる内部信号を生成することができる。
【０００９】
【発明が解決しようとする課題】
基準電圧ＶＲＥＦは、この外部信号ＥＸＳＩの振幅に応じて、その振幅の中央値に設定される。たとえば、外部信号ＥＸＳＩが、１．８Ｖ（＝ＶＤＤＱ）のときには、０．９Ｖに設定される。
【００１０】
図２０は、外部信号ＥＸＳＩの論理ハイレベル（Ｈレベル）および論理ローレベル（Ｌレベル）と基準電圧との関係を概略的に示す図である。図２０において外部信号ＥＸＳＩは、Ｈレベルの下限値は、電圧ＶＩＨレベルであり、Ｌレベルの上限値は、電圧ＶＩＬである。通常、ＬＶＴＴＬインターフェイスにおいては、ハイレベル下限電圧ＶＩＨが、２．０Ｖに設定され、また、ローレベル上限電圧ＶＩＬが、０．８Ｖに設定される。従って、このＬＶＴＴＬインターフェイスにおいて、基準電圧ＶＲＥＦは、中央値の１．４Ｖに設定される。
【００１１】
しかしながら、最近、インターフェイスとして、低電源電圧の出力回路で信号／データを転送するために、１．８Ｖ系インターフェイスにおいては、このハイレベル下限電圧ＶＩＨが、０．８・ＶＤＤＱの電圧レベルに設定され、またＬレベルの上限値ＶＩＬは、０．２・ＶＤＤＱに設定される。ここで、電圧ＶＤＤＱは、外部信号ＥＸＳＩの駆動する回路の動作電源電圧を示す。この場合、基準電圧ＶＲＥＦは、その電圧レベルが、中央値の０．９Ｖに設定される。
【００１２】
基準電圧ＶＲＥＦは、図１８に示すように、定電流源９００ａからの定電流を、電流／電圧変換素子９００ｂにより電圧に変換して生成される。したがって、基準電圧ＶＲＥＦは、電圧ＶＤＤＱに依存しない一定の電圧レベルである。この電源電圧ＶＤＤＱは、１．６５Ｖから１．９５Ｖの範囲で変動することがその仕様値の上で許容される。
【００１３】
いま、図２１（Ａ）に示すように、電源電圧ＶＤＤＱが１．９５Ｖに上昇した場合、外部信号ＥＸＳＩのハイレベル下限電圧ＶＩＨは、１．５６Ｖとなり、一方、ローレベル上限電圧ＶＩＬは、０．３６Ｖとなる。基準電圧ＶＲＥＦは、０．９Ｖで一定であり、したがって、基準電圧ＶＲＥＦとハイレベル電圧ＶＩＨの差は０．６６Ｖ、一方、基準電圧ＶＲＥＦとローレベル電圧ＶＩＬの差は０．５４Ｖとなる。したがって、外部信号ＥＸＳＩがＨレベルからＬレベルへ変化する場合に、この外部信号ＥＸＳＩが基準電圧ＶＲＥＦを横切るまでに要する時間と、Ｌレベルの信号が、Ｈレベルに立上がるときに、基準電圧ＶＲＥＦを横切るまでに要する時間とが異なり、内部信号の外部信号の立下がりに対する応答が遅れる。
【００１４】
また、図２１（Ｂ）に示すように、電源電圧ＶＤＤＱが、１．６５Ｖに低下した場合には、ハイレベル電圧ＶＩＨが、１．３２Ｖとなり、ローレベル電圧ＶＩＬが、０．３２Ｖとなる。この場合においても、基準電圧ＶＲＥＦは０．９Ｖであり、ハイレベル下限電圧ＶＩＨと基準電圧ＶＲＥＦの差は、０．４２Ｖとなり、一方、基準電圧ＶＲＥＦとローレベル上限電圧ＶＩＬの差が０．５８Ｖとなる。したがって、この状態においては、内部信号は、外部信号の立上がりに対する応答が遅れた信号となる。
【００１５】
すなわち、図２２（Ａ）に誇張して示すように、電源電圧ＶＤＤＱが上昇した場合には、内部信号ＩＮＳＩが、外部信号ＥＸＳＩの立上がりに対する応答が遅れるため、また、同様、外部信号ＥＸＳＩの立上がりに対する応答が速くなるため、図２２（Ａ）において一点鎖線で示す理想応答波形よりも、の内部信号ＩＮＳＩのＨレベル期間が短くなる。
【００１６】
また、図２２（Ｂ）に示すように、電源電圧ＶＤＤＱの電圧レベルが低下した場合には、基準電圧ＶＲＥＦの電圧レベルは相対的に上昇するため、内部信号ＩＮＳＩは、外部信号ＥＸＳＩの立上がりに対する応答が速く、一方、外部信号ＥＸＳＩの立上がりに対する応答が遅くなるため、図２２（Ｂ）に一点鎖線で示す理想応答波形よりもそのＨレベル期間が長くなる。
【００１７】
すなわち、この外部信号ＥＸＳＩのＨレベルを規定する電源電圧ＶＤＤＱの電圧レベルが変動すると、内部信号ＩＮＳＩの立上がりまたは立下がりの応答の遅れが生じ、外部信号の変化に正確に応答する内部信号を生成することができなくなるという問題が生じる。
【００１８】
また、外部信号ＥＸＳＩが、信号路の伝搬損失により、ハイレベル下限電圧ＶＩＨとローレベル上限電圧ＶＩＬの間で変化する場合、外部電源電圧ＶＤＤＱの変動に従って、ハイレベル下限電圧ＶＩＨおよびローレベル上限電圧ＶＩＬそれぞれと基準電圧の差が互いに異なるため、入力回路の動作マージンがハイレベル電圧およびローレベル信号に対して異なり、その動作マージンを保証することができず、正確に外部信号に応じた内部信号を生成することができなくなるという問題が生じる。
【００１９】
特に、電源電圧ＶＤＤＱは、信号／データ出力回路の動作電源電圧として利用されるため、送信側の出力回路の動作電源電圧が、その信号／データ出力動作時において変動すると、受信側の半導体記憶装置において入力信号の電圧レベルの変動が大きくなり、正確に入力信号の論理レベルを判定して入力信号に対応する内部信号を生成することができなくなるという問題が生じる。
【００２０】
また、処理システムにおいては、用いられるインターフェイスが異なる場合がある。上述のようにＬＶＴＴＬインターフェイスで信号／データを転送するシステムと、１．８Ｖ系インターフェイスで信号／データを転送するシステムとが存在する。このような複数のインターフェイスに対し別々に、チップを設計すると設計効率が低下する。従って、複数のインターフェイスに対し共通のチップ設計を行い、最終的に使用されるインターフェイスに応じて、基準電圧の電圧レベルを設定することが一般に行われる。
【００２１】
このような複数のインターフェイスにおいて上述のように入力信号が電源電圧レベルに依存するハイレベル下限電圧およびローレベル上限電圧を有するインターフェイスを含む場合においても、内部信号の処理速度に影響を及ぼすことなく、正確に入力信号の論理レベルを電源電圧の変動に係らずに行うことが要求される。
【００２２】
それゆえ、この発明の目的は、外部信号の振幅を規定する電源電圧が変動しても、正確かつ安定に内部信号を生成することのできる入力回路を提供することである。
【００２３】
この発明の他の目的は、複数のインターフェイスに対しても、容易に適応して、信号処理速度を低下させることなく、正確に入力信号の論理レベルを判定することのできる入力回路を提供することである。
【００２４】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、第１の電源パッドから与えられる第１の電源電圧からこの第１の電源電圧に依存する基準電圧を生成する基準電圧発生回路と、第１の入力信号を受け、この第１の入力信号と基準電圧の電圧レベルの関係に従って第１の入力信号の論理レベルを判定し、該判定結果に従って第１の電源電圧と異なる第２の電源電圧レベルの第１の内部信号を生成する第１の入力回路と、第１の電源パッドと別に配置された第２の電源パッドを介して与えられる第１の電源電圧を動作電源電圧として受け、与えられた信号をバッファ処理して外部へ出力する出力回路を備える。
【００２５】
好ましくは、第１の入力回路は、第２の電源電圧を動作電源電圧として受けて動作し、第１の入力信号と基準電圧とを差動増幅して、その増幅結果に従って第１の内部信号を生成する比較回路を備える。
【００２６】
好ましくは、第１の入力信号は、半導体装置の信号の取込および出力タイミングを規定するクロック信号である。
【００２７】
好ましくは、基準電圧発生回路は、第１の電源電圧の１／２の電圧レベルの電圧を基準電圧として生成する。
【００２８】
この発明の第２の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受けて動作し、入力信号をバッファ処理して第１の電源電圧レベルの振幅の信号を生成するゲート回路と、このゲート回路の出力信号を第２の電源電圧レベルの振幅の信号に変換して内部信号を生成するレベル変換回路とを備える。入力信号は、その論理レベルを決定する電圧が第２の電源電圧に依存する。
【００２９】
好ましくは、第１の電源電圧の投入を検出する電源投入検出回路がさらに設けられる。ゲート回路は、電源投入検出回路の出力信号と入力信号とを受ける。
【００３０】
好ましくは、半導体装置は、クロック信号に従って信号の取込および出力を行なう同期型半導体装置であり、入力信号は、クロック信号以外の信号である。
【００３１】
また、好ましくは、レベル変換回路は、第２の電源電圧を動作電源電圧として受けて、ゲート回路の出力信号に従って第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、第２の電源電圧を動作電源電圧として受け、第１の出力ノードの信号をラッチしかつ内部信号を生成するラッチ回路とを備える。
【００３２】
好ましくは、これに代えて、レベル変換回路は、第２の動作電源電圧を動作電源電圧として受け、ゲート回路の出力信号に従って第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、第２の電源電圧をゲートに受け、このゲート回路の出力信号を第１の出力ノードに伝達する転送ゲートを含む。
【００３３】
この発明の第３の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受け、活性化時外部からのクロック信号と第１の基準電圧とを比較し、該比較結果に従って、外部クロック信号に対応する内部クロック信号を生成する第１のクロック入力回路と、第２の電源電圧を動作電源電圧として受け、外部クロック信号と第２の基準電圧とを比較し、該比較結果に従って外部クロック信号に対応する第２の内部クロック信号を生成する第２のクロック入力回路と、クロック信号とクロック信号の有効／無効を指定するクロックイネーブル信号とに従って、第１のクロック入力回路を活性化するための第１のクロック制御信号を生成する第１のクロック制御回路と、クロック信号とクロックイネーブル信号とに従って、第２のクロック入力回路を活性化するための第２のクロック制御信号を生成する第２のクロック制御回路とを備える。
【００３４】
好ましくは、電源電圧レベルを特定する動作モードに従って、第１および第２のクロック制御信号を選択的に非活性化するための制御回路が設けられる。
【００３５】
好ましくは、第１および第２のクロック制御回路は、同一電源ノードの電圧を動作電源電圧として受ける。
【００３６】
また、好ましくは、第１および第２のクロック入力回路および第１および第２のクロック制御回路は、外部から与えられる電源電圧をそれぞれ第１および第２の電源電圧として受ける。この外部電源電圧の電圧レベルに従ってクロック信号の振幅が決定される。
【００３７】
好ましくは、さらに、クロック信号以外の信号を入力するパッドと、配設ピッチが異なり、クロック信号を入力すためのクロックパッドが設けられる。第１および第２のクロック入力回路および第１および第２のクロック制御回路のそれぞれの少なくとも初段回路は、クロックパッドに近接して配置される。
【００３８】
また好ましくは、第１および第２のクロック入力回路および第１および第２のクロック制御回路に対し、電源電圧の電圧レベルを特定する動作モードに応じて選択的にクロック信号を伝達するクロック伝達線が設けられる。
【００３９】
第１の電源電圧に依存する基準電圧と第１の入力信号の電圧レベルの関係に従って第１の入力信号の論理レベルを判定することにより、この第１の電源電圧レベルが変動しても、基準となる第１の電源電圧を用いて入力信号の論理レベルを判定しており、第１の電源電圧レベルの変動にかかわりなく正確に、内部信号を生成することができる。
【００４０】
また、クロック信号に対しては、電源電圧の利用可能な電圧レベルに応じて複数系統を設け、電源電圧レベルに応じて対応のクロック信号生成経路を活性化することにより、外部電源電圧が変更され、クロック信号の振幅が変更される場合においても、正確に、かつ容易に外部クロック信号に応じた内部クロック信号を生成することができる。
【００４１】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、外部電源電圧ＥＸＶＤＤから各種内部電源電圧を生成する内部電源回路２と、内部電源回路２からの内部電源電圧を動作電源電圧として受けるメモリ回路３を含む。図１においては、内部電源回路２が生成する内部電源電圧として、周辺電源電圧ＶＤＤＰとアレイ電源電圧ＶＤＤＳを代表的に示す。メモリ回路３は、メモリセルが行列状に配列されるメモリセルアレイと、このメモリセルアレイからメモリセルを選択するメモリ選択回路とを含む。メモリアレイに対してはアレイ電源電圧ＶＤＤＳが与えられ、メモリセルを選択する回路部分には周辺電源電圧ＶＤＤＰが与えられる。
【００４２】
半導体装置１は、さらに、外部信号ＥＸＣＬＫとこのクロック信号の有効／無効を示す外部クロックイネーブル信号ＸＣＬＫＥとを受けて、内部クロック信号ＣＬＫＩＮを生成するクロック入力回路４と、外部信号ＥＸＳＧに従って内部信号を生成する信号入力バッファ回路５と、外部からの入力データを受け内部データを生成するデータ入力バッファ回路６と、メモリ回路３において選択されたメモリセルから読出されたデータを外部へ出力するためのデータ出力バッファ回路７を含む。
【００４３】
図１において、データ入力バッファ回路６およびデータ出力バッファ回路７は、共通の端子(パッド)を介してデータの入出力を行なうように示す。しかしながら、このデータ入力バッファ回路６およびデータ出力バッファ回路７は、それぞれ別々の端子（パッド）を介してデータの入力および出力を行なってもよい。
【００４４】
クロック入力回路４、信号入力バッファ回路５、データ入力バッファ回路６およびデータ出力バッファ回路７へは、外部からの出力電源電圧ＶＤＤＱと内部電源回路２からの周辺電源電圧ＶＤＤＰが与えられる。
【００４５】
この出力電源電圧ＶＤＤＱに従って、データＤＱおよび外部信号ＥＸＳＧ、外部クロック信号ＥＸＣＬＫおよび外部クロックイネーブル信号ＸＣＬＫＥの振幅が決定される。すなわち、この半導体装置１が適用されるインターフェイスに応じて出力電源電圧ＶＤＤＱの電圧レベルも設定される。クロック入力回路４、信号入力バッファ回路５、データ入力バッファ回路６およびデータ出力バッファ回路７に対して出力電源電圧ＶＤＤＱを与え、この出力電源電圧ＶＤＤＱと外部からの信号（データを含む）との電圧関係に従って内部信号を生成する。これにより、出力電源電圧ＶＤＤＱが変動しても、また、その用いられるインターフェイスに応じて電源電圧レベルが変更される場合においても、正確に外部信号の論理レベルを反転して内部信号を生成することができる。
【００４６】
［実施の形態１］
図２は、この発明の実施の形態１に従う入力バッファ回路の構成を示す図である。図２においては、図１に示すクロック入力回路４、信号入力バッファ回路４およびデータ入力バッファ回路６の初段の入力バッファ回路の構成を共通に示す。この初段の入力バッファ回路が、外部からパッドを介して与えられる信号／データをバッファ処理して内部信号を生成する。
【００４７】
図２において、入力バッファ回路は、基準電圧Ｖｒｅｆ１と外部信号ＥＸＳの電圧レベルとを比較し、その比較結果を示す信号ＯＵＴを生成する比較回路１０と、比較回路１０の出力信号ＯＵＴをバッファ処理して内部信号ＢＵＦＩＮを生成するインバータバッファ１２を含む。これらの比較回路１０およびインバータバッファ１２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの１／２の電圧レベルを有し、出力電源電圧ＶＤＤＱに依存する電圧である。
【００４８】
比較回路１０は、電源ノードと内部ノードＮＡの間に接続されかつそのゲートが内部ノードＮＡに接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１０ａと、電源ノードと内部ノードＮＢの間に接続されかつそのゲートが内部ノードＮＡに接続されるＰチャネルＭＯＳトランジスタ１０ｂと、内部ノードＮＡと内部ノードＮＣの間に接続されかつそのゲートに基準電圧Ｖｒｅｆ１を受けるＮチャネルＭＯＳトランジスタ１０ｃと、内部ノードＮＢと内部ノードＮＣの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタ１０ｄと、内部ノードＮＣと接地ノードの間に接続される定電流源１０ｅを含む。この定電流源１０ｅにより、比較回路１０の動作電流が決定される。
【００４９】
比較回路１０においては、ＭＯＳトランジスタ１０ａおよび１０ｂがカレントミラー段を構成し、ＭＯＳトランジスタ１０ａを流れる電流のミラー電流がＭＯＳトランジスタ１０ｂを介して流れる。すなわち、これらのＭＯＳトランジスタ１０ａおよび１０ｂのサイズが同じ場合には、ＭＯＳトランジスタ１０ａおよび１０ｂには、同じ大きさの電流が流れる。
【００５０】
ＭＯＳトランジスタ１０ｃおよび１０ｄは差動段を構成しており、基準電圧Ｖｒｅｆ１と外部信号ＥＸＳの電圧レベルの差に応じた信号を、内部ノードＮＢに生成する。たとえば、外部信号ＥＸＳが、基準電圧Ｖｒｅｆ１よりも高い場合には、ＭＯＳトランジスタ１０ｄのコンダクタンスが大きくなり、ＭＯＳトランジスタ１０ｄを介して流れる電流が、ＭＯＳトランジスタ１０ｃを介して流れる電流よりも多くなる。ＭＯＳトランジスタ１０ｃへは、ＭＯＳトランジスタ１０ａから電流が供給されており、したがって、このＭＯＳトランジスタ１０ｄは、ＭＯＳトランジスタ１０ｂから供給される電流を放電し、ノードＮＢからの出力信号ＯＵＴはローレベルとなる。
【００５１】
逆に、外部信号ＥＸＳが、基準電圧Ｖｒｅｆ１よりも低い場合には、ＭＯＳトランジスタ１０ｃのコンダクタンスが、ＭＯＳトランジスタ１０ｄのコンダクタンスよりも大きくなり、ＭＯＳトランジスタ１０ｃを流れる電流が、ＭＯＳトランジスタ１０ｄを介して流れる電流よりも大きくなる。ＭＯＳトランジスタ１０ｃを介して流れる電流のミラー電流が、ＭＯＳトランジスタ１０ａおよび１０ｂのカレントミラー段を介してＭＯＳトランジスタ１０ｄに与えられるため、ＭＯＳトランジスタ１０ｄは、与えられた電流をすべて放電することができず、ノードＮＢからの出力信号ＯＵＴはハイレベルとなる。
【００５２】
インバータバッファ１２は、電源ノードとノード１２ｃの間に接続されかつそのゲートに比較回路１０の出力信号ＯＵＴを受けるＰチャネルＭＯＳトランジスタ１２ａと、ノード１２ｃと接地ノードの間に接続されかつそのゲートに比較回路１０の出力信号ＯＵＴを受けるＮチャネルＭＯＳトランジスタ１２ｂを含む。
【００５３】
このインバータバッファ１２は、出力信号ＯＵＴを増幅しかつ反転して内部信号ＢＵＦＩＮを生成する。したがって、比較回路１０の出力信号ＯＵＴの電圧レベルが、中間電圧レベルであっても、比較回路１２の入力論理しきい値を超えれば、高速で、内部信号ＢＵＦＩＮが、比較回路１０の出力信号ＯＵＴの論理レベルに応じた電圧レベルに駆動される。この内部信号ＢＵＦＩＮは、振幅が内部電源電圧ＶＤＤＰの信号である。従って、この図２に示す回路により、振幅がＶＤＤＱの外部信号ＥＸＳが、振幅ＶＤＤＰの信号にレベル変換される。
【００５４】
基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの１／２倍の電圧レベルを有する。したがって、出力電源電圧ＶＤＤＱが変動した場合には、この外部信号ＥＸＳを生成する回路においても同じ出力電源電圧ＶＤＤＱを用いて外部信号を生成しており、その電圧レベルが変動する。したがって、常に、基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの変化に追随して変動しており、出力電源電圧ＶＤＤＱの電圧レベルが変動しても、基準電圧Ｖｒｅｆ１は、外部信号ＥＸＳのハイレベル下限電圧（以下、ハイレベル電圧と称す）ＶＩＨおよびローレベル上限電圧（以下、ローレベル電圧と称す）ＶＩＬの中間値を維持することになり、出力電源電圧ＶＤＤＱの変動にかかわらず、正確に、外部からの信号ＥＸＳの論理レベルを判定することができ、また動作マージンも、常にハイレベル電圧ＶＩＨ、ローレベルＶＩＬに対して同一とすることができる。
【００５５】
なお、この外部信号ＥＸＳは、図１に示す信号のいずれであってもよい。
図３は、図１に示す基準電圧Ｖｒｅｆ１を発生する回路１４の構成の一例を示す図である。図３において、基準電圧発生回路１４は、出力電源ノードとノードＮＤの間に接続される抵抗素子１４ａと、ノードＮＤとノードＮＥの間に接続されかつそのゲートがノードＮＤに接続されるＮチャネルＭＯＳトランジスタ１４ｂと、ノードＮＥとノードＮＦの間に接続されかつそのゲートがノードＮＦに接続されるＰチャネルＭＯＳトランジスタ１４ｃと、ノードＮＦと接地ノードの間に接続される抵抗素子１４ｄと、出力電源ノードとノードＮＧの間に接続されかつそのゲートがノードＮＤに接続されるＮチャネルＭＯＳトランジスタ１４ｅと、ノードＮＧと接地ノードとの間に接続され、かつそのゲートがノードＮＦに接続されるＰチャネルＭＯＳトランジスタＭＯＳトランジスタ１４ｆを含む。出力電源ノードには、出力回路等に対し動作電源電圧を供給するパッドとは別のパッドからの出力電源電圧ＶＤＤＱが与えられる。出力回路動作時において出力電源電圧ＶＤＤＱが変動しても、その影響を受けることなく安定に基準電圧を生成するためである。
【００５６】
抵抗素子１４ａおよび１４ｄの抵抗値は、それぞれＲ１およびＲ２であり、ＭＯＳトランジスタ１４ｂおよび１４ｃのチャネル抵抗（オン抵抗）よりも十分に大きい。この状態においては、ＭＯＳトランジスタ１４ｂおよび１４ｃが、ダイオードモードで動作し、順方向にそのしきい値電圧の絶対値の電圧降下を生じさせる。抵抗素子１４ａおよび１４ｄの抵抗値Ｒ１およびＲ２が等しい場合には、ノードＮＤおよびＮＦの電圧Ｖ（ＮＤ）およびＶ（ＮＦ）は、それぞれ、次式で表わされる。
【００５７】
Ｖ（ＮＤ）＝（ＶＤＤＱ／２）＋Ｖｔｈｎ，
Ｖ（ＮＦ）＝（ＶＤＤＱ／２）−｜Ｖｔｈｐ｜．
ここで、ＶｔｈｎおよびＶｔｈｐは、それぞれ、ＭＯＳトランジスタ１４ｂおよび１４ｃのしきい値電圧を示す。
【００５８】
ＭＯＳトランジスタ１４ｅは、そのゲート電圧が、ドレインノードの電圧、すなわち出力電源電圧ＶＤＤＱよりも低いためソースフォロアモードで動作し、ノードＮＧに、ノードＮＤの電圧Ｖ（ＮＤ）よりしきい値電圧Ｖｔｈｎ低い電圧を伝達する。したがって、このＭＯＳトランジスタ１４ｅにより、ノードＮＧへは、（ＶＤＤＱ／２）の電圧が伝達される。
【００５９】
一方、ＭＯＳトランジスタ１４ｆは、そのドレインノードの電圧が、そのゲートの電圧、すなわちノードＮＦの電圧よりも低いため、同様ソースフォロアモードで動作し、ＭＯＳトランジスタ１４ｆは、ノードＮＧに、ノードＮＦの電圧Ｖ（ＮＦ）よりもそのしきい値電圧の絶対値｜ｖｔｈｐ｜高い電圧、すなわち、（ＶＤＤＱ／２）の電圧を伝達する。ここで、ＭＯＳトランジスタ１４ｃおよび１４ｆのしきい値電圧は等しく、またＭＯＳトランジスタ１４ｂおよび１４ｅのしきい値電圧は等しいとしている。
【００６０】
基準電圧Ｖｒｅｆ１が、電圧（ＶＤＤＱ／２）よりも低くなった場合には、ＭＯＳトランジスタ１４ｅのゲート−ソース間電圧がしきい値電圧Ｖｔｈｎよりも大きくなり、ＭＯＳトランジスタ１４ｅがオン状態となり、ノードＮＧへ電流を供給し、基準電圧Ｖｒｅｆ１の電圧レベルを上昇させる。一方、基準電圧Ｖｒｅｆ１の電圧レベルが、（ＶＤＤＱ／２）の電圧レベルよりも上昇した場合には、ＭＯＳトランジスタ１４ｆのソース−ゲート間電圧がそのしきい値電圧の絶対値よりも大きくなりＭＯＳトランジスタ１４が導通し、基準電圧Ｖｒｅｆ１の電圧レベルを低下させる。したがって、これらのＭＯＳトランジスタ１４ｅおよび１４ｆのソースフォロアモード動作より、基準電圧Ｖｒｅｆ１の電圧レベルを、（ＶＤＤＱ／２）の電圧レベルに保持することができる。
【００６１】
また、基準電圧発生回路１４においては、抵抗素子１４ａおよび１４ｄの抵抗値を十分大きくすることにより、微小電流で、中間電圧ＶＤＤＱ／２を生成することができる。この場合、基準電圧発生回路１４は、単に、入力バッファ回路の比較回路を構成する差動増幅回路の差動段のゲート容量を充電することが要求されるだけであり、この基準電圧発生回路１４のＭＯＳトランジスタ１４ｅおよび１４ｆのサイズは十分することができ、またその消費電力も十分小さくすることができる。
【００６２】
以上のように、この発明の実施の形態１に従えば、外部信号の論理レベルを決定する電源電圧に基づいて基準電圧を生成し、この基準電圧と外部信号との比較を行なっており、出力電源電圧変動時、すなわち外部信号の振幅変動時（電圧レベルの変動時）においても、十分に正確に、基準電圧を、この変動した外部信号のハイレベル電圧とローレベル電圧の中間電圧レベルに維持することができ、正確に外部信号の論理レベルの判断を行なうことができる。
【００６３】
また、外部信号のハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬに対す基準電圧Ｖｒｅｆ１のマージンを互いに、出力電源電圧変動時においても等しくすることができ、常にハイレベル電圧ＶＩＨおよびローレベルＶＩＬに対する基準電圧のマージンを同じとすることができ、安定に外部信号の論理レベルの判定を行うことができる。
【００６４】
［実施の形態２］
図４は、この発明の実施の形態２に従う入力回路の構成を示す図である。図４においても、１つの外部信号ＥＸＳを受け、内部信号ＢＵＦＩＮを生成する入力バッファ回路の構成を示す。図４において、入力バッファ回路は、外部信号ＥＸＳを受け、出力電源電圧ＶＤＤＱレベルの振幅を有する信号を生成するインバータバッファ１６と、インバータバッファ１６の出力信号を、内部電源電圧ＶＤＤＰレベルの振幅の信号に変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理（増幅）して内部信号ＢＵＦＩＮを生成するインバータバッファ２０を含む。
【００６５】
インバータバッファ１６は、出力電源電圧ＶＤＤＱを動作電源電圧として受け、またはレベル変換回路１８およびインバータバッファ２０は、内部電源電圧ＶＤＤＰを、動作電源電圧として受ける。したがって、外部信号ＥＸＳを、出力電源電圧ＶＤＤＱを動作電源電圧として受けるインバータバッファ１６で受けることにより、このインバータバッファ１６の入力論理しきい値を、ＶＤＤＱ／２の電圧レベルに設定することにより、外部信号ＥＸＳの振幅が、出力電源電圧ＶＤＤＱの変動により変動しても、入力論理しきい値を、常に、ＶＤＤＱ／２の電圧レベルに維持することができ、電源電圧ＶＤＤＱが変動しても、正確に外部信号ＥＸＳの論理レベルの判定を行なうことができる。
【００６６】
このインバータバッファ１６の出力信号をレベル変換回路１８で内部電源電圧ＶＤＤＰレベルの信号に変換して、インバータバッファ２０で内部電源電圧ＶＤＤＰレベルの内部信号ＢＵＦＩＮを生成することにより、内部回路の動作電源電圧に応じた内部信号を生成することができる。
【００６７】
インバータバッファ１６は、出力電源ノードと内部ノードＮＧの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＰチャネルＭＯＳトランジスタ１６ａと、出力電源ノードとノードＮＧの間に接続さかつそのゲートにイネーブル信号ＥＮを受けるＰチャネルＭＯＳトランジスタ１６ｂと、ノードＮＧと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１６ｃおよび１６ｄを含む。
【００６８】
ＭＯＳトランジスタ１６ｃは、そのゲートに外部信号ＥＸＳを受け、ＭＯＳトランジスタ１６ｄは、そのゲートにイネーブル信号ＥＮを受ける。このイネーブル信号ＥＮは、パワーダウンモード時において非活性化され、イネーブル信号ＥＮの非活性化時、ＭＯＳトランジスタ１６ｂがオン状態、ＭＯＳトランジスタ１６ｄがオフ状態となる。したがって、ノードＮＧは、出力電源電圧ＶＤＤＱレベルに維持される。このイネーブル信号ＥＮの非活性時ノードＮＧを出力電源電圧ＶＤＤＱレベルに維持することにより、外部信号ＥＸＳの変化にかかわらず、このインバータバッファ１６の動作を停止させることができ、消費電流を低減することができる。
【００６９】
レベル変換回路１８は、内部電源ノードと内部ノードＮＨの間に接続されかつそのゲートが内部ノードＮＩに接続されるＰチャネルＭＯＳトランジスタ１８ａと、内部電源ノードと内部ノードＮＩの間に接続されかつそのゲートが内部ノードＮＨに接続されるＰチャネルＭＯＳトランジスタ１８ｂと、内部ノードＮＨと接地ノードの間に接続されかつそのゲートにインバータバッファ１６の出力信号を受けるＮチャネルＭＯＳトランジスタ１８ｃと、内部ノードＮＩと接地ノードの間に接続されかつそのゲートにインバータバッファ１６の出力信号をインバータ１８ｅを介して受けるＮチャネルＭＯＳトランジスタ１８ｄを含む。インバータ１８ｅは、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。
【００７０】
このレベル変換回路１８においては、インバータバッファ１６の出力信号がＨレベルのときには、インバータ１８ｅの出力信号がＬレベルとなり、ＭＯＳトランジスタ１８ｃがオン状態、ＭＯＳトランジスタ１８ｄがオフ状態となる。したがって、ノードＮＨの電圧低下に従って、ＭＯＳトランジスタ１８ｂがオン状態へ移行し、ノードＮＩを内部電源電圧ＶＤＤＰレベルに充電する。この内部ノードＮＩの電圧レベルの上昇に従って、ＭＯＳトランジスタ１８ａが非導通となり、最終的に、内部ノードＮＩが内部電源電圧ＶＤＤＰレベル、内部ノードＮＨが、接地電圧レベルとなる。この状態においては、ＭＯＳトランジスタ１８ａはオフ状態であり、ノードＮＩのＨレベルの信号が、ＭＯＳトランジスタ１８ａおよび１８ｂによりラッチされて消費電流は生じない。
【００７１】
一方、インバータバッファ１６の出力信号がＬレベルのときには、インバータ１８ｅの出力信号がＨレベルとなり、ＭＯＳトランジスタ１８ｃがオン状態、ＭＯＳトランジスタ１８ｄがオン状態となり、内部ノードＮＩが接地電圧レベルへ駆動される。この内部ノードＮＩの電圧低下に伴ってＭＯＳトランジスタ１８ａがオン状態へ移行し、内部ノードＮＨの電圧レベルを上昇させる。最終的に、内部ノードＮＨが、内部電源電圧ＶＤＤＰレベルとなり、内部ノードＮＩが接地電圧レベルとなる。
【００７２】
したがって、インバータバッファ１６の出力信号がＬレベルのときにレベル変換回路１８からＬレベルの信号が出力され、インバータ１６の出力信号が出力電源電圧ＶＤＤＱレベルのときには、レベル変換回路１８から、内部電源電圧ＶＤＤＰレベルの信号が出力される。
【００７３】
レベル変換回路１８を用いて、内部電源電圧ＶＤＤＰレベルの信号を生成することにより、インバータバッファ２０における入力論理しきい値に対するレベル変換回路１８の出力信号のハイレベルおよびローレベルのマージンを確保し、高速で、内部信号ＢＵＦＩＮを生成する。
【００７４】
以上のように、この発明の実施の形態２に従えば、外部からの信号を、出力電源電圧を動作電源電圧として受けるインバータバッファで受け、その出力信号をレベル変換して内部電源電圧レベルの信号を生成しており、出力電源電圧ＶＤＤＱの変動時においても、正確に外部信号ＥＸのハイレベル電圧およびローレベル電圧のマージンを等しくすることができ、確実に外部信号ＥＸの論理レベルを判定して内部信号を生成することができる。
【００７５】
［実施の形態３］
図５は、この発明の実施の形態３に従う入力バッファ回路の構成を概略的に示す図である。図５においては、入力バッファ回路は、外部信号ＥＸＳと電源投入検出回路２２からの電源投入検出信号ＺＰＯＲＱを受けるゲート回路２４と、ゲート回路２４の出力信号をレベル変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理（増幅）して内部信号ＢＵＦＩＮを生成するインバータバッファ２０を含む。
【００７６】
電源投入検出回路２２は、出力電源電圧ＶＤＤＱが投入されて安定化されたときに、その電源投入検出信号ＺＰＯＲＱをＨレベルに立上げる。この電源投入検出回路２２の構成としては、例えば容量素子の容量結合による内部ノードの電圧レベルを電源電圧の電圧レベルの上昇に応じて上昇させて、電源電圧の投入を検出する通常の構成が用いられればよい。
【００７７】
ゲート回路２４は、ＮＡＮＤ回路であり、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。レベル変換回路１８は、ゲート回路２４の出力信号を反転するインバータ１８ｅと、ゲート回路２４の出力信号とインバータ１８ｅの出力信号に従ってレベル変換動作を行なうレベル変換器１９を含む。このレベル変換器１９は、図４に示すＭＯＳトランジスタ１８ａ−１８ｄを含む構成に対応する。
【００７８】
内部電源電圧ＶＤＤＰは、出力電源電圧ＶＤＤＱと異なる外部電源電圧ＥＸＶＤＤから生成される。一方、この出力電源電圧ＶＤＤＱは、外部から与えられる。これらの電源電圧ＶＤＤＱおよびＥＸＶＤＤは、同時に与えられるとは限らない。それらの投入シーケンスもまた特に仕様では定められていない。したがって、たとえば、外部電源電圧ＥＸＶＤＤが出力電源電圧ＶＤＤＱよりも先に投入され、内部電源電圧ＶＤＤＰが先に立上がり安定化したとき、まだ、この出力電源電圧ＶＤＤＱが与えられない場合がある。このときに、出力電源電圧ＶＤＤＱの論理で入力初段を作成した場合、誤動作が生じまた、この初段回路においてリークが発生する可能性がある。
【００７９】
このとき、図５に示すように、出力電源電圧ＶＤＤＱの投入を検出する電源投入検出回路２２の出力する電源投入検出信号ＺＰＯＲＱと入力信号ＥＸＳとを組合せておくことにより、電源投入検出回路２２からの電源投入検出信号ＺＰＯＲＱをＬレベルに設定することができ、このゲート回路２４の出力信号を、出力電源電圧ＶＤＤＱレベルに固定する。これにより、外部電源電圧ＥＸＶＤＤが先に投入されてかつまだ出力電源電圧ＥＸＶＤＤが与えられない場合においても、入力信号ＥＸＳの電圧レベルに係らず、入力初段でのリークおよび誤動作を防止することができる。
【００８０】
すなわち、図６に示すように、外部電源電圧ＥＸＶＤＤのみが、与えられ出力電源電圧ＶＤＤＱが与えられない場合においても、確実に入力初段のリークおよび回路誤動作を防止することができる。また、続いて出力電源電圧ＶＤＤＱが与えられる場合においても、この出力電源電圧ＶＤＤＱの立上り特性も問題はなく、通常動作を行わせることができる。
【００８１】
［実施の形態４］
図７は、この発明の実施の形態４に従う入力バッファ回路の構成を概略的に示す図である。この図７に示す入力バッファ回路において、図４に示す入力バッファ回路と以下の点が異なっている。すなわち、インバータバッファ２０と半並行に、駆動力の小さなインバータ２６が設けられる。このインバータ２６は、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。これらのインバータバッファ２０およびインバータ２６によりラッチ力の小さなラッチ回路を構成する。この図７に示す入力バッファ回路の他の構成は、図５に示す入力バッファ回路の構成と同じであリ、対応する部分には同一参照番号を付して、それらの詳細説明は省略する。
【００８２】
図８は、図７に示す入力バッファ回路の動作を示す信号波形図である。以下、図８を参照して図７に示す入力バッファ回路の動作について説明する。
【００８３】
外部電源電圧ＥＸＶＤＤが投入され、この外部電源電圧ＥＸＶＤＤに従って生成される内部電源電圧ＶＤＤＰが所定の電圧レベルで安定化する。このとき、まだ出力電源電圧ＶＤＤＱは投入されていない。この状態において、電源投入検出信号ＺＰＯＲＱは接地電圧レベルのＬレベルである。
【００８４】
内部電源電圧ＶＤＤＰが投入され、出力電源電圧ＶＤＤＱが投入されていない場合には、ゲート回路２４およびインバータ１８ｅの出力信号がともに接地電圧レベルのＬレベルであり、レベル変換回路１８においてＭＯＳトランジスタ１８ｃおよび１８ｄがともにオフ状態にある。したがって、この状態においては、内部電源電圧ＶＤＤＰの電圧レベルが上昇した場合、レベル変換回路１８において内部ノードＮＩの電圧レベルが、中間電圧レベルに浮き上がることが考えられる。この内部ノードＮＩの電圧レベルが浮き上がった状態では、インバータバッファ２０において貫通電流が流れ、また、内部信号ＢＵＦＩＮの電圧レベルも中間電圧レベルとなると、内部回路において誤動作が生じる。
【００８５】
しかしながら、インバータバッファ２０とインバータ２６によるラッチ回路により、内部ノードＮＩの電圧レベルをＨレベルまたはＬレベルに初期設定する。これにより、内部ノードＮＩの電圧レベルは、この電源電圧ＶＤＤＰの投入時において上昇し中間電圧レベルになって、インバータバッファ２０において貫通電流が流れるのを抑制し、またその内部信号ＢＵＦＩＮが中間電圧レベルの不安定な状態となり、次段回路が誤動作するのを防止する。
【００８６】
出力電源電圧ＶＤＤＱが投入されてその電圧レベルが上昇し安定化すると、電源投入検出信号ＺＰＯＲＱがＨレベルとなる。このときには、外部信号ＥＸＳの電圧レベルに従ってゲート回路２４の出力信号とインバータ１８ｅの出力信号の論理レベルが決定される。応じて、このレベル変換回路１８の出力信号も、これらのゲート回路２４およびインバータ１８ｅの出力信号に従って設定される。
【００８７】
これにより、ゲート回路２４に対し電源投入検出信号ＺＰＯＲＱを与え、出力電源電圧ＶＤＤＱの投入前はその出力信号を確実にＬレベルに設定して、その出力ノードの電圧レベルが上昇し、レベル変換回路１８においてＭＯＳトランジスタ１８ｃがオン状態となり、このレベル変換回路１８において貫通電流が流れるのを抑制する。さらに、内部ノードＮＩの電圧レベルを、インバータバッファ２０およびインバータ２６により構成されるラッチ回路によりＨレベルまたはＬレベルに初期設定することにより、インバータバッファ２０における貫通電流の防止および内部信号ＢＵＦＩＮの不安定な電圧レベルによる次段回路の誤動作を抑制することができる。
【００８８】
なお、図７において示すように、内部ノードＮＩとゲート回路２４の出力の間に、そのゲートに周辺電源電圧ＶＤＤＰを受ける転送ゲート（ＮチャネルＭＯＳトランジスタ）１８ｆを配置しても良い。周辺電源電圧ＶＤＤＰの電圧レベルが上昇するときに導通して内部ノードＮＩとゲート回路２４の出力ノードを結合する。出力電源電圧ＶＤＤＱが投入されていない場合には、ゲート回路２４の出力信号はＬレベルである。従って、内部ノードＮＩを接地電圧レベルに初期設定することができ、確実にレベル変換回路１８の初期状態を、内部ノードＮＩがＬレベルの状態に設定することができる。
【００８９】
通常動作時においては、この転送ゲート１８ｆは、ゲートに周辺電源電圧ＶＤＤＰを受けており、周辺電源電圧ＶＤＤＰが出力電源電圧ＶＤＤＱよりも低い場合には、ゲート回路２４の出力信号がＨレベルのときには、デカップルトランジスタとして機能し、出力電源電圧ＶＤＤＱが内部ノードＮＩに伝達されるのは防止することができる。また、逆に、周辺電源電圧ＶＤＤＰが、たとえ出力電源電圧ＶＤＤＱよりも高い場合においては、通常、このような状態の場合には、この出力電源電圧ＶＤＤＱが１．８Ｖ、周辺電源電圧ＶＤＤＰが外部電源電圧ＥＸＶＤＤと同じ２．５Ｖの電圧レベルに設定され、ゲート回路２４の出力信号がＨレベルのときには、この転送ゲートのゲート−ソース間電圧が、そのしきい値電圧程度であり、転送ゲート１８ｆは、ほぼオフ状態となり、レベル変換回路１８のレベル変換に対し悪影響は及ぼさない。
【００９０】
また、ゲート回路２４の出力信号がＬレベルのときには、内部ノードＮＩの電圧レベルも接地電圧レベルであり、何ら問題は生じない。
【００９１】
以上のように、この発明の実施の形態４に従えば、レベル変換回路の出力ノードを弱いラッチ能力を有するラッチ回路で初期設定するように構成しており、レベル変換回路１８において貫通電流が生じるのを防止し、またこの出力信号の電圧レベルをＨレベルまたはＬレベルに設定することにより、インバータバッファ２０における貫通電流を防止でき、また内部信号ＢＵＦＩＮが不安定な電圧レベルに保持されるのを防止でき、次段回路の誤動作を抑制することができる。
【００９２】
なお、インバータ２６の電流駆動能力は十分小さくされ、これらのインバータバッファ２０およびインバータ２６によるラッチ回路のラッチ能力は十分に小さくされ、ゲート回路２４およびインバータ１８ｅの出力信号に従ってレベル変換回路１８の出力信号は確実に高速で変化するように設定される。
【００９３】
［実施の形態５］
図９は、この発明の実施の形態５に従う入力回路の構成を概略的に示す図である。図９に示す構成においては、外部からのクロック信号ＥＸＣＬＫに従って内部クロック信号ＣＬＫを生成するクロック入力回路４、信号入力バッファ回路５およびデータ入力バッファ回路６（図１参照）の構成を、それらの入力信号の特性に合せて異ならせる。
【００９４】
クロック入力回路４は、パッドＰＤＢを介して与えられる外部クロック信号ＥＸＣＬＫと基準電圧Ｖｒｅｆ１とを受ける比較回路１０と、比較回路１０の出力信号をバッファ処理する（増幅する）インバータバッファ１２と、インバータバッファ１２の出力信号に従って所定の時間幅を有するパルス信号の形態で内部クロック信号ＣＬＫＩＮを生成する内部クロック発生回路３０を含む。これらの比較回路１０、インバータバッファ１２および内部クロック発生回路３０は、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。内部クロック信号ＣＬＫＩＮは、内部回路動作のタイミングおよび外部からの信号の取込タイミングを決定する。したがって、内部クロック信号ＣＬＫＩＮはできるだけ早いタイミングで確定状態に駆動することが要求されるため、比較的遅延時間の大きなレベル変換回路を利用せず、比較回路１０を用いて早いタイミングで内部クロック信号ＣＬＫＩＮを生成する。
【００９５】
一方、外部アドレス信号、コマンドおよび入力データは、この内部クロック信号ＣＬＫＩＮに対してセットアップ時間およびホールド時間を確保するために、通常、遅延回路が用いられる。したがって、特に、内部クロック信号ＣＬＫＩＮに対して要求されるほど高速で、これらの信号に対応する内部信号を発生することは要求されない。したがって、これらのアドレス信号、コマンド、および入力データビットに対しては、レベル変換回路１８を利用する。図９において、これらのアドレス信号、コマンド、および入力データビットを、符号ＥＸＳＤで示す。
【００９６】
これらの信号入力バッファ回路の各々は、パッドＰＤＡを介して与えられる外部信号ＥＸＳＤと電源投入検出信号ＺＰＯＲＱを受けるゲート回路２４と、ゲート回路２４の出力信号のレベルを変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理して出力するインバータバッファ２０と、インバータバッファ２０の出力信号を所定時間遅延する遅延回路３２と、遅延回路３２の出力信号をバッファ処理するインバータバッファ３４と、内部クロック信号ＣＬＫＩＮの立上がりに応答してインバータバッファ３４の出力信号を取込みラッチするラッチ回路３６を含む。この遅延回路３２は、駆動能力の小さなインバータで構成されており、この遅延回路３２の駆動能力は小さく、インバータバッファ３４により、高速で、ラッチ回路３６へ内部信号を伝達する。この遅延回路３２により、外部信号ＥＸＳＤの内部クロック信号ＣＬＫＩＮに対するセットアップ時間およびホールド時間が調整される。したがって、レベル変換回路１８を用いて、この外部信号ＥＸＳＤを内部電源電圧レベルのＶＤＤＰレベルの変換する場合においても、そのレベル変換における遅延時間の影響は生じない。
【００９７】
差動増幅回路で構成される比較器回路１０は、その差動増幅動作のために、ゲート回路２４に比べて消費電流は大きい（通常動作モード時において常時電流を流す）。したがって、特に高速応答が要求される外部クロック信号ＥＸＣＬＫに対して、この差動増幅回路を有する比較回路を利用して入力バッファ回路を構成し、かつ他の高速応答性が要求されないアドレス信号、入力データ、およびコマンドに対してはゲート回路２４を利用して、入力回路全体の消費電流を低減する。これにより、半導体装置全体としての信号入力回路における消費電流を低減することができる。
【００９８】
なお、図９においては、電源投入検出信号と外部からの信号ＥＸＳＤを受けるゲート回路２４が用いられている。しかしながら、このゲート回路２４に代えて、外部からの信号ＥＸＳＤだけを受けるＣＭＯＳインバータバッファの回路が設けられてもよい。また、インバータバッファ２０に対しさらに、駆動能力の小さなインバータを、図７に示すようにラッチ回路を構成するように配置してもよい。
【００９９】
以上のように、この発明の実施の形態５に従えば、高速応答性が要求される外部クロック信号に対して、差動増幅型比較回路で構成される入力バッファ回路を用い、高速応答性が要求されない外部信号に対してはゲート回路を用いており、半導体装置の動作速度を低下させることなく入力回路全体の消費電流を低減することができる。
【０１００】
［実施の形態６］
図１０は、この発明の実施の形態６に従う入力回路の構成を概略的に示す図である。図１０に示す構成においては、内部クロック信号を発生するために、クロック入力回路４において、（ＬＶ）ＴＴＬインターフェイス用のクロックバッファ回路４６と、１．８Ｖインターフェイス用のクロックバッファ回路４８が設けられる。クロックバッファ回路４６は、基準電圧Ｖｒｅｆ２と外部クロック信号ＥＸＣＬＫを受ける差動増幅器で構成される比較回路４６ａと、クロックイネーブル信号ＥＮＣＫ１とモードセレクト信号ＭＬＶＴを受けるＡＮＤ回路４６ｂと、ＡＮＤ回路４６ｂの出力信号がＨレベルのとき導通し、比較回路４６ａを活性化するＮチャネルＭＯＳトランジスタ４６ｃと、ＡＮＤ回路４６ｂの出力信号がＬレベルのとき導通し、比較回路４６ａの出力ノードを内部電源電圧ＶＤＤＰレベルにプリチャージするＰチャネルＭＯＳトランジスタ４６ｄを含む。
【０１０１】
基準電圧Ｖｒｅｆ２は、ＴＴＬインターフェイスに合せて、たとえば１．４Ｖの電圧レベルに設定される。ここで、ＴＴＬインターフェイスにおいては、入力ハイレベル電圧ＶＩＨが２．０Ｖであり、入力ローレベル電圧ＶＩＬが、０．８Ｖである。
【０１０２】
クロックバッファ回路４８は、外部クロック信号ＥＸＣＬＫと基準電圧Ｖｒｅｆ３を受ける比較回路４８ａと、クロック制御信号ＥＮＣＫ２とモードセレクト信号ＭＬＶＴを受けるゲート回路４８ｂと、ゲート回路４８ｂの出力信号がＨレベルのとき導通し、比較回路４８ａを活性化するＮチャネルＭＯＳトランジスタ４８ｃと、ゲート回路４８ｂの出力信号がＬレベルのときに導通し、比較回路４８ａの出力ノードを内部電源電圧ＶＤＤＰレベルに充電するＰチャネルＭＯＳトランジスタ４８ｅを含む。
【０１０３】
ゲート回路４８ｂは、モードセレクト信号ＭＬＶＴがＬレベルでありかつクロック制御信号ＥＮＣＫ２がＨレベルのときに、Ｈレベルの信号を出力する。基準電圧Ｖｒｅｆ３は、この１．８Ｖインターフェイスに合せて、出力電源電圧ＶＤＤＱの１／２の電圧レベルに設定される。すなわち、基準電圧Ｖｒｅｆ３は、出力電源電圧ＶＤＤＱに依存する電圧レベルを有する。しかしながら、本実施の形態においては、この基準電圧Ｖｒｅｆ３は、出力電源電圧ＶＤＤＱと独立に、一定の電圧レベル（例えば０．９Ｖ）に設定されても良い。ここで、１．８Ｖインターフェイスの場合には、前述のごとく、入力ハイレベル電圧ＶＩＨが、０．８・ＶＤＤＱであり、入力ローレベル電圧ＶＩＬが、０．２・ＶＤＤＱである。
【０１０４】
クロック入力回路４は、さらに、これらのクロックバッファ回路４６および４８の出力信号を受けるＡＮＤ回路５０と、ＡＮＤ回路５０の出力信号に従って内部クロック信号ＣＬＫＩＮを生成する内部クロック発生回路５２を含む。これらのＡＮＤ回路５０および内部クロック発生回路５２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１０５】
モードセレクト信号ＭＬＶＴは、インターフェイスが、１．８Ｖインターフェイスであるか、（ＬＶ）ＴＴＬインターフェイスであるかに応じて、ＨレベルまたはＬレベルに設定される。ＴＴＬ（ＬＶＴＴＬ）モード時においては、モードセレクト信号ＭＬＶＴがＨレベルに固定的に設定され、クロックバッファ回路４６がイネーブルされ、一方、クロックバッファ回路４８は、ゲート回路４８ｂの出力信号がＬレベルであり、ＭＯＳトランジスタ４８ｃがオフ状態となり、その内部クロック発生動作が停止される。
【０１０６】
一方、１．８Ｖインターフェイスの場合には、モードセレクト信号ＭＬＶＴがＬレベルに設定され、クロックバッファ回路４６は、ＡＮＤ回路４６ｂの出力信号がＬレベルであり、ＭＯＳトランジスタ４６ｃがオフ状態となるため、クロック発生動作が停止される。一方、クロックバッファ回路４８は、ゲート回路４８ｂの出力信号がＬレベルとなるため、クロック制御信号ＥＮＣＫ２に従ってＭＯＳトランジスタ４８ｃがオン状態に選択的に設定され、比較回路４８ａが、クロック発生動作を行なう。
【０１０７】
クロックバッファ４６および４８は、それぞれ、非活性状態時においては、その出力ノードは、ＭＯＳトランジスタ４６ｄまたは４８ｅにより、内部電源電圧ＶＤＤＰレベルに設定される。したがって、ＡＮＤ回路５０は、活性化されたクロックバッファ回路４６または４８の出力信号に従ってバッファクロック信号ＢＵＦＣＬＫを生成する。内部クロック発生回路５２は、このバッファクロック信号ＢＵＦＣＬＫに従って所定のパルス幅を有する内部クロック信号ＣＬＫＩＮを生成する。
【０１０８】
この図１０に示すように、ＴＴＬ（ＬＶＴＴＬ）インターフェイス用および１．８Ｖインターフェイス用それぞれにクロックバッファ回路４６および４８を設け、これらを使用されるインターフェイスに応じて選択的に活性化することにより、インターフェイスが１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれであっても、容易に回路構成を変更することなく、内部クロック信号を生成することができる。
【０１０９】
これらのクロックバッファ回路４６および４８の動作を制御するために、クロック制御回路４２および４８が設けられる。クロック制御回路４２および４４は、同一構成を有するため、図１０においては、クロック制御回路４２の構成を示す。
【０１１０】
図１０において、クロック制御回路４２は、パワーダウン指示信号ＰＷＤＷＮを受けるインバータ４２ａと、インバータ４２ａの出力信号と外部クロック信号ＥＸＣＬＫとモードセレクト信号ＭＬＶＴとを受けるＮＡＮＤ回路４２ｂと、フリップフロップを構成するＯＲゲート４２ｃおよび複合ゲート４２ｄと、複合ゲート４２ｄの出力信号をバッファ処理してクロック制御信号ＥＮＣＫ１を生成するインバータ４２ｅを含む。
【０１１１】
ＯＲゲート４２ｃは、ラッチ回路４１からの内部クロックイネーブル信号ＣＫＥと複合ゲート４２ｄの出力信号を受ける。複合ゲート４２ｄは、等価的に、ＮＡＮＤ回路４２ｂの出力信号と外部クロックイネーブル信号ＸＣＫＥを受けるＡＮＤゲートと、このＡＮＤゲートとＮＯＲゲート４２ｃの出力信号を受けるＮＯＲゲートを含む。
【０１１２】
ラッチ回路４１は、バッファ４０から与えられるバッファクロックイネーブル信号を内部クロック信号ＣＬＫＩＮの立上がりで取込みラッチして内部クロックイネーブル信号ＣＫＥを生成する。
【０１１３】
バッファ４０は、図９に示すゲート回路２４、レベル変換回路１８およびインバータバッファ２０およびインバータバッファ３４含む。すなわち、外部クロックイネーブル信号ＥＸＣＫＥを、出力電源電圧を動作電源電圧として受けるゲート回路で受ける。このバッファ４０は、従って、インターフェイスに応じて配置される回路を含み、２系統配置される回路のうち、使用されるインターフェイスに応じてモードセレクト信号ＭＬＶＴに従って１系統のバッファ回路が活性化される。
【０１１４】
ラッチ回路４１からの内部クロックイネーブル信号ＣＫＥが、クロックバッファ４２および４４へ共通に与えられる。これにより、そのインターフェイスが１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれであっても、外部クロックイネーブル信号ＸＣＫＥから内部クロックイネーブル信号ＣＫＥを正確に生成することができる。また、ラッチ回路４１を、１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスに共通に配置することにより、回路占有面積を低減する。
【０１１５】
クロック制御回路４４へは、モードセレクト信号ＭＬＶＴの反転信号ＺＭＬＶＴが与えられる。これらのクロック制御回路４２および４４においては、このＮＡＮＤ回路４２ｂの仕様は、そのインターフェイスに合わせて最適化される。すなわち、クロック制御回路４２においては、ＮＡＮＤ回路４２ｂの外部クロック信号ＥＸＣＬＫに対するハイレベル／ローレベルの基準は、１．４Ｖとなるように設定され、一方、クロック制御回路４４においては、この外部クロック信号ＥＸＣＬＫに対するハイレベル／ローレベルの中間値が、０．９Ｖとなるように設定される。これはトランジスタのサイズ調整（レシオ調整）により実現される。
【０１１６】
したがって、クロック制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成するクロック制御回路４２および４４を、それぞれ用いられるインターフェイスに合わせて別々に配置することにより、それぞれのインターフェイスに応じて、回路構成要素を最適化することができる。また、使用されるインターフェイスに応じてこれらのクロック制御回路４２および４４の一方を選択的に活性化することにより、１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれに対しても適応することができる。
【０１１７】
図１１は、図１０に示すクロック制御回路４２および４４の動作を示す信号波形図である。以下、図１１を参照してクロック制御回路４２および４４の動作について説明する。
【０１１８】
バッファ４０においては、２系統のバッファ回路が設けられている。すなわち、ＴＴＬインターフェイス用と１．８Ｖインターフェイス用の２つの入力バッファ回路が設けられており、モードセレクト信号ＭＶＴに従って１つが活性化される。この入力バッファ回路においては、出力電源電圧ＶＤＤＱをそれぞれ、インターフェイスに対して、入力初段ゲート回路が最適化されており、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１１９】
ラッチ回路４１は、内部クロック信号ＣＬＫＩＮの立上がりに応答してバッファ４０の出力信号を取込み、内部クロックイネーブル信号ＣＫＥを生成する。今、パワーダウン指示信号ＰＷＤＷＮは、Ｌレベルに設定されている状態を考える。この状態においては、インバータ４２ａの出力信号はＨレベルである。モードセレクト信号ＭＬＶＴがＨレベルのときには、クロック制御回路４２において、ＮＡＮＤ回路４２ｂがイネーブルされ、外部クロック信号ＥＸＣＬＫを反転して出力する。
【０１２０】
今、クロック制御信号ＥＮＣＫＥが、外部クロックイネーブル信号ＸＣＫＥに従ってＬレベルに設定され、内部クロック発生動作は停止されている状態を考える。この状態においては、外部クロックイネーブル信号ＸＣＫＥがＨレベルに立上がり、外部クロック信号ＥＸＣＬＫがＬレベルであれば、複合ゲート４２ｄの出力信号がＬレベルとなり、クロック制御信号ＥＮＣＫ１がＨレベルに立上がる。
【０１２１】
このクロック制御信号ＥＮＣＫ１がＨレベルに立上がると、クロックバッファ回路４６において、ＭＯＳトランジスタ４６ｃがオン状態となり、一方、ＭＯＳトランジスタ４６ｄがオフ状態となり、比較回路４６ａが活性化され、外部クロック信号ＸＣＬＫが立上がりに応答して、内部クロック信号を生成し、応じて、ＡＮＤ回路５０からのバッファクロック信号ＢＵＦＣＬＫが変化する。ここで、クロックバッファ回路４８の出力信号は、モードセレクト信号がＨレベルの時にはＨレベルに保持されており、ＡＮＤ回路５０がバッファ回路として動作する。
【０１２２】
このバッファクロック信号ＢＵＦＣＬＫの立上がりに応答して内部クロック発生回路５２が内部クロック信号ＣＬＫＩＮを生成する。この内部クロック信号ＣＬＫＩＮがＨレベルに立上がると、ラッチ回路４１がラッチ動作を行ない、バッファ４０からの外部クロックイネーブル信号ＸＣＫＥを取込み、内部クロックイネーブル信号ＣＫＥをＨレベルに設定する。この内部クロック信号ＣＫＥがＨレベルに立上げられると、クロックバッファ回路４２のＯＲゲート４２ｃの出力信号はＨレベルとなり、複合ゲート４２ｄの出力信号はＬレベルに保持され、クロック制御信号ＥＮＣＫ１がＨレベルを維持する。
【０１２３】
次のクロックサイクルにおいて、外部クロックイネーブル信号ＸＣＫＥがＬレベルに立下げられても、ＯＲゲート４２ｃの出力信号はＨレベルであり、クロック制御信号ＥＮＣＫ１はＨレベルを維持する。クロック制御信号ＥＮＣＫ１がＨレベルであり、内部クロック信号ＣＬＫＩＮが生成されて内部クロックイネーブル信号ＣＫＥがＬレベルとなると、ＮＯＲゲート４２ｃの出力信号がＬレベルとなり、複合ゲート４２ｄの出力信号がＨレベルとなり、クロック制御信号ＥＮＣＫ１がＬレベルとなる。
【０１２４】
このクロック制御信号ＥＮＣＫ１がＬレベルとなると、クロックバッファ回路４６の内部クロック発生動作が停止される。内部クロック発生回路５２は、このＡＮＤゲート５０からのバッファクロック信号ＢＵＦＣＬＫの立上がりに応答して所定のパルス幅を有する内部クロック信号を生成しており、したがって、このクロックイネーブル信号ＣＫＥがＬレベルに立下がってから、次のクロックサイクルにおける内部クロック信号ＣＬＫＩＮの生成を停止させる。
【０１２５】
この外部クロック信号ＥＸＣＬＫが立上がる以前の外部クロックイネーブル信号ＸＣＫＥをＨレベルとして、クロック制御信号ＥＮＣＫ１を活性化し、クロックバッファ回路４６を活性化することにより、外部クロックイネーブル信号ＸＣＫＥがＬレベルのときにクロックバッファ回路の動作を停止させて消費電流を低減することができる。また、外部クロックイネーブル信号ＸＣＫＥに従って内部クロック信号を、そのクロックサイクルから確実に発生することができる。
【０１２６】
なお、図１０に示すクロックバッファ回路４６および４８において、モードセレクト信号ＭＬＶＴは、特定のボンディングパッドを所定の電圧レベルに設定することにより固定的に生成される。しかしながら、ＡＮＤゲート４６ｂおよびゲート回路４８ｂに代えて、メタルスイッチを用い、マスク配線で、ＭＯＳトランジスタ４６ｃおよび４８ｃのゲートを接地電圧および対応のクロック制御信号のいずれかを受ける状態に固定的に設定してもよい。
【０１２７】
クロック制御回路４４およびクロックバッファ回路４８は、モードセレクト信号ＭＬＶＴがＬレベルに設定されたときに動作可能状態に設定され、上述のクロック制御回路４２およびクロックバッファ回路４６と同様の動作を行う。
【０１２８】
なお、各クロック制御回路４２および４４とクロックバッファ回路４６および４８に対して外部クロック信号ＥＸＣＬＫを伝達するクロック伝達線は、たとえば第１層アルミニウム配線で形成し、使用されるクロック制御回路およびクロックバッファ回路に対してのみ、外部クロック信号ＥＸＣＬＫを伝達する。これにより、外部クロック信号ＥＸＣＬＫを伝達するクロック信号線の負荷を軽減し、高速で外部クロック信号ＥＸＣＬＫを伝達する。
【０１２９】
パワーダウン指示信号ＰＷＤＷＮがＨレベルのときには、インバータ４２ａの出力信号がＬレベルとなり、ＮＡＮＤ回路４２ｂの出力信号がＨレベルに固定される。このとき、外部クロックイネーブル信号ＸＣＫＥをＬレベルに固定することにより、クロック制御信号ＥＮＣＫ１をＬレベルに設定して、対応のクロックバッファ回路の動作を停止させることができる。これにより、パワーダウンモード時の消費電流を低減することができる。
【０１３０】
なお、１．８Ｖインターフェイス用のクロック制御回路４４においては、先の実施の形態９において示したように、出力電源電圧ＶＤＤＱを動作電源電圧として受けるゲートを初段回路に用いることができる。
【０１３１】
図１２は、この１．８Ｖインターフェイス用のクロック制御回路４４の構成を概略的に示す図である。図１２において、クロック制御回路４４は、出力電源電圧ＶＤＤＱを受ける出力電源回路部４４Ｑと、内部電源電圧ＶＤＤＰを動作電源電圧として受ける周辺電源回路部４４Ｐを含む。
【０１３２】
出力電源部４４Ｑは、パワーダウン指示信号ＰＷＤＷＮを受けるインバータ４４ａと、インバータ４４ａの出力信号と外部クロック信号ＥＸＣＬＫとモードセレクト信号ＭＬＶＴを受けるＮＡＮＤゲート４４ｂと、ＮＡＮＤゲート４４ｂの出力信号と外部クロックイネーブル信号ＸＣＫＥを受けるＡＮＤゲート４４ｃを含む。これらのインバータ４４ａ、ＮＡＮＤゲート４４ｂおよびＡＮＤゲート４４ｃは、出力電源電圧ＶＤＤＱを、動作電源電圧として受ける。
【０１３３】
周辺電源部４４Ｐは、ＡＮＤ回路４４ｃの出力信号を、内部電源電圧ＶＤＤＰの振幅の信号に変換するレベル変換回路４４ｄと、フリップフロップを構成するＯＲゲート４４ｅおよびＮＯＲゲート４４ｆと、ＮＯＲゲート４４ｆの出力信号を反転してクロック制御信号ＥＮＣＫ２を生成するインバータ４４ｇを含む。これらのレベル変換回路４４ｄ、ＯＲ回路４４ｅ、ＮＯＲゲート４４ｆおよびインバータ４４ｇは、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１３４】
ここで、レベル変換回路４４ｄが用いられているのは、１．８Ｖインターフェイスにおいては、周辺電源電圧ＶＤＤＰとしては、出力電源電圧ＶＤＤＱよりも電圧レベルの高い外部電源電圧ＥＸＶＤＤが用いられるためである。
【０１３５】
この１．８Ｖインターフェイス系のクロック制御回路４４においては、外部の信号を受けるゲート回路に、動作電源電圧として、出力電源電圧ＶＤＤＱを与えることにより、この出力電源電圧ＶＤＤＱの変動時においても、正確に内部信号を生成することができる。
【０１３６】
図１３は、クロック入力回路の配置を概略的に示す図である。図１３において、パッド５０ａ−５０ｄおよびクロック入力パッド５１が配置される。パッド５０ａおよび５０ｂの間のピッチ、パッド５０ｂおよび５０ｃの間のピッチおよびパッド５０ｃおよび５０ｄの間のピッチは、所定のピッチＰＴＡに設定される。クロック信号を入力するパッド５１と隣接するパッド５０ｃの間のピッチは、ピッチＰＴＡよりも大きく、ＰＴＢに設定される。
【０１３７】
このクロック入力パッド５１と、他の信号／データを入力するパッド５０ｃの間に、クロック制御回路およびクロックバッファ回路の初段回路を含む２系統の初段回路５５を配置する。ここで、２系統は、１．８Ｖインターフェイス系の回路およびＴＴＬ（ＬＶＴＴＬ）インターフェイス系の回路である。この２系統初段回路５５に隣接して、これらのクロック制御回路４２および４４とクロック入力バッファ４６および４８の主回路（次段以降の回路）が配置される。この２系統主回路から、内部クロック信号ＣＬＫＩＮが生成される。
【０１３８】
この２系統初段回路５５は、その外部クロック信号ＥＸＣＬＫを受ける回路、すなわち、図１０におけるＮＡＮＤゲート４２ｂ、４４ｂ（図示せず）、および比較回路４６ａおよび４８ａを含む。２系統主回路５５は、これらのクロック制御回路４２および４４とクロック入力バッファ４６および４８の残りの回路部分を示す。
【０１３９】
このクロック入力パッド５１のピッチを、他のパッドに比べて広くすることにより、２系統初段回路５５をクロック入力パッド５１に近接して配置することができる。これにより、外部クロック信号ＥＸＣＬＫを伝達する信号経路を短くすることができ、高速で、複数のゲート回路に対しクロック信号ＥＸＣＬＫを伝達することができる。
【０１４０】
なお、図１３においては、２系統初段回路５５は、クロック入力パッド５１と５０ｃの間の領域に配置されている。しかしながら、この２系統初段回路５５は、クロック入力パッド５１近傍に配置されていればよく、この外部クロックイネーブル信号ＣＫＥを受けるクロックイネーブル入力パッド５０ｂおよびクロック入力パッド５１に近接してかつ対向して配置されてもよい。
【０１４１】
すなわち、クロックイネーブル信号ＣＫＥを受けるクロック制御回路をクロックイネーブル信号入力パッド５０ｂに近接して配置し、また外部クロック信号ＣＬＫとクロック制御信号に従って内部クロック信号を生成するクロック入力バッファを、クロック入力パッド５１の近傍に配置する。この場合、クロック入力パッド５１に対して対称的にクロック入力バッファおよびクロック制御回路を配置することにより、この外部クロック信号ＥＸＣＬＫのクロック入力バッファおよびクロック制御回路に対する伝搬時間を同じとすることができ、高速で、クロック信号を初段ゲートに伝達することができる。
【０１４２】
具体的に、図１４に示すように、クロック入力パッド５１およびクロックイネーブル入力パッド５０ｂ間の距離をＬ０とし、またクロック入力パッド５１と他の信号を受ける入力パッド５０ｃの間の距離もＬ０とする。通常のパッドの距離はＬ１である。クロック入力パッド５０ｂおよびクロック入力パッド５１に隣接して、１．８ＶインターフェイスおよびＴＴＬインターフェイス用の２系統の制御初段５５ａを配置する。この制御初段５５ａは、クロック制御回路の外部信号を受けるゲートである。この２系統制御初段５５ａに隣接して、これらの１．８ＶインターフェイスおよびＴＴＬインターフェイスの各制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成する２系統制御主回路５６ａを配置する。
【０１４３】
一方、クロック入力パッド５１と他のパッド５０ｃの間の領域に、２系統入力バッファ初段５５ｂを配置する。この２系統入力バッファ初段５５ｂにおいては、基準電圧と外部クロック信号ＥＸＣＬＫとを受ける比較器が配置される。この２系統入力バッファ初段５５ｂに隣接して、内部クロック信号ＣＬＫＩＮを、クロック制御信号ＥＮＣＫ１およびＥＮＣＫ２に従って生成する２系統入力バッファ主回路５６ｂを配置する。
【０１４４】
この図１４に示す配置の場合、２系統制御初段５５ａおよび２系統入力バッファ初段５５ｂとクロック入力パッド５１の距離をほぼ等しくすることができ、これらの回路に対するクロック信号の伝搬遅延を同じとすることができ、正確なタイミングで内部クロック信号ＣＬＫＩＮおよびクロック制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成することができる。
【０１４５】
以上のように、この発明の実施の形態６に従えば、１．８ＶインターフェイスおよびＴＴＬインターフェイスそれぞれに対してクロック信号を発生するための回路構成を別々に配置しており、インターフェイスが異なる場合においても、回路配置を変更することなく容易に正確な波形を有する内部クロック信号を生成することができる。
【０１４６】
［実施の形態７］
図１５（Ａ）は、この発明の実施の形態７に従う電源配置を概略的に示す図である。図１５（Ａ）において、バッファ回路６０ａ−６０ｎが配置される。これらのバッファ回路６０ａ−６０ｎは、図１に示す出力電源電圧ＶＤＤＱを動作電源電圧として受ける回路４−７を含むが、図１５（Ａ）においては、図１に示すデータ入力バッファ回路６およびデータ出力回路７の構成を代表的に示す。
【０１４７】
バッファ回路６０ａ−６０ｎの各々は、入力バッファ回路および出力バッファ回路を含む。入力バッファ回路は、左記の実施の形態１から６において説明した回路構成を有する。
【０１４８】
これらのバッファ回路６０ａ−６０ｎは、それぞれ、データ端子（パッド）６１ａ−６１ｎに結合され、外部とデータの授受を行う。
【０１４９】
これらのバッファ回路６０ａ−６０ｎは、共通に出力電源線６２の電源電圧ＶＤＤＱおよび出力接地線６３の接地電圧ＶＳＳＱを、一方および他方動作電源電圧として受ける。出力電源線６２は、パッド６４ａおよび６４ｂに結合され、外部からの出力電源電圧ＶＤＤＱを伝達する。出力接地線６３は、パッド６５ａおよび６５ｂを介して外部から与えられる出力接地電圧ＶＳＳＱを伝達する。
【０１５０】
出力電源線６２と出力接地線６３の間に、電圧安定化のためのデカップル容量６６ａおよび６６ｂが接続される。
【０１５１】
出力電源電圧ＶＤＤＱの１／２の電圧レベルの基準電圧Ｖｒｅｆを生成する基準電圧発生回路７０は、これらの出力電源線６２および出力接地線６３と別に配置された電源線７２および接地線７４から動作電源電圧を受ける。電源線７２は、パッド７１に結合されて、外部からの出力電源電圧ＶＤＤＱを伝達し、接地線７４は、パッド７３に結合されて外部からの接地電圧ＶＳＳを伝達する。
【０１５２】
電源線７２と接地線７４の間にデカップル容量７５が接続される。接地線７４は、内部回路において共通に接地電圧ＶＳＳを伝達する。
【０１５３】
電源線７２と出力電源線６２とは別々のパッド６４ａ、６４ｂおよび７１から外部出力電源電圧ＶＤＤＱを受ける。出力接地線６３と接地線７４とは、それぞれ、別々のパッド６４ａ、６４ｂおよび７３から接地電圧ＶＳＳＱおよびＶＳＳを受ける。従って、出力電源線６２と電源線７２とは、交流的に分離されており、また、出力接地線６３と接地線７４とは交流的に分離されている。特に、接地線７４と出力接地線６３は、互いに異なるピン端子を介して接地電圧を受けており、互いに電気的に分離される。
【０１５４】
図１５（Ｂ）は、図１５（Ａ）に示すバッファ回路６０ａ―６０ｎの動作時における出力電源電圧線および出力接地線の電圧レベルの変化を示す図である。図１５（Ｂ）において、曲線Ａは、出力電源線６２の電圧変化を示し、曲線Ｃは、出力接地線６３の電圧変化を示す。曲線Ｂは、出力端子（パッド）の電圧変化を示す。以下、図１５（Ｂ）を参照して図１５（Ａ）に示すバッファ回路のデータ出力動作時における出力電源電圧線６２および出力接地線６３の電圧変化について説明する。
【０１５５】
いま、データ出力動作が行われ，バッファ回路６０ａ−６０ｎが同時に動作した状態を考える。この状態においては、データ端子６１ａ−６１ｎが出力データに応じて駆動されるため、出力電源線６２の出力電源電圧ＶＤＤＱが消費される。
【０１５６】
出力デ−タが、Ｈデータであり、対応のデータ端子の電圧レベルが立ち上がるときには、出力電源線６２から対応のデータ出力端子へ電流が流れ、出力電源線６２の出力電源電圧ＶＤＤＱが消費され、出力電源線６２の出力電源電圧ＶＤＤＱが低下する。この出力電源線６２の電圧の電圧レベルの低下が、デカップル容量６６ａおよび６６ｂにより出力接地線６３に伝達され、出力接地線６３の電圧レベルが低下する。
【０１５７】
一方、出力データがＬデータであり、対応のデータ出力端子がＬレベルに駆動される場合には、出力接地線６３に出力ノードから電流が流入し、出力接地線６３の電圧レベルが上昇する。この出力接地線６３の電圧レベルの上昇が、デカップル容量６６ａおよび６６ｂを介して出力電源線６２に伝達され、出力電源線６２の電圧レベルが上昇する。
【０１５８】
データ出力動作時においては、バッファ回路６０ａ−６０ｎが同時に動作するため、出力データのパターンに応じて、大きく出力電源線６２および出力接地線６３の電圧レベルが大きく変化する。
【０１５９】
この様なデータ出力時の電源ノイズは、多ビットデータが高速で出力されるため、大きくかつ急峻であり、かつ種々の周波数成分を有しており、デカップル容量またはローパスフィルタを用いても除去することはできない。
【０１６０】
このデータ出力時において、例えば、データ出力とデータ書き込みとを交互に実行する場合がある。このような場合、大きく変化した出力電源電圧ＶＤＤＱおよび出力接地電圧ＶＳＳＱを用いて基準電圧Ｖｒｅｆ１を生成した場合、外部からの出力電源電圧のレベルが一定であっても、基準電圧の電圧レベルが、内部でのデータ出力動作に応じて変化し、正確に入力信号の論理レベルの判定を行うことができなくなる。入力信号を生成する回路においては、この半導体記憶装置における出力電源電圧の変動は伝達されていないため、入力信号の電圧レベルは、半導体記憶装置の出力動作と独立に一定の電圧レベルである。これは、半導体記憶装置の電源端子には、大きな寄生容量が付随しており、この寄生容量により、半導体記憶装置における電源ノイズは、入力信号を生成する外部装置には伝達されないためである。
【０１６１】
しかしながら、図１５（Ａ）に示すように、基準電圧発生回路７０の電源線７２を出力電源線６２と交流的に分離することにより、バッファ回路６０ａ−６０ｎが動作して出力電源線６２の出力電源電圧ＶＤＤＱが変動しても、基準電圧発生回路７０の電源電圧ＶＤＤＱは、この出力電源線６２の電圧変動の影響を受けることなく、一定の電圧レベルを保持することができる。また、出力接地線６３と接地線７４は、分離されており、出力接地線６３の電圧変動は、接地線７４には伝達されない。したがって、図１５（Ｂ）において示すように、基準電圧発生回路７０は、安定に一定電圧レベルの基準電圧Ｖｒｅｆを生成することができる。
【０１６２】
また、電源線７２と接地線７４との間にはデカップル容量７５が接続されており、電源線７２の電圧変動が吸収され、安定に電源線７２の電源電圧ＶＤＤＱを一定の電圧レベルに保持することができる。また、たとえ、デカップル容量７５により電源線７２と接地線７４の間で容量結合により電圧レベルが変動しても、電源線７２の電源電圧ＶＤＤＱと接地線７４の接地電圧ＶＳＳＱの差は、一定であるため、基準電圧Ｖｒｅｆが、（ＶＤＤＱ−ＶＳＳＱ）／２で与えられるため、これらの電圧変動の影響を受けることなく一定の電圧レベルの基準電圧Ｖｒｅｆを生成することができ、内部動作により出力電源電圧および／出力接地電圧が変動しても、その変動の影響を受けることなく安定に一定レベルの基準電圧Ｖｒｅｆを生成することができ、正確に入力信号の論理レベルを判定することができる。
【０１６３】
図１６は、図１５（Ａ）に示す基準電圧発生回路７０の構成を概略的に示す図である。図１６において、基準電圧発生回路７０は、電源パッド７１に電源線７２を介して結合されるローパスフィルタ７０ａと、ローパスフィルタ７０ａを介して電源線７２に結合される内部電源線７７と、内部電源線７７上の電源電圧ＶＤＤＱと接地電圧ＶＳＳとにしたがって、基準電圧Ｖｒｅｆを生成する基準電圧発生部７０ｂを備える。
【０１６４】
ローパスフィルタ７０ａは、電源線７２のノイズ成分を除去して、安定な電源電圧を内部電源線７７に伝達する。したがって、内部電源線７７の電源電圧は、外部からの電源電圧ＶＤＤＱが変動しても、その変動成分を除去して安定な一定の電源電圧を内部電源線７７に伝達する。特に、電源線７２が、出力電源線６２と交流的に分離されており、出力電源線６２の出力電源電圧ＶＤＤＱが変動しても、ローパスフィルタ７０ａは、単に外部からの電源電圧のノイズ成分を除去するだけであり、出力電源線６２の大きなノイズ成分を除去することは要求されないため、電源線７２の電源電圧ＶＤＤＱをノイズのない安定な電圧レベルに維持することができる。また、出力接地線６３と接地線７４とは分離されているため、出力接地線６３のノイズ成分が接地線７４に伝達されることはなく、正確に（ＶＤＤＱ−ＶＳＳ）／２の電圧レベルの基準電圧を正確にかつ安定に生成することができる。
【０１６５】
図１７は、電源電圧ＶＤＤＱを供給する部分の構成を概略的に示す図である。図１７において、出力電源パッド６４が、ボンディングワイア８１を介して出力電源端子８０に接続される。電源パッド７１が、ボンディングワイア８２を介して出力電源端子８０に接続される。
【０１６６】
出力電源パッド６４が、出力電源線６２を介してバッファ回路６０に接続される。ここで、バッファ回路６０は、図１５（Ａ）に示すバッファ回路６０ａ−６０ｎを代表的に示し、また、パッド６４は、図１５（Ａ）に示すパッド６４ａおよび６４ｂを代表的に示す。
【０１６７】
電源パッド７１が、電源線７２を介して基準電圧発生回路７０に結合される。これらの電源パッド６４および７１が同一の電源端子８０に接続されていても、ボンディングワイア８１および８２の寄生容量は大きく、また、パッド８１および７１の寄生容量も大きく、電源線８１および８２は、交流的に分離されており、出力電源線６２において、大きなノイズ成分が発生しても、これらの寄生容量により、出力電源線６２のノイズは吸収され、電源線７２に出力電源線６２のノイズが伝達されるのを確実に防止することができる。
【０１６８】
また、接地パッド６５が出力接地端子８６にボンディングワイア８７を介して接続され、接地パッド７３が、接地端子８５にボンディングワイア８８を介して接続される。出力接地パッド６５は、図１５（Ａ）の出力接地パッド６５ａおよび６５ｂを代表的に示す。
【０１６９】
出力接地端子８６と接地端子８５は別々の端子であり、出力接地端子８６は、出力回路専用の接地電圧ＶＳＳＱを供給し、接地端子８５は内部回路に共通に接地電圧ＶＳＳを供給する。接地線７４と出力接地線６３とは、互いに異なる外部接地端子に結合されており、これらは、互いに分離されている。したがって、出力接地線６３にノイズが生じても、このノイズが接地線７４に伝達されることはない。
【０１７０】
したがって、出力バッファ回路が動作し、出力電源線６２および／または出力接地線６３にノイズが生じても、基準電圧発生回路７０は、安定に出力電源電圧ＶＤＤＱの１／２の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。
【０１７１】
以上のように、この発明の実施の形態７に従えば、出力回路に動作電源電圧を供給する出力電源線および出力接地線と交流的に分離された電源線および接地線の電圧を利用して基準電圧を生成しており、正確に電源電圧の１／２の電圧レベルの基準電圧を生成することができ、入力信号の論理レベルを正確に内部回路の動作による電源ノイズの影響を受けることなく、判定することができる。
【０１７２】
なお、上述の実施の形態１から７においては、１．８ＶインターフェイスとＴＴＬインターフェイスを説明している。しかしながら、この外部信号の振幅は、出力電源電圧レベルに依存するインターフェイスであれば、本発明は適用可能である。
【０１７３】
したがって、この１．８Ｖインターフェイスに限定されない。また、１．８Ｖインターフェイスと異なるインターフェイスとしてＴＴＬインターフェイスが用いられているが、他のインターフェイスであってもよい。
【０１７４】
【発明の効果】
以上のように、この発明に従えば、外部信号の振幅を決定する出力電源電圧が変動しても、その出力電源電圧と外部信号の電圧レベルに応じて内部信号を生成しており、正確に、内部信号を生成することができる。
【０１７５】
すなわち、出力回路が動作電源電圧を受ける第２のパッドと異なる第１のパッドを介して与えられる第１の電源電圧から第１の電源電圧に依存する基準電圧を生成し、この基準電圧と入力信号とに従って入力信号の論理レベルを判定して内部信号を生成しており、この第１の電源電圧変動時においても正確に入力信号の論理レベルを判定して内部信号を生成することができ、動作マージンの広い入力回路を実現することができる。
【０１７６】
また、この第１の電源電圧にその電圧レベルが依存する基準電圧と入力信号とを差動増幅し、その増幅結果に従って内部信号を生成することにより、第１の電源電圧変動時においても比較基準となる基準電圧のレベルも応じて変動し、正確に、入力信号の変動に対して論理レベルの判定を行なって内部信号を生成することができる。また、比較基準電圧が、入力信号の振幅の変動に応じて変動するため、ハイレベル入力電圧およびローレベル入力電圧それぞれに対するマージンを同じとすることができ、安定に比較動作を行なうことができる。さらに差動増幅動作を行っており、高速で内部信号を生成することができる。
【０１７７】
また、差動増幅回路へ与えられる入力信号としてクロック信号を与えることにより、早いタイミングで、内部クロック信号を生成することができる。
【０１７８】
また、この基準電圧として、第１の電源電圧１／２の電圧レベルを利用することにより、正確に、第１の電源電圧の振幅の１／２の基準電圧を第１の電源電圧変動時においても生成することができ、正確に、入力信号のハイレベル／ローレベルを判定することができる。
【０１７９】
また、入力回路の構成として、第１の電源電圧を動作電源電圧として受けるゲート回路で入力信号を受け、そのゲート回路の出力信号を第２の電源電圧レベルの振幅に変換することにより、ゲート回路の入力論理しきい値が、第１の電源電圧レベルに応じて変化するため、入力信号の振幅変動時においても正確に出力信号の論理レベルの判定を行なって内部信号を生成することができる。
【０１８０】
また、このゲート回路へ電源投入検出信号を与えることにより、第１の電源電圧未投入時においてもゲート回路の出力信号を固定することができ、次段回路の誤動作および次段回路におけるリーク電流の発生や、第１の電源電圧投入時のリーク電流の発生を防止することができる。
【０１８１】
また、このゲート回路へは、クロック信号以外の信号を与えることにより、動作速度を損なうことなく安定に内部信号を生成することができる。
【０１８２】
また、レベル変換回路においてその出力ノードにラッチ回路を設けることにより、レベル変換回路の出力ノードの電圧レベルが中間電圧レベルに浮き上がるのを防止でき、次段バッファ回路において貫通電流が生じるのを抑制することができる。
【０１８３】
また、レベル変換回路出力ノードとゲート回路の出力ノードの間にそれらの電源電圧に対応する電圧をゲートに受ける転送ゲートを配置することにより、このレベル変換回路の出力ノードが、電源投入時に不安定になるのを防止することができる。
【０１８４】
また、異なるインターフェイスそれぞれに対応して内部クロック信号発生回路およびクロック制御回路を配置することにより、インターフェイスが異なる場合においても、確実に、内部クロック信号を発生しかつ内部クロック信号を発生動作停止時クロック入力バッファの初段回路の動作を停止させることができる。
【０１８５】
また、動作モードに応じてこれらのクロック制御信号を選択的に活性化するための制御回路を無効化することにより、使用されるインターフェイスに応じたクロック入力バッファ回路のみを動作させることができ、消費電流を低減することができる。
【０１８６】
また、これらのクロック制御回路に同一電源ノードの電圧を動作電源電圧として与えることにより、単にインターフェイスにおいて電源電圧レベルが変わる場合においても、別々に電源ノードを配置する必要がない。
【０１８７】
また、この外部電源電圧の電圧レベルに従ってクロック信号の振幅が決定されるため、個々に電源電圧レベルに応じて入力初段ゲートを最適化することができ、いずれのインターフェイスにおいても最適動作性能を有するクロック出力部を実現することができる。
【０１８８】
また、このクロック信号を入力するパッドのピッチを他のパッドと異ならせ、この近傍に、クロック入力回路初段を少なくとも配置することにより、外部クロック信号の伝達線の距離を短くすることができ、高速でクロック信号を伝達することができる。
【０１８９】
また、クロック信号を伝達する信号線を、選択的に使用される回路に対してのみ接続することにより、クロック信号伝達線の負荷を最小限にすることができ、高速でクロック信号を伝達することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う入力回路の構成を示す図である。
【図３】 この発明の実施の形態１における基準電圧を発生する回路の構成の一例を示す図である。
【図４】 この発明の実施の形態２に従う入力回路の構成を示す図である。
【図５】 この発明の実施の形態３に従う入力回路の構成を概略的に示す図である。
【図６】 図５に示す電源投入検出回路の動作を示す信号波形図である。
【図７】 この発明の実施の形態４に従う入力回路の構成を示す図である。
【図８】 図７に示す入力回路の動作を示す信号波形図である。
【図９】 この発明の実施の形態５に従う入力回路の構成を概略的に示す図である。
【図１０】 この発明の実施の形態６に従う入力回路の構成を示す図である。
【図１１】 図１０に示すクロック制御回路の動作を示す信号波形図である。
【図１２】 この発明の実施の形態６の変更例の構成を概略的に示す図である。
【図１３】 この発明の実施の形態６におけるクロック入力回路の配置を概略的に示す図である。
【図１４】 この発明の実施の形態６に従うクロック入力回路の配置の変更例を示す図である。
【図１５】 （Ａ）は、この発明の実施の形態７に従う電源配置を概略的に示す図であり、（Ｂ）は、図１５（Ａ）に示す電源配置におけるデータ出力時の電圧変化を示す図である。
【図１６】 図１５（Ａ）に示す基準電圧発生回路の構成を概略的に示す図である。
【図１７】 パッドとピン端子との接続を概略的に示す図である。
【図１８】 従来の入力回路の構成を概略的に示す図である。
【図１９】 図１６に示す入力回路の動作を示す信号波形図である。
【図２０】 図１６に示す入力回路の入力信号と基準電圧との関係を示す図である。
【図２１】 （Ａ）は、外部電源電圧上昇時の基準電圧と入力信号の論理レベルとの関係を概略的に示す図であり、（Ｂ）は、出力電源電圧低下時における基準電圧と入力信号の論理レベルの関係を示す図である。
【図２２】 （Ａ）は、出力電源電圧上昇時の内部信号波形を概略的に示し、（Ｂ）は、出力電源電圧低下時の内部信号波形を概略的に示す図である。
【符号の説明】
１ 半導体装置、２ 内部電源回路、３ メモリ回路、４ クロック入力回路、５ 信号入力バッファ回路、６ データ入力バッファ回路、１０ 比較回路、１２ インバータバッファ、１４ 基準電圧発生回路、１６ インバータバッファ、１８ レベル変換回路、２０ インバータバッファ、２２ 電源投入検出回路、２４ ゲート回路、１８ｆ 転送ゲート、２６ インバータバッファ、３０内部クロック発生回路、３６ ラッチ回路、４０ バッファ、４１ ラッチ回路、４２，４４ クロック制御回路、４６，４８ クロックバッファ回路、５０ＡＮＤ回路、５２ 内部クロック発生回路、４４Ｑ 出力電源部、４４ｂ 内部電源部、４４ｄ レベル変換回路、５５ ２系統初段回路、５５ａ ２系統制御初段、５５ｂ ２系統入力バッファ初段、５６ ２系統主回路、５６ａ ２系統制御主回路、５６ｂ ２系統入力バッファ主回路、６０ａ−６０ｎ バッファ回路、６２ 出力電源線、６３出力接地線、６４，６４ａ，６４ｂ 出力電源パッド、６５，６５ａ，６５ｂ 出力接地パッド、７０ 基準電圧発生回路、７２
電源線、７３ 接地パッド、７４ 接地線、８０，８５，８６ ピン端子。
【発明の属する技術分野】
この発明は半導体装置に関し、特に、複数種類のインターフェイスに対応することのできる入力回路の構成に関する。より特定的には、この発明はクロック信号に同期して動作する同期型半導体装置の入力回路の構成に関する。
【０００２】
【従来の技術】
図１８は、従来の入力回路の構成の一例を概略的に示す図である。図１８において、入力回路９０２は、外部からの信号ＥＸＳＩと基準電圧ＶＲＥＦとを比較し、その比較結果に応じた信号を生成する比較回路９０２ａと、比較回路９０２ａの出力信号をバッファ処理（増幅）して内部信号ＩＮＳＩを生成するインバータ９０２ｂを含む。この比較回路９０２ａおよびインバータ９０２ｂは、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０００３】
基準電圧ＶＲＥＦは、基準電圧発生回路９００により生成される。この基準電圧発生回路９００は、外部電源電圧ＥＸＶＤＤを受ける外部電源ノードに結合され、一定の大きさの定電流を生成する定電流源９００ａと、定電流源９００ａから供給される定電流を電圧に変換して基準電圧ＶＲＥＦをノード９００ｃに生成する電流／電圧変換素子（Ｚ）９００ｂを含む。この電流／電圧変換素子９００ｂは、たとえば、抵抗素子またはゲートとドレインが相互接続されるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。
【０００４】
図１９は、図１８に示す入力回路の動作を示す信号波形図である。以下、図１９を参照して図１８に示す入力回路の動作について簡単に説明する。
【０００５】
比較回路９０２ａは、負入力に外部信号ＥＸＳＩを受け、正入力に基準電圧ＶＲＥＦを受けており、差動増幅回路として動作する。
【０００６】
外部信号ＥＸＳＩが基準電圧ＶＲＥＦよりも高い場合には、その差に応じて、比較回路９０２ａの出力信号がローレベルとなる。インバータ９０２ｂが比較回路９０２ａのローレベルの信号を増幅してかつ反転して出力するため、内部信号ＩＮＳＩは、内部電源電圧ＶＤＤＰレベルのＨレベルとなる。
【０００７】
一方、外部信号ＥＸＳＩが基準電圧ＶＲＥＦよりも低くなると、比較回路９０２ａは、その差に応じたハイレベルの信号を出力する。インバータ９０２ｂは比較回路９０２ａの出力信号を反転しかつ増幅するため、内部信号ＩＮＳＩは、接地電圧レベルのＬレベルとなる。
【０００８】
したがって、内部信号ＩＮＳＩは、外部信号ＥＸＳＩが基準電圧ＶＲＥＦを交差するごとに、その論理レベルを急速に変化させることができ、急峻な立上り／立下り波形を有する内部信号を生成することができる。すなわち、この差動増幅回路９０２ａを用いて外部信号ＥＸＳＩと基準電圧ＶＲＥＦとを比較して、該比較結果に従って内部信号ＩＮＳＩを生成することにより、外部信号ＥＸＳＩに波形歪みが生じても、急峻に立上がり／立下がる内部信号を生成することができる。
【０００９】
【発明が解決しようとする課題】
基準電圧ＶＲＥＦは、この外部信号ＥＸＳＩの振幅に応じて、その振幅の中央値に設定される。たとえば、外部信号ＥＸＳＩが、１．８Ｖ（＝ＶＤＤＱ）のときには、０．９Ｖに設定される。
【００１０】
図２０は、外部信号ＥＸＳＩの論理ハイレベル（Ｈレベル）および論理ローレベル（Ｌレベル）と基準電圧との関係を概略的に示す図である。図２０において外部信号ＥＸＳＩは、Ｈレベルの下限値は、電圧ＶＩＨレベルであり、Ｌレベルの上限値は、電圧ＶＩＬである。通常、ＬＶＴＴＬインターフェイスにおいては、ハイレベル下限電圧ＶＩＨが、２．０Ｖに設定され、また、ローレベル上限電圧ＶＩＬが、０．８Ｖに設定される。従って、このＬＶＴＴＬインターフェイスにおいて、基準電圧ＶＲＥＦは、中央値の１．４Ｖに設定される。
【００１１】
しかしながら、最近、インターフェイスとして、低電源電圧の出力回路で信号／データを転送するために、１．８Ｖ系インターフェイスにおいては、このハイレベル下限電圧ＶＩＨが、０．８・ＶＤＤＱの電圧レベルに設定され、またＬレベルの上限値ＶＩＬは、０．２・ＶＤＤＱに設定される。ここで、電圧ＶＤＤＱは、外部信号ＥＸＳＩの駆動する回路の動作電源電圧を示す。この場合、基準電圧ＶＲＥＦは、その電圧レベルが、中央値の０．９Ｖに設定される。
【００１２】
基準電圧ＶＲＥＦは、図１８に示すように、定電流源９００ａからの定電流を、電流／電圧変換素子９００ｂにより電圧に変換して生成される。したがって、基準電圧ＶＲＥＦは、電圧ＶＤＤＱに依存しない一定の電圧レベルである。この電源電圧ＶＤＤＱは、１．６５Ｖから１．９５Ｖの範囲で変動することがその仕様値の上で許容される。
【００１３】
いま、図２１（Ａ）に示すように、電源電圧ＶＤＤＱが１．９５Ｖに上昇した場合、外部信号ＥＸＳＩのハイレベル下限電圧ＶＩＨは、１．５６Ｖとなり、一方、ローレベル上限電圧ＶＩＬは、０．３６Ｖとなる。基準電圧ＶＲＥＦは、０．９Ｖで一定であり、したがって、基準電圧ＶＲＥＦとハイレベル電圧ＶＩＨの差は０．６６Ｖ、一方、基準電圧ＶＲＥＦとローレベル電圧ＶＩＬの差は０．５４Ｖとなる。したがって、外部信号ＥＸＳＩがＨレベルからＬレベルへ変化する場合に、この外部信号ＥＸＳＩが基準電圧ＶＲＥＦを横切るまでに要する時間と、Ｌレベルの信号が、Ｈレベルに立上がるときに、基準電圧ＶＲＥＦを横切るまでに要する時間とが異なり、内部信号の外部信号の立下がりに対する応答が遅れる。
【００１４】
また、図２１（Ｂ）に示すように、電源電圧ＶＤＤＱが、１．６５Ｖに低下した場合には、ハイレベル電圧ＶＩＨが、１．３２Ｖとなり、ローレベル電圧ＶＩＬが、０．３２Ｖとなる。この場合においても、基準電圧ＶＲＥＦは０．９Ｖであり、ハイレベル下限電圧ＶＩＨと基準電圧ＶＲＥＦの差は、０．４２Ｖとなり、一方、基準電圧ＶＲＥＦとローレベル上限電圧ＶＩＬの差が０．５８Ｖとなる。したがって、この状態においては、内部信号は、外部信号の立上がりに対する応答が遅れた信号となる。
【００１５】
すなわち、図２２（Ａ）に誇張して示すように、電源電圧ＶＤＤＱが上昇した場合には、内部信号ＩＮＳＩが、外部信号ＥＸＳＩの立上がりに対する応答が遅れるため、また、同様、外部信号ＥＸＳＩの立上がりに対する応答が速くなるため、図２２（Ａ）において一点鎖線で示す理想応答波形よりも、の内部信号ＩＮＳＩのＨレベル期間が短くなる。
【００１６】
また、図２２（Ｂ）に示すように、電源電圧ＶＤＤＱの電圧レベルが低下した場合には、基準電圧ＶＲＥＦの電圧レベルは相対的に上昇するため、内部信号ＩＮＳＩは、外部信号ＥＸＳＩの立上がりに対する応答が速く、一方、外部信号ＥＸＳＩの立上がりに対する応答が遅くなるため、図２２（Ｂ）に一点鎖線で示す理想応答波形よりもそのＨレベル期間が長くなる。
【００１７】
すなわち、この外部信号ＥＸＳＩのＨレベルを規定する電源電圧ＶＤＤＱの電圧レベルが変動すると、内部信号ＩＮＳＩの立上がりまたは立下がりの応答の遅れが生じ、外部信号の変化に正確に応答する内部信号を生成することができなくなるという問題が生じる。
【００１８】
また、外部信号ＥＸＳＩが、信号路の伝搬損失により、ハイレベル下限電圧ＶＩＨとローレベル上限電圧ＶＩＬの間で変化する場合、外部電源電圧ＶＤＤＱの変動に従って、ハイレベル下限電圧ＶＩＨおよびローレベル上限電圧ＶＩＬそれぞれと基準電圧の差が互いに異なるため、入力回路の動作マージンがハイレベル電圧およびローレベル信号に対して異なり、その動作マージンを保証することができず、正確に外部信号に応じた内部信号を生成することができなくなるという問題が生じる。
【００１９】
特に、電源電圧ＶＤＤＱは、信号／データ出力回路の動作電源電圧として利用されるため、送信側の出力回路の動作電源電圧が、その信号／データ出力動作時において変動すると、受信側の半導体記憶装置において入力信号の電圧レベルの変動が大きくなり、正確に入力信号の論理レベルを判定して入力信号に対応する内部信号を生成することができなくなるという問題が生じる。
【００２０】
また、処理システムにおいては、用いられるインターフェイスが異なる場合がある。上述のようにＬＶＴＴＬインターフェイスで信号／データを転送するシステムと、１．８Ｖ系インターフェイスで信号／データを転送するシステムとが存在する。このような複数のインターフェイスに対し別々に、チップを設計すると設計効率が低下する。従って、複数のインターフェイスに対し共通のチップ設計を行い、最終的に使用されるインターフェイスに応じて、基準電圧の電圧レベルを設定することが一般に行われる。
【００２１】
このような複数のインターフェイスにおいて上述のように入力信号が電源電圧レベルに依存するハイレベル下限電圧およびローレベル上限電圧を有するインターフェイスを含む場合においても、内部信号の処理速度に影響を及ぼすことなく、正確に入力信号の論理レベルを電源電圧の変動に係らずに行うことが要求される。
【００２２】
それゆえ、この発明の目的は、外部信号の振幅を規定する電源電圧が変動しても、正確かつ安定に内部信号を生成することのできる入力回路を提供することである。
【００２３】
この発明の他の目的は、複数のインターフェイスに対しても、容易に適応して、信号処理速度を低下させることなく、正確に入力信号の論理レベルを判定することのできる入力回路を提供することである。
【００２４】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、第１の電源パッドから与えられる第１の電源電圧からこの第１の電源電圧に依存する基準電圧を生成する基準電圧発生回路と、第１の入力信号を受け、この第１の入力信号と基準電圧の電圧レベルの関係に従って第１の入力信号の論理レベルを判定し、該判定結果に従って第１の電源電圧と異なる第２の電源電圧レベルの第１の内部信号を生成する第１の入力回路と、第１の電源パッドと別に配置された第２の電源パッドを介して与えられる第１の電源電圧を動作電源電圧として受け、与えられた信号をバッファ処理して外部へ出力する出力回路を備える。
【００２５】
好ましくは、第１の入力回路は、第２の電源電圧を動作電源電圧として受けて動作し、第１の入力信号と基準電圧とを差動増幅して、その増幅結果に従って第１の内部信号を生成する比較回路を備える。
【００２６】
好ましくは、第１の入力信号は、半導体装置の信号の取込および出力タイミングを規定するクロック信号である。
【００２７】
好ましくは、基準電圧発生回路は、第１の電源電圧の１／２の電圧レベルの電圧を基準電圧として生成する。
【００２８】
この発明の第２の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受けて動作し、入力信号をバッファ処理して第１の電源電圧レベルの振幅の信号を生成するゲート回路と、このゲート回路の出力信号を第２の電源電圧レベルの振幅の信号に変換して内部信号を生成するレベル変換回路とを備える。入力信号は、その論理レベルを決定する電圧が第２の電源電圧に依存する。
【００２９】
好ましくは、第１の電源電圧の投入を検出する電源投入検出回路がさらに設けられる。ゲート回路は、電源投入検出回路の出力信号と入力信号とを受ける。
【００３０】
好ましくは、半導体装置は、クロック信号に従って信号の取込および出力を行なう同期型半導体装置であり、入力信号は、クロック信号以外の信号である。
【００３１】
また、好ましくは、レベル変換回路は、第２の電源電圧を動作電源電圧として受けて、ゲート回路の出力信号に従って第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、第２の電源電圧を動作電源電圧として受け、第１の出力ノードの信号をラッチしかつ内部信号を生成するラッチ回路とを備える。
【００３２】
好ましくは、これに代えて、レベル変換回路は、第２の動作電源電圧を動作電源電圧として受け、ゲート回路の出力信号に従って第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、第２の電源電圧をゲートに受け、このゲート回路の出力信号を第１の出力ノードに伝達する転送ゲートを含む。
【００３３】
この発明の第３の観点に係る半導体装置は、第１の電源電圧を動作電源電圧として受け、活性化時外部からのクロック信号と第１の基準電圧とを比較し、該比較結果に従って、外部クロック信号に対応する内部クロック信号を生成する第１のクロック入力回路と、第２の電源電圧を動作電源電圧として受け、外部クロック信号と第２の基準電圧とを比較し、該比較結果に従って外部クロック信号に対応する第２の内部クロック信号を生成する第２のクロック入力回路と、クロック信号とクロック信号の有効／無効を指定するクロックイネーブル信号とに従って、第１のクロック入力回路を活性化するための第１のクロック制御信号を生成する第１のクロック制御回路と、クロック信号とクロックイネーブル信号とに従って、第２のクロック入力回路を活性化するための第２のクロック制御信号を生成する第２のクロック制御回路とを備える。
【００３４】
好ましくは、電源電圧レベルを特定する動作モードに従って、第１および第２のクロック制御信号を選択的に非活性化するための制御回路が設けられる。
【００３５】
好ましくは、第１および第２のクロック制御回路は、同一電源ノードの電圧を動作電源電圧として受ける。
【００３６】
また、好ましくは、第１および第２のクロック入力回路および第１および第２のクロック制御回路は、外部から与えられる電源電圧をそれぞれ第１および第２の電源電圧として受ける。この外部電源電圧の電圧レベルに従ってクロック信号の振幅が決定される。
【００３７】
好ましくは、さらに、クロック信号以外の信号を入力するパッドと、配設ピッチが異なり、クロック信号を入力すためのクロックパッドが設けられる。第１および第２のクロック入力回路および第１および第２のクロック制御回路のそれぞれの少なくとも初段回路は、クロックパッドに近接して配置される。
【００３８】
また好ましくは、第１および第２のクロック入力回路および第１および第２のクロック制御回路に対し、電源電圧の電圧レベルを特定する動作モードに応じて選択的にクロック信号を伝達するクロック伝達線が設けられる。
【００３９】
第１の電源電圧に依存する基準電圧と第１の入力信号の電圧レベルの関係に従って第１の入力信号の論理レベルを判定することにより、この第１の電源電圧レベルが変動しても、基準となる第１の電源電圧を用いて入力信号の論理レベルを判定しており、第１の電源電圧レベルの変動にかかわりなく正確に、内部信号を生成することができる。
【００４０】
また、クロック信号に対しては、電源電圧の利用可能な電圧レベルに応じて複数系統を設け、電源電圧レベルに応じて対応のクロック信号生成経路を活性化することにより、外部電源電圧が変更され、クロック信号の振幅が変更される場合においても、正確に、かつ容易に外部クロック信号に応じた内部クロック信号を生成することができる。
【００４１】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置１は、外部電源電圧ＥＸＶＤＤから各種内部電源電圧を生成する内部電源回路２と、内部電源回路２からの内部電源電圧を動作電源電圧として受けるメモリ回路３を含む。図１においては、内部電源回路２が生成する内部電源電圧として、周辺電源電圧ＶＤＤＰとアレイ電源電圧ＶＤＤＳを代表的に示す。メモリ回路３は、メモリセルが行列状に配列されるメモリセルアレイと、このメモリセルアレイからメモリセルを選択するメモリ選択回路とを含む。メモリアレイに対してはアレイ電源電圧ＶＤＤＳが与えられ、メモリセルを選択する回路部分には周辺電源電圧ＶＤＤＰが与えられる。
【００４２】
半導体装置１は、さらに、外部信号ＥＸＣＬＫとこのクロック信号の有効／無効を示す外部クロックイネーブル信号ＸＣＬＫＥとを受けて、内部クロック信号ＣＬＫＩＮを生成するクロック入力回路４と、外部信号ＥＸＳＧに従って内部信号を生成する信号入力バッファ回路５と、外部からの入力データを受け内部データを生成するデータ入力バッファ回路６と、メモリ回路３において選択されたメモリセルから読出されたデータを外部へ出力するためのデータ出力バッファ回路７を含む。
【００４３】
図１において、データ入力バッファ回路６およびデータ出力バッファ回路７は、共通の端子(パッド)を介してデータの入出力を行なうように示す。しかしながら、このデータ入力バッファ回路６およびデータ出力バッファ回路７は、それぞれ別々の端子（パッド）を介してデータの入力および出力を行なってもよい。
【００４４】
クロック入力回路４、信号入力バッファ回路５、データ入力バッファ回路６およびデータ出力バッファ回路７へは、外部からの出力電源電圧ＶＤＤＱと内部電源回路２からの周辺電源電圧ＶＤＤＰが与えられる。
【００４５】
この出力電源電圧ＶＤＤＱに従って、データＤＱおよび外部信号ＥＸＳＧ、外部クロック信号ＥＸＣＬＫおよび外部クロックイネーブル信号ＸＣＬＫＥの振幅が決定される。すなわち、この半導体装置１が適用されるインターフェイスに応じて出力電源電圧ＶＤＤＱの電圧レベルも設定される。クロック入力回路４、信号入力バッファ回路５、データ入力バッファ回路６およびデータ出力バッファ回路７に対して出力電源電圧ＶＤＤＱを与え、この出力電源電圧ＶＤＤＱと外部からの信号（データを含む）との電圧関係に従って内部信号を生成する。これにより、出力電源電圧ＶＤＤＱが変動しても、また、その用いられるインターフェイスに応じて電源電圧レベルが変更される場合においても、正確に外部信号の論理レベルを反転して内部信号を生成することができる。
【００４６】
［実施の形態１］
図２は、この発明の実施の形態１に従う入力バッファ回路の構成を示す図である。図２においては、図１に示すクロック入力回路４、信号入力バッファ回路４およびデータ入力バッファ回路６の初段の入力バッファ回路の構成を共通に示す。この初段の入力バッファ回路が、外部からパッドを介して与えられる信号／データをバッファ処理して内部信号を生成する。
【００４７】
図２において、入力バッファ回路は、基準電圧Ｖｒｅｆ１と外部信号ＥＸＳの電圧レベルとを比較し、その比較結果を示す信号ＯＵＴを生成する比較回路１０と、比較回路１０の出力信号ＯＵＴをバッファ処理して内部信号ＢＵＦＩＮを生成するインバータバッファ１２を含む。これらの比較回路１０およびインバータバッファ１２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの１／２の電圧レベルを有し、出力電源電圧ＶＤＤＱに依存する電圧である。
【００４８】
比較回路１０は、電源ノードと内部ノードＮＡの間に接続されかつそのゲートが内部ノードＮＡに接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１０ａと、電源ノードと内部ノードＮＢの間に接続されかつそのゲートが内部ノードＮＡに接続されるＰチャネルＭＯＳトランジスタ１０ｂと、内部ノードＮＡと内部ノードＮＣの間に接続されかつそのゲートに基準電圧Ｖｒｅｆ１を受けるＮチャネルＭＯＳトランジスタ１０ｃと、内部ノードＮＢと内部ノードＮＣの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＮチャネルＭＯＳトランジスタ１０ｄと、内部ノードＮＣと接地ノードの間に接続される定電流源１０ｅを含む。この定電流源１０ｅにより、比較回路１０の動作電流が決定される。
【００４９】
比較回路１０においては、ＭＯＳトランジスタ１０ａおよび１０ｂがカレントミラー段を構成し、ＭＯＳトランジスタ１０ａを流れる電流のミラー電流がＭＯＳトランジスタ１０ｂを介して流れる。すなわち、これらのＭＯＳトランジスタ１０ａおよび１０ｂのサイズが同じ場合には、ＭＯＳトランジスタ１０ａおよび１０ｂには、同じ大きさの電流が流れる。
【００５０】
ＭＯＳトランジスタ１０ｃおよび１０ｄは差動段を構成しており、基準電圧Ｖｒｅｆ１と外部信号ＥＸＳの電圧レベルの差に応じた信号を、内部ノードＮＢに生成する。たとえば、外部信号ＥＸＳが、基準電圧Ｖｒｅｆ１よりも高い場合には、ＭＯＳトランジスタ１０ｄのコンダクタンスが大きくなり、ＭＯＳトランジスタ１０ｄを介して流れる電流が、ＭＯＳトランジスタ１０ｃを介して流れる電流よりも多くなる。ＭＯＳトランジスタ１０ｃへは、ＭＯＳトランジスタ１０ａから電流が供給されており、したがって、このＭＯＳトランジスタ１０ｄは、ＭＯＳトランジスタ１０ｂから供給される電流を放電し、ノードＮＢからの出力信号ＯＵＴはローレベルとなる。
【００５１】
逆に、外部信号ＥＸＳが、基準電圧Ｖｒｅｆ１よりも低い場合には、ＭＯＳトランジスタ１０ｃのコンダクタンスが、ＭＯＳトランジスタ１０ｄのコンダクタンスよりも大きくなり、ＭＯＳトランジスタ１０ｃを流れる電流が、ＭＯＳトランジスタ１０ｄを介して流れる電流よりも大きくなる。ＭＯＳトランジスタ１０ｃを介して流れる電流のミラー電流が、ＭＯＳトランジスタ１０ａおよび１０ｂのカレントミラー段を介してＭＯＳトランジスタ１０ｄに与えられるため、ＭＯＳトランジスタ１０ｄは、与えられた電流をすべて放電することができず、ノードＮＢからの出力信号ＯＵＴはハイレベルとなる。
【００５２】
インバータバッファ１２は、電源ノードとノード１２ｃの間に接続されかつそのゲートに比較回路１０の出力信号ＯＵＴを受けるＰチャネルＭＯＳトランジスタ１２ａと、ノード１２ｃと接地ノードの間に接続されかつそのゲートに比較回路１０の出力信号ＯＵＴを受けるＮチャネルＭＯＳトランジスタ１２ｂを含む。
【００５３】
このインバータバッファ１２は、出力信号ＯＵＴを増幅しかつ反転して内部信号ＢＵＦＩＮを生成する。したがって、比較回路１０の出力信号ＯＵＴの電圧レベルが、中間電圧レベルであっても、比較回路１２の入力論理しきい値を超えれば、高速で、内部信号ＢＵＦＩＮが、比較回路１０の出力信号ＯＵＴの論理レベルに応じた電圧レベルに駆動される。この内部信号ＢＵＦＩＮは、振幅が内部電源電圧ＶＤＤＰの信号である。従って、この図２に示す回路により、振幅がＶＤＤＱの外部信号ＥＸＳが、振幅ＶＤＤＰの信号にレベル変換される。
【００５４】
基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの１／２倍の電圧レベルを有する。したがって、出力電源電圧ＶＤＤＱが変動した場合には、この外部信号ＥＸＳを生成する回路においても同じ出力電源電圧ＶＤＤＱを用いて外部信号を生成しており、その電圧レベルが変動する。したがって、常に、基準電圧Ｖｒｅｆ１は、出力電源電圧ＶＤＤＱの変化に追随して変動しており、出力電源電圧ＶＤＤＱの電圧レベルが変動しても、基準電圧Ｖｒｅｆ１は、外部信号ＥＸＳのハイレベル下限電圧（以下、ハイレベル電圧と称す）ＶＩＨおよびローレベル上限電圧（以下、ローレベル電圧と称す）ＶＩＬの中間値を維持することになり、出力電源電圧ＶＤＤＱの変動にかかわらず、正確に、外部からの信号ＥＸＳの論理レベルを判定することができ、また動作マージンも、常にハイレベル電圧ＶＩＨ、ローレベルＶＩＬに対して同一とすることができる。
【００５５】
なお、この外部信号ＥＸＳは、図１に示す信号のいずれであってもよい。
図３は、図１に示す基準電圧Ｖｒｅｆ１を発生する回路１４の構成の一例を示す図である。図３において、基準電圧発生回路１４は、出力電源ノードとノードＮＤの間に接続される抵抗素子１４ａと、ノードＮＤとノードＮＥの間に接続されかつそのゲートがノードＮＤに接続されるＮチャネルＭＯＳトランジスタ１４ｂと、ノードＮＥとノードＮＦの間に接続されかつそのゲートがノードＮＦに接続されるＰチャネルＭＯＳトランジスタ１４ｃと、ノードＮＦと接地ノードの間に接続される抵抗素子１４ｄと、出力電源ノードとノードＮＧの間に接続されかつそのゲートがノードＮＤに接続されるＮチャネルＭＯＳトランジスタ１４ｅと、ノードＮＧと接地ノードとの間に接続され、かつそのゲートがノードＮＦに接続されるＰチャネルＭＯＳトランジスタＭＯＳトランジスタ１４ｆを含む。出力電源ノードには、出力回路等に対し動作電源電圧を供給するパッドとは別のパッドからの出力電源電圧ＶＤＤＱが与えられる。出力回路動作時において出力電源電圧ＶＤＤＱが変動しても、その影響を受けることなく安定に基準電圧を生成するためである。
【００５６】
抵抗素子１４ａおよび１４ｄの抵抗値は、それぞれＲ１およびＲ２であり、ＭＯＳトランジスタ１４ｂおよび１４ｃのチャネル抵抗（オン抵抗）よりも十分に大きい。この状態においては、ＭＯＳトランジスタ１４ｂおよび１４ｃが、ダイオードモードで動作し、順方向にそのしきい値電圧の絶対値の電圧降下を生じさせる。抵抗素子１４ａおよび１４ｄの抵抗値Ｒ１およびＲ２が等しい場合には、ノードＮＤおよびＮＦの電圧Ｖ（ＮＤ）およびＶ（ＮＦ）は、それぞれ、次式で表わされる。
【００５７】
Ｖ（ＮＤ）＝（ＶＤＤＱ／２）＋Ｖｔｈｎ，
Ｖ（ＮＦ）＝（ＶＤＤＱ／２）−｜Ｖｔｈｐ｜．
ここで、ＶｔｈｎおよびＶｔｈｐは、それぞれ、ＭＯＳトランジスタ１４ｂおよび１４ｃのしきい値電圧を示す。
【００５８】
ＭＯＳトランジスタ１４ｅは、そのゲート電圧が、ドレインノードの電圧、すなわち出力電源電圧ＶＤＤＱよりも低いためソースフォロアモードで動作し、ノードＮＧに、ノードＮＤの電圧Ｖ（ＮＤ）よりしきい値電圧Ｖｔｈｎ低い電圧を伝達する。したがって、このＭＯＳトランジスタ１４ｅにより、ノードＮＧへは、（ＶＤＤＱ／２）の電圧が伝達される。
【００５９】
一方、ＭＯＳトランジスタ１４ｆは、そのドレインノードの電圧が、そのゲートの電圧、すなわちノードＮＦの電圧よりも低いため、同様ソースフォロアモードで動作し、ＭＯＳトランジスタ１４ｆは、ノードＮＧに、ノードＮＦの電圧Ｖ（ＮＦ）よりもそのしきい値電圧の絶対値｜ｖｔｈｐ｜高い電圧、すなわち、（ＶＤＤＱ／２）の電圧を伝達する。ここで、ＭＯＳトランジスタ１４ｃおよび１４ｆのしきい値電圧は等しく、またＭＯＳトランジスタ１４ｂおよび１４ｅのしきい値電圧は等しいとしている。
【００６０】
基準電圧Ｖｒｅｆ１が、電圧（ＶＤＤＱ／２）よりも低くなった場合には、ＭＯＳトランジスタ１４ｅのゲート−ソース間電圧がしきい値電圧Ｖｔｈｎよりも大きくなり、ＭＯＳトランジスタ１４ｅがオン状態となり、ノードＮＧへ電流を供給し、基準電圧Ｖｒｅｆ１の電圧レベルを上昇させる。一方、基準電圧Ｖｒｅｆ１の電圧レベルが、（ＶＤＤＱ／２）の電圧レベルよりも上昇した場合には、ＭＯＳトランジスタ１４ｆのソース−ゲート間電圧がそのしきい値電圧の絶対値よりも大きくなりＭＯＳトランジスタ１４が導通し、基準電圧Ｖｒｅｆ１の電圧レベルを低下させる。したがって、これらのＭＯＳトランジスタ１４ｅおよび１４ｆのソースフォロアモード動作より、基準電圧Ｖｒｅｆ１の電圧レベルを、（ＶＤＤＱ／２）の電圧レベルに保持することができる。
【００６１】
また、基準電圧発生回路１４においては、抵抗素子１４ａおよび１４ｄの抵抗値を十分大きくすることにより、微小電流で、中間電圧ＶＤＤＱ／２を生成することができる。この場合、基準電圧発生回路１４は、単に、入力バッファ回路の比較回路を構成する差動増幅回路の差動段のゲート容量を充電することが要求されるだけであり、この基準電圧発生回路１４のＭＯＳトランジスタ１４ｅおよび１４ｆのサイズは十分することができ、またその消費電力も十分小さくすることができる。
【００６２】
以上のように、この発明の実施の形態１に従えば、外部信号の論理レベルを決定する電源電圧に基づいて基準電圧を生成し、この基準電圧と外部信号との比較を行なっており、出力電源電圧変動時、すなわち外部信号の振幅変動時（電圧レベルの変動時）においても、十分に正確に、基準電圧を、この変動した外部信号のハイレベル電圧とローレベル電圧の中間電圧レベルに維持することができ、正確に外部信号の論理レベルの判断を行なうことができる。
【００６３】
また、外部信号のハイレベル電圧ＶＩＨおよびローレベル電圧ＶＩＬに対す基準電圧Ｖｒｅｆ１のマージンを互いに、出力電源電圧変動時においても等しくすることができ、常にハイレベル電圧ＶＩＨおよびローレベルＶＩＬに対する基準電圧のマージンを同じとすることができ、安定に外部信号の論理レベルの判定を行うことができる。
【００６４】
［実施の形態２］
図４は、この発明の実施の形態２に従う入力回路の構成を示す図である。図４においても、１つの外部信号ＥＸＳを受け、内部信号ＢＵＦＩＮを生成する入力バッファ回路の構成を示す。図４において、入力バッファ回路は、外部信号ＥＸＳを受け、出力電源電圧ＶＤＤＱレベルの振幅を有する信号を生成するインバータバッファ１６と、インバータバッファ１６の出力信号を、内部電源電圧ＶＤＤＰレベルの振幅の信号に変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理（増幅）して内部信号ＢＵＦＩＮを生成するインバータバッファ２０を含む。
【００６５】
インバータバッファ１６は、出力電源電圧ＶＤＤＱを動作電源電圧として受け、またはレベル変換回路１８およびインバータバッファ２０は、内部電源電圧ＶＤＤＰを、動作電源電圧として受ける。したがって、外部信号ＥＸＳを、出力電源電圧ＶＤＤＱを動作電源電圧として受けるインバータバッファ１６で受けることにより、このインバータバッファ１６の入力論理しきい値を、ＶＤＤＱ／２の電圧レベルに設定することにより、外部信号ＥＸＳの振幅が、出力電源電圧ＶＤＤＱの変動により変動しても、入力論理しきい値を、常に、ＶＤＤＱ／２の電圧レベルに維持することができ、電源電圧ＶＤＤＱが変動しても、正確に外部信号ＥＸＳの論理レベルの判定を行なうことができる。
【００６６】
このインバータバッファ１６の出力信号をレベル変換回路１８で内部電源電圧ＶＤＤＰレベルの信号に変換して、インバータバッファ２０で内部電源電圧ＶＤＤＰレベルの内部信号ＢＵＦＩＮを生成することにより、内部回路の動作電源電圧に応じた内部信号を生成することができる。
【００６７】
インバータバッファ１６は、出力電源ノードと内部ノードＮＧの間に接続されかつそのゲートに外部信号ＥＸＳを受けるＰチャネルＭＯＳトランジスタ１６ａと、出力電源ノードとノードＮＧの間に接続さかつそのゲートにイネーブル信号ＥＮを受けるＰチャネルＭＯＳトランジスタ１６ｂと、ノードＮＧと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１６ｃおよび１６ｄを含む。
【００６８】
ＭＯＳトランジスタ１６ｃは、そのゲートに外部信号ＥＸＳを受け、ＭＯＳトランジスタ１６ｄは、そのゲートにイネーブル信号ＥＮを受ける。このイネーブル信号ＥＮは、パワーダウンモード時において非活性化され、イネーブル信号ＥＮの非活性化時、ＭＯＳトランジスタ１６ｂがオン状態、ＭＯＳトランジスタ１６ｄがオフ状態となる。したがって、ノードＮＧは、出力電源電圧ＶＤＤＱレベルに維持される。このイネーブル信号ＥＮの非活性時ノードＮＧを出力電源電圧ＶＤＤＱレベルに維持することにより、外部信号ＥＸＳの変化にかかわらず、このインバータバッファ１６の動作を停止させることができ、消費電流を低減することができる。
【００６９】
レベル変換回路１８は、内部電源ノードと内部ノードＮＨの間に接続されかつそのゲートが内部ノードＮＩに接続されるＰチャネルＭＯＳトランジスタ１８ａと、内部電源ノードと内部ノードＮＩの間に接続されかつそのゲートが内部ノードＮＨに接続されるＰチャネルＭＯＳトランジスタ１８ｂと、内部ノードＮＨと接地ノードの間に接続されかつそのゲートにインバータバッファ１６の出力信号を受けるＮチャネルＭＯＳトランジスタ１８ｃと、内部ノードＮＩと接地ノードの間に接続されかつそのゲートにインバータバッファ１６の出力信号をインバータ１８ｅを介して受けるＮチャネルＭＯＳトランジスタ１８ｄを含む。インバータ１８ｅは、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。
【００７０】
このレベル変換回路１８においては、インバータバッファ１６の出力信号がＨレベルのときには、インバータ１８ｅの出力信号がＬレベルとなり、ＭＯＳトランジスタ１８ｃがオン状態、ＭＯＳトランジスタ１８ｄがオフ状態となる。したがって、ノードＮＨの電圧低下に従って、ＭＯＳトランジスタ１８ｂがオン状態へ移行し、ノードＮＩを内部電源電圧ＶＤＤＰレベルに充電する。この内部ノードＮＩの電圧レベルの上昇に従って、ＭＯＳトランジスタ１８ａが非導通となり、最終的に、内部ノードＮＩが内部電源電圧ＶＤＤＰレベル、内部ノードＮＨが、接地電圧レベルとなる。この状態においては、ＭＯＳトランジスタ１８ａはオフ状態であり、ノードＮＩのＨレベルの信号が、ＭＯＳトランジスタ１８ａおよび１８ｂによりラッチされて消費電流は生じない。
【００７１】
一方、インバータバッファ１６の出力信号がＬレベルのときには、インバータ１８ｅの出力信号がＨレベルとなり、ＭＯＳトランジスタ１８ｃがオン状態、ＭＯＳトランジスタ１８ｄがオン状態となり、内部ノードＮＩが接地電圧レベルへ駆動される。この内部ノードＮＩの電圧低下に伴ってＭＯＳトランジスタ１８ａがオン状態へ移行し、内部ノードＮＨの電圧レベルを上昇させる。最終的に、内部ノードＮＨが、内部電源電圧ＶＤＤＰレベルとなり、内部ノードＮＩが接地電圧レベルとなる。
【００７２】
したがって、インバータバッファ１６の出力信号がＬレベルのときにレベル変換回路１８からＬレベルの信号が出力され、インバータ１６の出力信号が出力電源電圧ＶＤＤＱレベルのときには、レベル変換回路１８から、内部電源電圧ＶＤＤＰレベルの信号が出力される。
【００７３】
レベル変換回路１８を用いて、内部電源電圧ＶＤＤＰレベルの信号を生成することにより、インバータバッファ２０における入力論理しきい値に対するレベル変換回路１８の出力信号のハイレベルおよびローレベルのマージンを確保し、高速で、内部信号ＢＵＦＩＮを生成する。
【００７４】
以上のように、この発明の実施の形態２に従えば、外部からの信号を、出力電源電圧を動作電源電圧として受けるインバータバッファで受け、その出力信号をレベル変換して内部電源電圧レベルの信号を生成しており、出力電源電圧ＶＤＤＱの変動時においても、正確に外部信号ＥＸのハイレベル電圧およびローレベル電圧のマージンを等しくすることができ、確実に外部信号ＥＸの論理レベルを判定して内部信号を生成することができる。
【００７５】
［実施の形態３］
図５は、この発明の実施の形態３に従う入力バッファ回路の構成を概略的に示す図である。図５においては、入力バッファ回路は、外部信号ＥＸＳと電源投入検出回路２２からの電源投入検出信号ＺＰＯＲＱを受けるゲート回路２４と、ゲート回路２４の出力信号をレベル変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理（増幅）して内部信号ＢＵＦＩＮを生成するインバータバッファ２０を含む。
【００７６】
電源投入検出回路２２は、出力電源電圧ＶＤＤＱが投入されて安定化されたときに、その電源投入検出信号ＺＰＯＲＱをＨレベルに立上げる。この電源投入検出回路２２の構成としては、例えば容量素子の容量結合による内部ノードの電圧レベルを電源電圧の電圧レベルの上昇に応じて上昇させて、電源電圧の投入を検出する通常の構成が用いられればよい。
【００７７】
ゲート回路２４は、ＮＡＮＤ回路であり、出力電源電圧ＶＤＤＱを動作電源電圧として受ける。レベル変換回路１８は、ゲート回路２４の出力信号を反転するインバータ１８ｅと、ゲート回路２４の出力信号とインバータ１８ｅの出力信号に従ってレベル変換動作を行なうレベル変換器１９を含む。このレベル変換器１９は、図４に示すＭＯＳトランジスタ１８ａ−１８ｄを含む構成に対応する。
【００７８】
内部電源電圧ＶＤＤＰは、出力電源電圧ＶＤＤＱと異なる外部電源電圧ＥＸＶＤＤから生成される。一方、この出力電源電圧ＶＤＤＱは、外部から与えられる。これらの電源電圧ＶＤＤＱおよびＥＸＶＤＤは、同時に与えられるとは限らない。それらの投入シーケンスもまた特に仕様では定められていない。したがって、たとえば、外部電源電圧ＥＸＶＤＤが出力電源電圧ＶＤＤＱよりも先に投入され、内部電源電圧ＶＤＤＰが先に立上がり安定化したとき、まだ、この出力電源電圧ＶＤＤＱが与えられない場合がある。このときに、出力電源電圧ＶＤＤＱの論理で入力初段を作成した場合、誤動作が生じまた、この初段回路においてリークが発生する可能性がある。
【００７９】
このとき、図５に示すように、出力電源電圧ＶＤＤＱの投入を検出する電源投入検出回路２２の出力する電源投入検出信号ＺＰＯＲＱと入力信号ＥＸＳとを組合せておくことにより、電源投入検出回路２２からの電源投入検出信号ＺＰＯＲＱをＬレベルに設定することができ、このゲート回路２４の出力信号を、出力電源電圧ＶＤＤＱレベルに固定する。これにより、外部電源電圧ＥＸＶＤＤが先に投入されてかつまだ出力電源電圧ＥＸＶＤＤが与えられない場合においても、入力信号ＥＸＳの電圧レベルに係らず、入力初段でのリークおよび誤動作を防止することができる。
【００８０】
すなわち、図６に示すように、外部電源電圧ＥＸＶＤＤのみが、与えられ出力電源電圧ＶＤＤＱが与えられない場合においても、確実に入力初段のリークおよび回路誤動作を防止することができる。また、続いて出力電源電圧ＶＤＤＱが与えられる場合においても、この出力電源電圧ＶＤＤＱの立上り特性も問題はなく、通常動作を行わせることができる。
【００８１】
［実施の形態４］
図７は、この発明の実施の形態４に従う入力バッファ回路の構成を概略的に示す図である。この図７に示す入力バッファ回路において、図４に示す入力バッファ回路と以下の点が異なっている。すなわち、インバータバッファ２０と半並行に、駆動力の小さなインバータ２６が設けられる。このインバータ２６は、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。これらのインバータバッファ２０およびインバータ２６によりラッチ力の小さなラッチ回路を構成する。この図７に示す入力バッファ回路の他の構成は、図５に示す入力バッファ回路の構成と同じであリ、対応する部分には同一参照番号を付して、それらの詳細説明は省略する。
【００８２】
図８は、図７に示す入力バッファ回路の動作を示す信号波形図である。以下、図８を参照して図７に示す入力バッファ回路の動作について説明する。
【００８３】
外部電源電圧ＥＸＶＤＤが投入され、この外部電源電圧ＥＸＶＤＤに従って生成される内部電源電圧ＶＤＤＰが所定の電圧レベルで安定化する。このとき、まだ出力電源電圧ＶＤＤＱは投入されていない。この状態において、電源投入検出信号ＺＰＯＲＱは接地電圧レベルのＬレベルである。
【００８４】
内部電源電圧ＶＤＤＰが投入され、出力電源電圧ＶＤＤＱが投入されていない場合には、ゲート回路２４およびインバータ１８ｅの出力信号がともに接地電圧レベルのＬレベルであり、レベル変換回路１８においてＭＯＳトランジスタ１８ｃおよび１８ｄがともにオフ状態にある。したがって、この状態においては、内部電源電圧ＶＤＤＰの電圧レベルが上昇した場合、レベル変換回路１８において内部ノードＮＩの電圧レベルが、中間電圧レベルに浮き上がることが考えられる。この内部ノードＮＩの電圧レベルが浮き上がった状態では、インバータバッファ２０において貫通電流が流れ、また、内部信号ＢＵＦＩＮの電圧レベルも中間電圧レベルとなると、内部回路において誤動作が生じる。
【００８５】
しかしながら、インバータバッファ２０とインバータ２６によるラッチ回路により、内部ノードＮＩの電圧レベルをＨレベルまたはＬレベルに初期設定する。これにより、内部ノードＮＩの電圧レベルは、この電源電圧ＶＤＤＰの投入時において上昇し中間電圧レベルになって、インバータバッファ２０において貫通電流が流れるのを抑制し、またその内部信号ＢＵＦＩＮが中間電圧レベルの不安定な状態となり、次段回路が誤動作するのを防止する。
【００８６】
出力電源電圧ＶＤＤＱが投入されてその電圧レベルが上昇し安定化すると、電源投入検出信号ＺＰＯＲＱがＨレベルとなる。このときには、外部信号ＥＸＳの電圧レベルに従ってゲート回路２４の出力信号とインバータ１８ｅの出力信号の論理レベルが決定される。応じて、このレベル変換回路１８の出力信号も、これらのゲート回路２４およびインバータ１８ｅの出力信号に従って設定される。
【００８７】
これにより、ゲート回路２４に対し電源投入検出信号ＺＰＯＲＱを与え、出力電源電圧ＶＤＤＱの投入前はその出力信号を確実にＬレベルに設定して、その出力ノードの電圧レベルが上昇し、レベル変換回路１８においてＭＯＳトランジスタ１８ｃがオン状態となり、このレベル変換回路１８において貫通電流が流れるのを抑制する。さらに、内部ノードＮＩの電圧レベルを、インバータバッファ２０およびインバータ２６により構成されるラッチ回路によりＨレベルまたはＬレベルに初期設定することにより、インバータバッファ２０における貫通電流の防止および内部信号ＢＵＦＩＮの不安定な電圧レベルによる次段回路の誤動作を抑制することができる。
【００８８】
なお、図７において示すように、内部ノードＮＩとゲート回路２４の出力の間に、そのゲートに周辺電源電圧ＶＤＤＰを受ける転送ゲート（ＮチャネルＭＯＳトランジスタ）１８ｆを配置しても良い。周辺電源電圧ＶＤＤＰの電圧レベルが上昇するときに導通して内部ノードＮＩとゲート回路２４の出力ノードを結合する。出力電源電圧ＶＤＤＱが投入されていない場合には、ゲート回路２４の出力信号はＬレベルである。従って、内部ノードＮＩを接地電圧レベルに初期設定することができ、確実にレベル変換回路１８の初期状態を、内部ノードＮＩがＬレベルの状態に設定することができる。
【００８９】
通常動作時においては、この転送ゲート１８ｆは、ゲートに周辺電源電圧ＶＤＤＰを受けており、周辺電源電圧ＶＤＤＰが出力電源電圧ＶＤＤＱよりも低い場合には、ゲート回路２４の出力信号がＨレベルのときには、デカップルトランジスタとして機能し、出力電源電圧ＶＤＤＱが内部ノードＮＩに伝達されるのは防止することができる。また、逆に、周辺電源電圧ＶＤＤＰが、たとえ出力電源電圧ＶＤＤＱよりも高い場合においては、通常、このような状態の場合には、この出力電源電圧ＶＤＤＱが１．８Ｖ、周辺電源電圧ＶＤＤＰが外部電源電圧ＥＸＶＤＤと同じ２．５Ｖの電圧レベルに設定され、ゲート回路２４の出力信号がＨレベルのときには、この転送ゲートのゲート−ソース間電圧が、そのしきい値電圧程度であり、転送ゲート１８ｆは、ほぼオフ状態となり、レベル変換回路１８のレベル変換に対し悪影響は及ぼさない。
【００９０】
また、ゲート回路２４の出力信号がＬレベルのときには、内部ノードＮＩの電圧レベルも接地電圧レベルであり、何ら問題は生じない。
【００９１】
以上のように、この発明の実施の形態４に従えば、レベル変換回路の出力ノードを弱いラッチ能力を有するラッチ回路で初期設定するように構成しており、レベル変換回路１８において貫通電流が生じるのを防止し、またこの出力信号の電圧レベルをＨレベルまたはＬレベルに設定することにより、インバータバッファ２０における貫通電流を防止でき、また内部信号ＢＵＦＩＮが不安定な電圧レベルに保持されるのを防止でき、次段回路の誤動作を抑制することができる。
【００９２】
なお、インバータ２６の電流駆動能力は十分小さくされ、これらのインバータバッファ２０およびインバータ２６によるラッチ回路のラッチ能力は十分に小さくされ、ゲート回路２４およびインバータ１８ｅの出力信号に従ってレベル変換回路１８の出力信号は確実に高速で変化するように設定される。
【００９３】
［実施の形態５］
図９は、この発明の実施の形態５に従う入力回路の構成を概略的に示す図である。図９に示す構成においては、外部からのクロック信号ＥＸＣＬＫに従って内部クロック信号ＣＬＫを生成するクロック入力回路４、信号入力バッファ回路５およびデータ入力バッファ回路６（図１参照）の構成を、それらの入力信号の特性に合せて異ならせる。
【００９４】
クロック入力回路４は、パッドＰＤＢを介して与えられる外部クロック信号ＥＸＣＬＫと基準電圧Ｖｒｅｆ１とを受ける比較回路１０と、比較回路１０の出力信号をバッファ処理する（増幅する）インバータバッファ１２と、インバータバッファ１２の出力信号に従って所定の時間幅を有するパルス信号の形態で内部クロック信号ＣＬＫＩＮを生成する内部クロック発生回路３０を含む。これらの比較回路１０、インバータバッファ１２および内部クロック発生回路３０は、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。内部クロック信号ＣＬＫＩＮは、内部回路動作のタイミングおよび外部からの信号の取込タイミングを決定する。したがって、内部クロック信号ＣＬＫＩＮはできるだけ早いタイミングで確定状態に駆動することが要求されるため、比較的遅延時間の大きなレベル変換回路を利用せず、比較回路１０を用いて早いタイミングで内部クロック信号ＣＬＫＩＮを生成する。
【００９５】
一方、外部アドレス信号、コマンドおよび入力データは、この内部クロック信号ＣＬＫＩＮに対してセットアップ時間およびホールド時間を確保するために、通常、遅延回路が用いられる。したがって、特に、内部クロック信号ＣＬＫＩＮに対して要求されるほど高速で、これらの信号に対応する内部信号を発生することは要求されない。したがって、これらのアドレス信号、コマンド、および入力データビットに対しては、レベル変換回路１８を利用する。図９において、これらのアドレス信号、コマンド、および入力データビットを、符号ＥＸＳＤで示す。
【００９６】
これらの信号入力バッファ回路の各々は、パッドＰＤＡを介して与えられる外部信号ＥＸＳＤと電源投入検出信号ＺＰＯＲＱを受けるゲート回路２４と、ゲート回路２４の出力信号のレベルを変換するレベル変換回路１８と、レベル変換回路１８の出力信号をバッファ処理して出力するインバータバッファ２０と、インバータバッファ２０の出力信号を所定時間遅延する遅延回路３２と、遅延回路３２の出力信号をバッファ処理するインバータバッファ３４と、内部クロック信号ＣＬＫＩＮの立上がりに応答してインバータバッファ３４の出力信号を取込みラッチするラッチ回路３６を含む。この遅延回路３２は、駆動能力の小さなインバータで構成されており、この遅延回路３２の駆動能力は小さく、インバータバッファ３４により、高速で、ラッチ回路３６へ内部信号を伝達する。この遅延回路３２により、外部信号ＥＸＳＤの内部クロック信号ＣＬＫＩＮに対するセットアップ時間およびホールド時間が調整される。したがって、レベル変換回路１８を用いて、この外部信号ＥＸＳＤを内部電源電圧レベルのＶＤＤＰレベルの変換する場合においても、そのレベル変換における遅延時間の影響は生じない。
【００９７】
差動増幅回路で構成される比較器回路１０は、その差動増幅動作のために、ゲート回路２４に比べて消費電流は大きい（通常動作モード時において常時電流を流す）。したがって、特に高速応答が要求される外部クロック信号ＥＸＣＬＫに対して、この差動増幅回路を有する比較回路を利用して入力バッファ回路を構成し、かつ他の高速応答性が要求されないアドレス信号、入力データ、およびコマンドに対してはゲート回路２４を利用して、入力回路全体の消費電流を低減する。これにより、半導体装置全体としての信号入力回路における消費電流を低減することができる。
【００９８】
なお、図９においては、電源投入検出信号と外部からの信号ＥＸＳＤを受けるゲート回路２４が用いられている。しかしながら、このゲート回路２４に代えて、外部からの信号ＥＸＳＤだけを受けるＣＭＯＳインバータバッファの回路が設けられてもよい。また、インバータバッファ２０に対しさらに、駆動能力の小さなインバータを、図７に示すようにラッチ回路を構成するように配置してもよい。
【００９９】
以上のように、この発明の実施の形態５に従えば、高速応答性が要求される外部クロック信号に対して、差動増幅型比較回路で構成される入力バッファ回路を用い、高速応答性が要求されない外部信号に対してはゲート回路を用いており、半導体装置の動作速度を低下させることなく入力回路全体の消費電流を低減することができる。
【０１００】
［実施の形態６］
図１０は、この発明の実施の形態６に従う入力回路の構成を概略的に示す図である。図１０に示す構成においては、内部クロック信号を発生するために、クロック入力回路４において、（ＬＶ）ＴＴＬインターフェイス用のクロックバッファ回路４６と、１．８Ｖインターフェイス用のクロックバッファ回路４８が設けられる。クロックバッファ回路４６は、基準電圧Ｖｒｅｆ２と外部クロック信号ＥＸＣＬＫを受ける差動増幅器で構成される比較回路４６ａと、クロックイネーブル信号ＥＮＣＫ１とモードセレクト信号ＭＬＶＴを受けるＡＮＤ回路４６ｂと、ＡＮＤ回路４６ｂの出力信号がＨレベルのとき導通し、比較回路４６ａを活性化するＮチャネルＭＯＳトランジスタ４６ｃと、ＡＮＤ回路４６ｂの出力信号がＬレベルのとき導通し、比較回路４６ａの出力ノードを内部電源電圧ＶＤＤＰレベルにプリチャージするＰチャネルＭＯＳトランジスタ４６ｄを含む。
【０１０１】
基準電圧Ｖｒｅｆ２は、ＴＴＬインターフェイスに合せて、たとえば１．４Ｖの電圧レベルに設定される。ここで、ＴＴＬインターフェイスにおいては、入力ハイレベル電圧ＶＩＨが２．０Ｖであり、入力ローレベル電圧ＶＩＬが、０．８Ｖである。
【０１０２】
クロックバッファ回路４８は、外部クロック信号ＥＸＣＬＫと基準電圧Ｖｒｅｆ３を受ける比較回路４８ａと、クロック制御信号ＥＮＣＫ２とモードセレクト信号ＭＬＶＴを受けるゲート回路４８ｂと、ゲート回路４８ｂの出力信号がＨレベルのとき導通し、比較回路４８ａを活性化するＮチャネルＭＯＳトランジスタ４８ｃと、ゲート回路４８ｂの出力信号がＬレベルのときに導通し、比較回路４８ａの出力ノードを内部電源電圧ＶＤＤＰレベルに充電するＰチャネルＭＯＳトランジスタ４８ｅを含む。
【０１０３】
ゲート回路４８ｂは、モードセレクト信号ＭＬＶＴがＬレベルでありかつクロック制御信号ＥＮＣＫ２がＨレベルのときに、Ｈレベルの信号を出力する。基準電圧Ｖｒｅｆ３は、この１．８Ｖインターフェイスに合せて、出力電源電圧ＶＤＤＱの１／２の電圧レベルに設定される。すなわち、基準電圧Ｖｒｅｆ３は、出力電源電圧ＶＤＤＱに依存する電圧レベルを有する。しかしながら、本実施の形態においては、この基準電圧Ｖｒｅｆ３は、出力電源電圧ＶＤＤＱと独立に、一定の電圧レベル（例えば０．９Ｖ）に設定されても良い。ここで、１．８Ｖインターフェイスの場合には、前述のごとく、入力ハイレベル電圧ＶＩＨが、０．８・ＶＤＤＱであり、入力ローレベル電圧ＶＩＬが、０．２・ＶＤＤＱである。
【０１０４】
クロック入力回路４は、さらに、これらのクロックバッファ回路４６および４８の出力信号を受けるＡＮＤ回路５０と、ＡＮＤ回路５０の出力信号に従って内部クロック信号ＣＬＫＩＮを生成する内部クロック発生回路５２を含む。これらのＡＮＤ回路５０および内部クロック発生回路５２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１０５】
モードセレクト信号ＭＬＶＴは、インターフェイスが、１．８Ｖインターフェイスであるか、（ＬＶ）ＴＴＬインターフェイスであるかに応じて、ＨレベルまたはＬレベルに設定される。ＴＴＬ（ＬＶＴＴＬ）モード時においては、モードセレクト信号ＭＬＶＴがＨレベルに固定的に設定され、クロックバッファ回路４６がイネーブルされ、一方、クロックバッファ回路４８は、ゲート回路４８ｂの出力信号がＬレベルであり、ＭＯＳトランジスタ４８ｃがオフ状態となり、その内部クロック発生動作が停止される。
【０１０６】
一方、１．８Ｖインターフェイスの場合には、モードセレクト信号ＭＬＶＴがＬレベルに設定され、クロックバッファ回路４６は、ＡＮＤ回路４６ｂの出力信号がＬレベルであり、ＭＯＳトランジスタ４６ｃがオフ状態となるため、クロック発生動作が停止される。一方、クロックバッファ回路４８は、ゲート回路４８ｂの出力信号がＬレベルとなるため、クロック制御信号ＥＮＣＫ２に従ってＭＯＳトランジスタ４８ｃがオン状態に選択的に設定され、比較回路４８ａが、クロック発生動作を行なう。
【０１０７】
クロックバッファ４６および４８は、それぞれ、非活性状態時においては、その出力ノードは、ＭＯＳトランジスタ４６ｄまたは４８ｅにより、内部電源電圧ＶＤＤＰレベルに設定される。したがって、ＡＮＤ回路５０は、活性化されたクロックバッファ回路４６または４８の出力信号に従ってバッファクロック信号ＢＵＦＣＬＫを生成する。内部クロック発生回路５２は、このバッファクロック信号ＢＵＦＣＬＫに従って所定のパルス幅を有する内部クロック信号ＣＬＫＩＮを生成する。
【０１０８】
この図１０に示すように、ＴＴＬ（ＬＶＴＴＬ）インターフェイス用および１．８Ｖインターフェイス用それぞれにクロックバッファ回路４６および４８を設け、これらを使用されるインターフェイスに応じて選択的に活性化することにより、インターフェイスが１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれであっても、容易に回路構成を変更することなく、内部クロック信号を生成することができる。
【０１０９】
これらのクロックバッファ回路４６および４８の動作を制御するために、クロック制御回路４２および４８が設けられる。クロック制御回路４２および４４は、同一構成を有するため、図１０においては、クロック制御回路４２の構成を示す。
【０１１０】
図１０において、クロック制御回路４２は、パワーダウン指示信号ＰＷＤＷＮを受けるインバータ４２ａと、インバータ４２ａの出力信号と外部クロック信号ＥＸＣＬＫとモードセレクト信号ＭＬＶＴとを受けるＮＡＮＤ回路４２ｂと、フリップフロップを構成するＯＲゲート４２ｃおよび複合ゲート４２ｄと、複合ゲート４２ｄの出力信号をバッファ処理してクロック制御信号ＥＮＣＫ１を生成するインバータ４２ｅを含む。
【０１１１】
ＯＲゲート４２ｃは、ラッチ回路４１からの内部クロックイネーブル信号ＣＫＥと複合ゲート４２ｄの出力信号を受ける。複合ゲート４２ｄは、等価的に、ＮＡＮＤ回路４２ｂの出力信号と外部クロックイネーブル信号ＸＣＫＥを受けるＡＮＤゲートと、このＡＮＤゲートとＮＯＲゲート４２ｃの出力信号を受けるＮＯＲゲートを含む。
【０１１２】
ラッチ回路４１は、バッファ４０から与えられるバッファクロックイネーブル信号を内部クロック信号ＣＬＫＩＮの立上がりで取込みラッチして内部クロックイネーブル信号ＣＫＥを生成する。
【０１１３】
バッファ４０は、図９に示すゲート回路２４、レベル変換回路１８およびインバータバッファ２０およびインバータバッファ３４含む。すなわち、外部クロックイネーブル信号ＥＸＣＫＥを、出力電源電圧を動作電源電圧として受けるゲート回路で受ける。このバッファ４０は、従って、インターフェイスに応じて配置される回路を含み、２系統配置される回路のうち、使用されるインターフェイスに応じてモードセレクト信号ＭＬＶＴに従って１系統のバッファ回路が活性化される。
【０１１４】
ラッチ回路４１からの内部クロックイネーブル信号ＣＫＥが、クロックバッファ４２および４４へ共通に与えられる。これにより、そのインターフェイスが１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれであっても、外部クロックイネーブル信号ＸＣＫＥから内部クロックイネーブル信号ＣＫＥを正確に生成することができる。また、ラッチ回路４１を、１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスに共通に配置することにより、回路占有面積を低減する。
【０１１５】
クロック制御回路４４へは、モードセレクト信号ＭＬＶＴの反転信号ＺＭＬＶＴが与えられる。これらのクロック制御回路４２および４４においては、このＮＡＮＤ回路４２ｂの仕様は、そのインターフェイスに合わせて最適化される。すなわち、クロック制御回路４２においては、ＮＡＮＤ回路４２ｂの外部クロック信号ＥＸＣＬＫに対するハイレベル／ローレベルの基準は、１．４Ｖとなるように設定され、一方、クロック制御回路４４においては、この外部クロック信号ＥＸＣＬＫに対するハイレベル／ローレベルの中間値が、０．９Ｖとなるように設定される。これはトランジスタのサイズ調整（レシオ調整）により実現される。
【０１１６】
したがって、クロック制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成するクロック制御回路４２および４４を、それぞれ用いられるインターフェイスに合わせて別々に配置することにより、それぞれのインターフェイスに応じて、回路構成要素を最適化することができる。また、使用されるインターフェイスに応じてこれらのクロック制御回路４２および４４の一方を選択的に活性化することにより、１．８ＶインターフェイスおよびＴＴＬ（ＬＶＴＴＬ）インターフェイスのいずれに対しても適応することができる。
【０１１７】
図１１は、図１０に示すクロック制御回路４２および４４の動作を示す信号波形図である。以下、図１１を参照してクロック制御回路４２および４４の動作について説明する。
【０１１８】
バッファ４０においては、２系統のバッファ回路が設けられている。すなわち、ＴＴＬインターフェイス用と１．８Ｖインターフェイス用の２つの入力バッファ回路が設けられており、モードセレクト信号ＭＶＴに従って１つが活性化される。この入力バッファ回路においては、出力電源電圧ＶＤＤＱをそれぞれ、インターフェイスに対して、入力初段ゲート回路が最適化されており、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１１９】
ラッチ回路４１は、内部クロック信号ＣＬＫＩＮの立上がりに応答してバッファ４０の出力信号を取込み、内部クロックイネーブル信号ＣＫＥを生成する。今、パワーダウン指示信号ＰＷＤＷＮは、Ｌレベルに設定されている状態を考える。この状態においては、インバータ４２ａの出力信号はＨレベルである。モードセレクト信号ＭＬＶＴがＨレベルのときには、クロック制御回路４２において、ＮＡＮＤ回路４２ｂがイネーブルされ、外部クロック信号ＥＸＣＬＫを反転して出力する。
【０１２０】
今、クロック制御信号ＥＮＣＫＥが、外部クロックイネーブル信号ＸＣＫＥに従ってＬレベルに設定され、内部クロック発生動作は停止されている状態を考える。この状態においては、外部クロックイネーブル信号ＸＣＫＥがＨレベルに立上がり、外部クロック信号ＥＸＣＬＫがＬレベルであれば、複合ゲート４２ｄの出力信号がＬレベルとなり、クロック制御信号ＥＮＣＫ１がＨレベルに立上がる。
【０１２１】
このクロック制御信号ＥＮＣＫ１がＨレベルに立上がると、クロックバッファ回路４６において、ＭＯＳトランジスタ４６ｃがオン状態となり、一方、ＭＯＳトランジスタ４６ｄがオフ状態となり、比較回路４６ａが活性化され、外部クロック信号ＸＣＬＫが立上がりに応答して、内部クロック信号を生成し、応じて、ＡＮＤ回路５０からのバッファクロック信号ＢＵＦＣＬＫが変化する。ここで、クロックバッファ回路４８の出力信号は、モードセレクト信号がＨレベルの時にはＨレベルに保持されており、ＡＮＤ回路５０がバッファ回路として動作する。
【０１２２】
このバッファクロック信号ＢＵＦＣＬＫの立上がりに応答して内部クロック発生回路５２が内部クロック信号ＣＬＫＩＮを生成する。この内部クロック信号ＣＬＫＩＮがＨレベルに立上がると、ラッチ回路４１がラッチ動作を行ない、バッファ４０からの外部クロックイネーブル信号ＸＣＫＥを取込み、内部クロックイネーブル信号ＣＫＥをＨレベルに設定する。この内部クロック信号ＣＫＥがＨレベルに立上げられると、クロックバッファ回路４２のＯＲゲート４２ｃの出力信号はＨレベルとなり、複合ゲート４２ｄの出力信号はＬレベルに保持され、クロック制御信号ＥＮＣＫ１がＨレベルを維持する。
【０１２３】
次のクロックサイクルにおいて、外部クロックイネーブル信号ＸＣＫＥがＬレベルに立下げられても、ＯＲゲート４２ｃの出力信号はＨレベルであり、クロック制御信号ＥＮＣＫ１はＨレベルを維持する。クロック制御信号ＥＮＣＫ１がＨレベルであり、内部クロック信号ＣＬＫＩＮが生成されて内部クロックイネーブル信号ＣＫＥがＬレベルとなると、ＮＯＲゲート４２ｃの出力信号がＬレベルとなり、複合ゲート４２ｄの出力信号がＨレベルとなり、クロック制御信号ＥＮＣＫ１がＬレベルとなる。
【０１２４】
このクロック制御信号ＥＮＣＫ１がＬレベルとなると、クロックバッファ回路４６の内部クロック発生動作が停止される。内部クロック発生回路５２は、このＡＮＤゲート５０からのバッファクロック信号ＢＵＦＣＬＫの立上がりに応答して所定のパルス幅を有する内部クロック信号を生成しており、したがって、このクロックイネーブル信号ＣＫＥがＬレベルに立下がってから、次のクロックサイクルにおける内部クロック信号ＣＬＫＩＮの生成を停止させる。
【０１２５】
この外部クロック信号ＥＸＣＬＫが立上がる以前の外部クロックイネーブル信号ＸＣＫＥをＨレベルとして、クロック制御信号ＥＮＣＫ１を活性化し、クロックバッファ回路４６を活性化することにより、外部クロックイネーブル信号ＸＣＫＥがＬレベルのときにクロックバッファ回路の動作を停止させて消費電流を低減することができる。また、外部クロックイネーブル信号ＸＣＫＥに従って内部クロック信号を、そのクロックサイクルから確実に発生することができる。
【０１２６】
なお、図１０に示すクロックバッファ回路４６および４８において、モードセレクト信号ＭＬＶＴは、特定のボンディングパッドを所定の電圧レベルに設定することにより固定的に生成される。しかしながら、ＡＮＤゲート４６ｂおよびゲート回路４８ｂに代えて、メタルスイッチを用い、マスク配線で、ＭＯＳトランジスタ４６ｃおよび４８ｃのゲートを接地電圧および対応のクロック制御信号のいずれかを受ける状態に固定的に設定してもよい。
【０１２７】
クロック制御回路４４およびクロックバッファ回路４８は、モードセレクト信号ＭＬＶＴがＬレベルに設定されたときに動作可能状態に設定され、上述のクロック制御回路４２およびクロックバッファ回路４６と同様の動作を行う。
【０１２８】
なお、各クロック制御回路４２および４４とクロックバッファ回路４６および４８に対して外部クロック信号ＥＸＣＬＫを伝達するクロック伝達線は、たとえば第１層アルミニウム配線で形成し、使用されるクロック制御回路およびクロックバッファ回路に対してのみ、外部クロック信号ＥＸＣＬＫを伝達する。これにより、外部クロック信号ＥＸＣＬＫを伝達するクロック信号線の負荷を軽減し、高速で外部クロック信号ＥＸＣＬＫを伝達する。
【０１２９】
パワーダウン指示信号ＰＷＤＷＮがＨレベルのときには、インバータ４２ａの出力信号がＬレベルとなり、ＮＡＮＤ回路４２ｂの出力信号がＨレベルに固定される。このとき、外部クロックイネーブル信号ＸＣＫＥをＬレベルに固定することにより、クロック制御信号ＥＮＣＫ１をＬレベルに設定して、対応のクロックバッファ回路の動作を停止させることができる。これにより、パワーダウンモード時の消費電流を低減することができる。
【０１３０】
なお、１．８Ｖインターフェイス用のクロック制御回路４４においては、先の実施の形態９において示したように、出力電源電圧ＶＤＤＱを動作電源電圧として受けるゲートを初段回路に用いることができる。
【０１３１】
図１２は、この１．８Ｖインターフェイス用のクロック制御回路４４の構成を概略的に示す図である。図１２において、クロック制御回路４４は、出力電源電圧ＶＤＤＱを受ける出力電源回路部４４Ｑと、内部電源電圧ＶＤＤＰを動作電源電圧として受ける周辺電源回路部４４Ｐを含む。
【０１３２】
出力電源部４４Ｑは、パワーダウン指示信号ＰＷＤＷＮを受けるインバータ４４ａと、インバータ４４ａの出力信号と外部クロック信号ＥＸＣＬＫとモードセレクト信号ＭＬＶＴを受けるＮＡＮＤゲート４４ｂと、ＮＡＮＤゲート４４ｂの出力信号と外部クロックイネーブル信号ＸＣＫＥを受けるＡＮＤゲート４４ｃを含む。これらのインバータ４４ａ、ＮＡＮＤゲート４４ｂおよびＡＮＤゲート４４ｃは、出力電源電圧ＶＤＤＱを、動作電源電圧として受ける。
【０１３３】
周辺電源部４４Ｐは、ＡＮＤ回路４４ｃの出力信号を、内部電源電圧ＶＤＤＰの振幅の信号に変換するレベル変換回路４４ｄと、フリップフロップを構成するＯＲゲート４４ｅおよびＮＯＲゲート４４ｆと、ＮＯＲゲート４４ｆの出力信号を反転してクロック制御信号ＥＮＣＫ２を生成するインバータ４４ｇを含む。これらのレベル変換回路４４ｄ、ＯＲ回路４４ｅ、ＮＯＲゲート４４ｆおよびインバータ４４ｇは、内部電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１３４】
ここで、レベル変換回路４４ｄが用いられているのは、１．８Ｖインターフェイスにおいては、周辺電源電圧ＶＤＤＰとしては、出力電源電圧ＶＤＤＱよりも電圧レベルの高い外部電源電圧ＥＸＶＤＤが用いられるためである。
【０１３５】
この１．８Ｖインターフェイス系のクロック制御回路４４においては、外部の信号を受けるゲート回路に、動作電源電圧として、出力電源電圧ＶＤＤＱを与えることにより、この出力電源電圧ＶＤＤＱの変動時においても、正確に内部信号を生成することができる。
【０１３６】
図１３は、クロック入力回路の配置を概略的に示す図である。図１３において、パッド５０ａ−５０ｄおよびクロック入力パッド５１が配置される。パッド５０ａおよび５０ｂの間のピッチ、パッド５０ｂおよび５０ｃの間のピッチおよびパッド５０ｃおよび５０ｄの間のピッチは、所定のピッチＰＴＡに設定される。クロック信号を入力するパッド５１と隣接するパッド５０ｃの間のピッチは、ピッチＰＴＡよりも大きく、ＰＴＢに設定される。
【０１３７】
このクロック入力パッド５１と、他の信号／データを入力するパッド５０ｃの間に、クロック制御回路およびクロックバッファ回路の初段回路を含む２系統の初段回路５５を配置する。ここで、２系統は、１．８Ｖインターフェイス系の回路およびＴＴＬ（ＬＶＴＴＬ）インターフェイス系の回路である。この２系統初段回路５５に隣接して、これらのクロック制御回路４２および４４とクロック入力バッファ４６および４８の主回路（次段以降の回路）が配置される。この２系統主回路から、内部クロック信号ＣＬＫＩＮが生成される。
【０１３８】
この２系統初段回路５５は、その外部クロック信号ＥＸＣＬＫを受ける回路、すなわち、図１０におけるＮＡＮＤゲート４２ｂ、４４ｂ（図示せず）、および比較回路４６ａおよび４８ａを含む。２系統主回路５５は、これらのクロック制御回路４２および４４とクロック入力バッファ４６および４８の残りの回路部分を示す。
【０１３９】
このクロック入力パッド５１のピッチを、他のパッドに比べて広くすることにより、２系統初段回路５５をクロック入力パッド５１に近接して配置することができる。これにより、外部クロック信号ＥＸＣＬＫを伝達する信号経路を短くすることができ、高速で、複数のゲート回路に対しクロック信号ＥＸＣＬＫを伝達することができる。
【０１４０】
なお、図１３においては、２系統初段回路５５は、クロック入力パッド５１と５０ｃの間の領域に配置されている。しかしながら、この２系統初段回路５５は、クロック入力パッド５１近傍に配置されていればよく、この外部クロックイネーブル信号ＣＫＥを受けるクロックイネーブル入力パッド５０ｂおよびクロック入力パッド５１に近接してかつ対向して配置されてもよい。
【０１４１】
すなわち、クロックイネーブル信号ＣＫＥを受けるクロック制御回路をクロックイネーブル信号入力パッド５０ｂに近接して配置し、また外部クロック信号ＣＬＫとクロック制御信号に従って内部クロック信号を生成するクロック入力バッファを、クロック入力パッド５１の近傍に配置する。この場合、クロック入力パッド５１に対して対称的にクロック入力バッファおよびクロック制御回路を配置することにより、この外部クロック信号ＥＸＣＬＫのクロック入力バッファおよびクロック制御回路に対する伝搬時間を同じとすることができ、高速で、クロック信号を初段ゲートに伝達することができる。
【０１４２】
具体的に、図１４に示すように、クロック入力パッド５１およびクロックイネーブル入力パッド５０ｂ間の距離をＬ０とし、またクロック入力パッド５１と他の信号を受ける入力パッド５０ｃの間の距離もＬ０とする。通常のパッドの距離はＬ１である。クロック入力パッド５０ｂおよびクロック入力パッド５１に隣接して、１．８ＶインターフェイスおよびＴＴＬインターフェイス用の２系統の制御初段５５ａを配置する。この制御初段５５ａは、クロック制御回路の外部信号を受けるゲートである。この２系統制御初段５５ａに隣接して、これらの１．８ＶインターフェイスおよびＴＴＬインターフェイスの各制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成する２系統制御主回路５６ａを配置する。
【０１４３】
一方、クロック入力パッド５１と他のパッド５０ｃの間の領域に、２系統入力バッファ初段５５ｂを配置する。この２系統入力バッファ初段５５ｂにおいては、基準電圧と外部クロック信号ＥＸＣＬＫとを受ける比較器が配置される。この２系統入力バッファ初段５５ｂに隣接して、内部クロック信号ＣＬＫＩＮを、クロック制御信号ＥＮＣＫ１およびＥＮＣＫ２に従って生成する２系統入力バッファ主回路５６ｂを配置する。
【０１４４】
この図１４に示す配置の場合、２系統制御初段５５ａおよび２系統入力バッファ初段５５ｂとクロック入力パッド５１の距離をほぼ等しくすることができ、これらの回路に対するクロック信号の伝搬遅延を同じとすることができ、正確なタイミングで内部クロック信号ＣＬＫＩＮおよびクロック制御信号ＥＮＣＫ１およびＥＮＣＫ２を生成することができる。
【０１４５】
以上のように、この発明の実施の形態６に従えば、１．８ＶインターフェイスおよびＴＴＬインターフェイスそれぞれに対してクロック信号を発生するための回路構成を別々に配置しており、インターフェイスが異なる場合においても、回路配置を変更することなく容易に正確な波形を有する内部クロック信号を生成することができる。
【０１４６】
［実施の形態７］
図１５（Ａ）は、この発明の実施の形態７に従う電源配置を概略的に示す図である。図１５（Ａ）において、バッファ回路６０ａ−６０ｎが配置される。これらのバッファ回路６０ａ−６０ｎは、図１に示す出力電源電圧ＶＤＤＱを動作電源電圧として受ける回路４−７を含むが、図１５（Ａ）においては、図１に示すデータ入力バッファ回路６およびデータ出力回路７の構成を代表的に示す。
【０１４７】
バッファ回路６０ａ−６０ｎの各々は、入力バッファ回路および出力バッファ回路を含む。入力バッファ回路は、左記の実施の形態１から６において説明した回路構成を有する。
【０１４８】
これらのバッファ回路６０ａ−６０ｎは、それぞれ、データ端子（パッド）６１ａ−６１ｎに結合され、外部とデータの授受を行う。
【０１４９】
これらのバッファ回路６０ａ−６０ｎは、共通に出力電源線６２の電源電圧ＶＤＤＱおよび出力接地線６３の接地電圧ＶＳＳＱを、一方および他方動作電源電圧として受ける。出力電源線６２は、パッド６４ａおよび６４ｂに結合され、外部からの出力電源電圧ＶＤＤＱを伝達する。出力接地線６３は、パッド６５ａおよび６５ｂを介して外部から与えられる出力接地電圧ＶＳＳＱを伝達する。
【０１５０】
出力電源線６２と出力接地線６３の間に、電圧安定化のためのデカップル容量６６ａおよび６６ｂが接続される。
【０１５１】
出力電源電圧ＶＤＤＱの１／２の電圧レベルの基準電圧Ｖｒｅｆを生成する基準電圧発生回路７０は、これらの出力電源線６２および出力接地線６３と別に配置された電源線７２および接地線７４から動作電源電圧を受ける。電源線７２は、パッド７１に結合されて、外部からの出力電源電圧ＶＤＤＱを伝達し、接地線７４は、パッド７３に結合されて外部からの接地電圧ＶＳＳを伝達する。
【０１５２】
電源線７２と接地線７４の間にデカップル容量７５が接続される。接地線７４は、内部回路において共通に接地電圧ＶＳＳを伝達する。
【０１５３】
電源線７２と出力電源線６２とは別々のパッド６４ａ、６４ｂおよび７１から外部出力電源電圧ＶＤＤＱを受ける。出力接地線６３と接地線７４とは、それぞれ、別々のパッド６４ａ、６４ｂおよび７３から接地電圧ＶＳＳＱおよびＶＳＳを受ける。従って、出力電源線６２と電源線７２とは、交流的に分離されており、また、出力接地線６３と接地線７４とは交流的に分離されている。特に、接地線７４と出力接地線６３は、互いに異なるピン端子を介して接地電圧を受けており、互いに電気的に分離される。
【０１５４】
図１５（Ｂ）は、図１５（Ａ）に示すバッファ回路６０ａ―６０ｎの動作時における出力電源電圧線および出力接地線の電圧レベルの変化を示す図である。図１５（Ｂ）において、曲線Ａは、出力電源線６２の電圧変化を示し、曲線Ｃは、出力接地線６３の電圧変化を示す。曲線Ｂは、出力端子（パッド）の電圧変化を示す。以下、図１５（Ｂ）を参照して図１５（Ａ）に示すバッファ回路のデータ出力動作時における出力電源電圧線６２および出力接地線６３の電圧変化について説明する。
【０１５５】
いま、データ出力動作が行われ，バッファ回路６０ａ−６０ｎが同時に動作した状態を考える。この状態においては、データ端子６１ａ−６１ｎが出力データに応じて駆動されるため、出力電源線６２の出力電源電圧ＶＤＤＱが消費される。
【０１５６】
出力デ−タが、Ｈデータであり、対応のデータ端子の電圧レベルが立ち上がるときには、出力電源線６２から対応のデータ出力端子へ電流が流れ、出力電源線６２の出力電源電圧ＶＤＤＱが消費され、出力電源線６２の出力電源電圧ＶＤＤＱが低下する。この出力電源線６２の電圧の電圧レベルの低下が、デカップル容量６６ａおよび６６ｂにより出力接地線６３に伝達され、出力接地線６３の電圧レベルが低下する。
【０１５７】
一方、出力データがＬデータであり、対応のデータ出力端子がＬレベルに駆動される場合には、出力接地線６３に出力ノードから電流が流入し、出力接地線６３の電圧レベルが上昇する。この出力接地線６３の電圧レベルの上昇が、デカップル容量６６ａおよび６６ｂを介して出力電源線６２に伝達され、出力電源線６２の電圧レベルが上昇する。
【０１５８】
データ出力動作時においては、バッファ回路６０ａ−６０ｎが同時に動作するため、出力データのパターンに応じて、大きく出力電源線６２および出力接地線６３の電圧レベルが大きく変化する。
【０１５９】
この様なデータ出力時の電源ノイズは、多ビットデータが高速で出力されるため、大きくかつ急峻であり、かつ種々の周波数成分を有しており、デカップル容量またはローパスフィルタを用いても除去することはできない。
【０１６０】
このデータ出力時において、例えば、データ出力とデータ書き込みとを交互に実行する場合がある。このような場合、大きく変化した出力電源電圧ＶＤＤＱおよび出力接地電圧ＶＳＳＱを用いて基準電圧Ｖｒｅｆ１を生成した場合、外部からの出力電源電圧のレベルが一定であっても、基準電圧の電圧レベルが、内部でのデータ出力動作に応じて変化し、正確に入力信号の論理レベルの判定を行うことができなくなる。入力信号を生成する回路においては、この半導体記憶装置における出力電源電圧の変動は伝達されていないため、入力信号の電圧レベルは、半導体記憶装置の出力動作と独立に一定の電圧レベルである。これは、半導体記憶装置の電源端子には、大きな寄生容量が付随しており、この寄生容量により、半導体記憶装置における電源ノイズは、入力信号を生成する外部装置には伝達されないためである。
【０１６１】
しかしながら、図１５（Ａ）に示すように、基準電圧発生回路７０の電源線７２を出力電源線６２と交流的に分離することにより、バッファ回路６０ａ−６０ｎが動作して出力電源線６２の出力電源電圧ＶＤＤＱが変動しても、基準電圧発生回路７０の電源電圧ＶＤＤＱは、この出力電源線６２の電圧変動の影響を受けることなく、一定の電圧レベルを保持することができる。また、出力接地線６３と接地線７４は、分離されており、出力接地線６３の電圧変動は、接地線７４には伝達されない。したがって、図１５（Ｂ）において示すように、基準電圧発生回路７０は、安定に一定電圧レベルの基準電圧Ｖｒｅｆを生成することができる。
【０１６２】
また、電源線７２と接地線７４との間にはデカップル容量７５が接続されており、電源線７２の電圧変動が吸収され、安定に電源線７２の電源電圧ＶＤＤＱを一定の電圧レベルに保持することができる。また、たとえ、デカップル容量７５により電源線７２と接地線７４の間で容量結合により電圧レベルが変動しても、電源線７２の電源電圧ＶＤＤＱと接地線７４の接地電圧ＶＳＳＱの差は、一定であるため、基準電圧Ｖｒｅｆが、（ＶＤＤＱ−ＶＳＳＱ）／２で与えられるため、これらの電圧変動の影響を受けることなく一定の電圧レベルの基準電圧Ｖｒｅｆを生成することができ、内部動作により出力電源電圧および／出力接地電圧が変動しても、その変動の影響を受けることなく安定に一定レベルの基準電圧Ｖｒｅｆを生成することができ、正確に入力信号の論理レベルを判定することができる。
【０１６３】
図１６は、図１５（Ａ）に示す基準電圧発生回路７０の構成を概略的に示す図である。図１６において、基準電圧発生回路７０は、電源パッド７１に電源線７２を介して結合されるローパスフィルタ７０ａと、ローパスフィルタ７０ａを介して電源線７２に結合される内部電源線７７と、内部電源線７７上の電源電圧ＶＤＤＱと接地電圧ＶＳＳとにしたがって、基準電圧Ｖｒｅｆを生成する基準電圧発生部７０ｂを備える。
【０１６４】
ローパスフィルタ７０ａは、電源線７２のノイズ成分を除去して、安定な電源電圧を内部電源線７７に伝達する。したがって、内部電源線７７の電源電圧は、外部からの電源電圧ＶＤＤＱが変動しても、その変動成分を除去して安定な一定の電源電圧を内部電源線７７に伝達する。特に、電源線７２が、出力電源線６２と交流的に分離されており、出力電源線６２の出力電源電圧ＶＤＤＱが変動しても、ローパスフィルタ７０ａは、単に外部からの電源電圧のノイズ成分を除去するだけであり、出力電源線６２の大きなノイズ成分を除去することは要求されないため、電源線７２の電源電圧ＶＤＤＱをノイズのない安定な電圧レベルに維持することができる。また、出力接地線６３と接地線７４とは分離されているため、出力接地線６３のノイズ成分が接地線７４に伝達されることはなく、正確に（ＶＤＤＱ−ＶＳＳ）／２の電圧レベルの基準電圧を正確にかつ安定に生成することができる。
【０１６５】
図１７は、電源電圧ＶＤＤＱを供給する部分の構成を概略的に示す図である。図１７において、出力電源パッド６４が、ボンディングワイア８１を介して出力電源端子８０に接続される。電源パッド７１が、ボンディングワイア８２を介して出力電源端子８０に接続される。
【０１６６】
出力電源パッド６４が、出力電源線６２を介してバッファ回路６０に接続される。ここで、バッファ回路６０は、図１５（Ａ）に示すバッファ回路６０ａ−６０ｎを代表的に示し、また、パッド６４は、図１５（Ａ）に示すパッド６４ａおよび６４ｂを代表的に示す。
【０１６７】
電源パッド７１が、電源線７２を介して基準電圧発生回路７０に結合される。これらの電源パッド６４および７１が同一の電源端子８０に接続されていても、ボンディングワイア８１および８２の寄生容量は大きく、また、パッド８１および７１の寄生容量も大きく、電源線８１および８２は、交流的に分離されており、出力電源線６２において、大きなノイズ成分が発生しても、これらの寄生容量により、出力電源線６２のノイズは吸収され、電源線７２に出力電源線６２のノイズが伝達されるのを確実に防止することができる。
【０１６８】
また、接地パッド６５が出力接地端子８６にボンディングワイア８７を介して接続され、接地パッド７３が、接地端子８５にボンディングワイア８８を介して接続される。出力接地パッド６５は、図１５（Ａ）の出力接地パッド６５ａおよび６５ｂを代表的に示す。
【０１６９】
出力接地端子８６と接地端子８５は別々の端子であり、出力接地端子８６は、出力回路専用の接地電圧ＶＳＳＱを供給し、接地端子８５は内部回路に共通に接地電圧ＶＳＳを供給する。接地線７４と出力接地線６３とは、互いに異なる外部接地端子に結合されており、これらは、互いに分離されている。したがって、出力接地線６３にノイズが生じても、このノイズが接地線７４に伝達されることはない。
【０１７０】
したがって、出力バッファ回路が動作し、出力電源線６２および／または出力接地線６３にノイズが生じても、基準電圧発生回路７０は、安定に出力電源電圧ＶＤＤＱの１／２の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。
【０１７１】
以上のように、この発明の実施の形態７に従えば、出力回路に動作電源電圧を供給する出力電源線および出力接地線と交流的に分離された電源線および接地線の電圧を利用して基準電圧を生成しており、正確に電源電圧の１／２の電圧レベルの基準電圧を生成することができ、入力信号の論理レベルを正確に内部回路の動作による電源ノイズの影響を受けることなく、判定することができる。
【０１７２】
なお、上述の実施の形態１から７においては、１．８ＶインターフェイスとＴＴＬインターフェイスを説明している。しかしながら、この外部信号の振幅は、出力電源電圧レベルに依存するインターフェイスであれば、本発明は適用可能である。
【０１７３】
したがって、この１．８Ｖインターフェイスに限定されない。また、１．８Ｖインターフェイスと異なるインターフェイスとしてＴＴＬインターフェイスが用いられているが、他のインターフェイスであってもよい。
【０１７４】
【発明の効果】
以上のように、この発明に従えば、外部信号の振幅を決定する出力電源電圧が変動しても、その出力電源電圧と外部信号の電圧レベルに応じて内部信号を生成しており、正確に、内部信号を生成することができる。
【０１７５】
すなわち、出力回路が動作電源電圧を受ける第２のパッドと異なる第１のパッドを介して与えられる第１の電源電圧から第１の電源電圧に依存する基準電圧を生成し、この基準電圧と入力信号とに従って入力信号の論理レベルを判定して内部信号を生成しており、この第１の電源電圧変動時においても正確に入力信号の論理レベルを判定して内部信号を生成することができ、動作マージンの広い入力回路を実現することができる。
【０１７６】
また、この第１の電源電圧にその電圧レベルが依存する基準電圧と入力信号とを差動増幅し、その増幅結果に従って内部信号を生成することにより、第１の電源電圧変動時においても比較基準となる基準電圧のレベルも応じて変動し、正確に、入力信号の変動に対して論理レベルの判定を行なって内部信号を生成することができる。また、比較基準電圧が、入力信号の振幅の変動に応じて変動するため、ハイレベル入力電圧およびローレベル入力電圧それぞれに対するマージンを同じとすることができ、安定に比較動作を行なうことができる。さらに差動増幅動作を行っており、高速で内部信号を生成することができる。
【０１７７】
また、差動増幅回路へ与えられる入力信号としてクロック信号を与えることにより、早いタイミングで、内部クロック信号を生成することができる。
【０１７８】
また、この基準電圧として、第１の電源電圧１／２の電圧レベルを利用することにより、正確に、第１の電源電圧の振幅の１／２の基準電圧を第１の電源電圧変動時においても生成することができ、正確に、入力信号のハイレベル／ローレベルを判定することができる。
【０１７９】
また、入力回路の構成として、第１の電源電圧を動作電源電圧として受けるゲート回路で入力信号を受け、そのゲート回路の出力信号を第２の電源電圧レベルの振幅に変換することにより、ゲート回路の入力論理しきい値が、第１の電源電圧レベルに応じて変化するため、入力信号の振幅変動時においても正確に出力信号の論理レベルの判定を行なって内部信号を生成することができる。
【０１８０】
また、このゲート回路へ電源投入検出信号を与えることにより、第１の電源電圧未投入時においてもゲート回路の出力信号を固定することができ、次段回路の誤動作および次段回路におけるリーク電流の発生や、第１の電源電圧投入時のリーク電流の発生を防止することができる。
【０１８１】
また、このゲート回路へは、クロック信号以外の信号を与えることにより、動作速度を損なうことなく安定に内部信号を生成することができる。
【０１８２】
また、レベル変換回路においてその出力ノードにラッチ回路を設けることにより、レベル変換回路の出力ノードの電圧レベルが中間電圧レベルに浮き上がるのを防止でき、次段バッファ回路において貫通電流が生じるのを抑制することができる。
【０１８３】
また、レベル変換回路出力ノードとゲート回路の出力ノードの間にそれらの電源電圧に対応する電圧をゲートに受ける転送ゲートを配置することにより、このレベル変換回路の出力ノードが、電源投入時に不安定になるのを防止することができる。
【０１８４】
また、異なるインターフェイスそれぞれに対応して内部クロック信号発生回路およびクロック制御回路を配置することにより、インターフェイスが異なる場合においても、確実に、内部クロック信号を発生しかつ内部クロック信号を発生動作停止時クロック入力バッファの初段回路の動作を停止させることができる。
【０１８５】
また、動作モードに応じてこれらのクロック制御信号を選択的に活性化するための制御回路を無効化することにより、使用されるインターフェイスに応じたクロック入力バッファ回路のみを動作させることができ、消費電流を低減することができる。
【０１８６】
また、これらのクロック制御回路に同一電源ノードの電圧を動作電源電圧として与えることにより、単にインターフェイスにおいて電源電圧レベルが変わる場合においても、別々に電源ノードを配置する必要がない。
【０１８７】
また、この外部電源電圧の電圧レベルに従ってクロック信号の振幅が決定されるため、個々に電源電圧レベルに応じて入力初段ゲートを最適化することができ、いずれのインターフェイスにおいても最適動作性能を有するクロック出力部を実現することができる。
【０１８８】
また、このクロック信号を入力するパッドのピッチを他のパッドと異ならせ、この近傍に、クロック入力回路初段を少なくとも配置することにより、外部クロック信号の伝達線の距離を短くすることができ、高速でクロック信号を伝達することができる。
【０１８９】
また、クロック信号を伝達する信号線を、選択的に使用される回路に対してのみ接続することにより、クロック信号伝達線の負荷を最小限にすることができ、高速でクロック信号を伝達することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う入力回路の構成を示す図である。
【図３】 この発明の実施の形態１における基準電圧を発生する回路の構成の一例を示す図である。
【図４】 この発明の実施の形態２に従う入力回路の構成を示す図である。
【図５】 この発明の実施の形態３に従う入力回路の構成を概略的に示す図である。
【図６】 図５に示す電源投入検出回路の動作を示す信号波形図である。
【図７】 この発明の実施の形態４に従う入力回路の構成を示す図である。
【図８】 図７に示す入力回路の動作を示す信号波形図である。
【図９】 この発明の実施の形態５に従う入力回路の構成を概略的に示す図である。
【図１０】 この発明の実施の形態６に従う入力回路の構成を示す図である。
【図１１】 図１０に示すクロック制御回路の動作を示す信号波形図である。
【図１２】 この発明の実施の形態６の変更例の構成を概略的に示す図である。
【図１３】 この発明の実施の形態６におけるクロック入力回路の配置を概略的に示す図である。
【図１４】 この発明の実施の形態６に従うクロック入力回路の配置の変更例を示す図である。
【図１５】 （Ａ）は、この発明の実施の形態７に従う電源配置を概略的に示す図であり、（Ｂ）は、図１５（Ａ）に示す電源配置におけるデータ出力時の電圧変化を示す図である。
【図１６】 図１５（Ａ）に示す基準電圧発生回路の構成を概略的に示す図である。
【図１７】 パッドとピン端子との接続を概略的に示す図である。
【図１８】 従来の入力回路の構成を概略的に示す図である。
【図１９】 図１６に示す入力回路の動作を示す信号波形図である。
【図２０】 図１６に示す入力回路の入力信号と基準電圧との関係を示す図である。
【図２１】 （Ａ）は、外部電源電圧上昇時の基準電圧と入力信号の論理レベルとの関係を概略的に示す図であり、（Ｂ）は、出力電源電圧低下時における基準電圧と入力信号の論理レベルの関係を示す図である。
【図２２】 （Ａ）は、出力電源電圧上昇時の内部信号波形を概略的に示し、（Ｂ）は、出力電源電圧低下時の内部信号波形を概略的に示す図である。
【符号の説明】
１ 半導体装置、２ 内部電源回路、３ メモリ回路、４ クロック入力回路、５ 信号入力バッファ回路、６ データ入力バッファ回路、１０ 比較回路、１２ インバータバッファ、１４ 基準電圧発生回路、１６ インバータバッファ、１８ レベル変換回路、２０ インバータバッファ、２２ 電源投入検出回路、２４ ゲート回路、１８ｆ 転送ゲート、２６ インバータバッファ、３０内部クロック発生回路、３６ ラッチ回路、４０ バッファ、４１ ラッチ回路、４２，４４ クロック制御回路、４６，４８ クロックバッファ回路、５０ＡＮＤ回路、５２ 内部クロック発生回路、４４Ｑ 出力電源部、４４ｂ 内部電源部、４４ｄ レベル変換回路、５５ ２系統初段回路、５５ａ ２系統制御初段、５５ｂ ２系統入力バッファ初段、５６ ２系統主回路、５６ａ ２系統制御主回路、５６ｂ ２系統入力バッファ主回路、６０ａ−６０ｎ バッファ回路、６２ 出力電源線、６３出力接地線、６４，６４ａ，６４ｂ 出力電源パッド、６５，６５ａ，６５ｂ 出力接地パッド、７０ 基準電圧発生回路、７２
電源線、７３ 接地パッド、７４ 接地線、８０，８５，８６ ピン端子。
Claims (15)
- 第１の電源パッドから与えられる第１の電源電圧から前記第１の電源電圧に依存する基準電圧を生成する基準電圧発生回路と、
第１の入力信号を受け、前記基準電圧と前記第１の入力信号の電圧レベルの関係に従って前記第１の入力信号の論理レベルを判定し、該判定結果に従って前記第１の電源電圧と異なる第２の電源電圧レベルの第１の内部信号を生成する第１の入力回路とを備え、前記第 1 の入力信号は、その論理レベルを決定する電圧レベルが前記第 1 の電源電圧に依存して決定され、さらに、
前記第１の電源パッドと別に配置された第２の電源パッドから前記第１の電源電圧を動作電源電圧として受け、与えられた信号をバッファ処理して外部へ出力する出力回路を備える、半導体装置。 - 前記第１の入力回路は、
前記第２の電源電圧を動作電源電圧として受けて動作し、前記第１の入力信号と前記基準電圧とを差動増幅し、該差動増幅結果に従って前記第１の内部信号を生成する差動増幅回路を備える、請求項１記載の半導体装置。 - 前記第１の入力信号は、前記半導体装置の信号の取込および出力タイミングを規定するクロック信号である、請求項２記載の半導体装置。
- 前記基準電圧発生回路は、前記第１の電源電圧の１／２の電圧レベルの電圧を前記基準電圧として生成する、請求項１記載の半導体装置。
- 第１の電源電圧を動作電源電圧として受けて動作し、入力信号をバッファ処理して前記第１の電源電圧レベルの振幅の信号を生成するゲート回路を備え、前記入力信号は、その論理レベルを決定する電圧レベルが前記第１の電源電圧に依存して決定され、さらに
前記第 1 の電源電圧とは異なる第２の電源電圧を動作電源電圧として受けて動作し、前記ゲート回路の出力信号を前記第２の電源電圧レベルの振幅の信号に変換して内部信号を生成するレベル変換回路を備える、半導体装置。 - 前記第１の電源電圧の投入を検出する電源投入検出回路をさらに備え、
前記ゲート回路は、前記電源投入検出回路の出力信号と前記入力信号とを受ける、請求項５記載の半導体装置。 - 前記半導体装置は、クロック信号に従って信号の取込および出力を行なう同期型半導体装置であり、
前記入力信号は、前記クロック信号以外の信号である、請求項５または６記載の半導体装置。 - 前記レベル変換回路は、
前記第２の電源電圧を動作電源電圧として受け、前記ゲート回路の出力信号に従って前記第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、
前記第２の電源電圧を動作電源電圧として受け、前記第１の出力ノードの信号をラッチし、かつ前記内部信号を生成するラッチ回路とを備える、請求項５または６記載の半導体装置。 - 前記レベル変換回路は、
前記第２の動作電源電圧を動作電源電圧として受け、前記ゲート回路の出力信号に従って前記第２の電源電圧レベルの振幅の相補信号を出力する第１および第２の出力ノードを有するレベル変換器と、
前記第２の電源電圧をゲートに受け、前記ゲート回路の出力信号を前記第１の出力ノードに伝達する転送ゲートとを備える、請求項５または６記載の半導体装置。 - 第１の電源電圧を動作電源電圧として受け、活性化時外部からのクロック信号と第１の基準電圧とを比較し、該比較結果に従って、前記外部クロック信号に対応する内部クロック信号を生成する第１のクロック入力回路、
第２の電源電圧を動作電源電圧として受け、前記外部クロック信号と第２の基準電圧とを比較し、該比較結果に従って外部クロック信号に対応する第２の内部クロック信号を生成する第２のクロック入力回路、
前記クロック信号と前記クロック信号の有効／無効を指定するクロックイネーブル信号とに従って、前記第１のクロック入力回路を活性化するための第１のクロック制御信号を生成する第１のクロック制御回路、および
前記外部クロック信号と前記クロックイネーブル信号とに従って前記第２のクロック入力回路を活性化するための第２のクロック制御信号を生成する第２のクロック制御回路を備える、半導体装置。 - 電源電圧レベルを特定する動作モードに従って、前記第１および第２のクロック制御信号を選択的に非活性化するための制御回路をさらに備える、請求項１０記載の半導体装置。
- 前記第１および第２のクロック制御回路は、同一電源ノードの電圧を動作電源電圧として受ける、請求項１０記載の半導体装置。
- 前記第１および第２のクロック入力回路および前記第１および第２のクロック制御回路は、外部から与えられる第１および第２の外部電源電圧を前記第１および第２の電源電圧として受け、前記外部電源電圧の電圧レベルに従って前記クロック信号の振幅が決定される、請求項１０記載の半導体装置。
- 前記クロック信号以外の信号入力をするパッドと配設ピッチが異なり、前記クロック信号を入力するためのクロックパッドをさらに備え、
前記第１および第２のクロック入力回路および前記第１および第２のクロック制御回路のそれぞれの少なくとも初段回路は、前記クロックパッドに近接して配置される、請求項１０記載の半導体装置。 - 前記第１および第２のクロック入力回路および前記第１および第２のクロック制御回路に対し、電源電圧の電圧レベルを特定する動作モードに応じて選択的に前記クロック信号を伝達するクロック伝達線をさらに備える、請求項１０記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001330950A JP3853195B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体装置 |
| DE10236194A DE10236194A1 (de) | 2001-10-29 | 2002-08-07 | Halbleitervorrichtung |
| US10/231,132 US6784718B2 (en) | 2001-10-29 | 2002-08-30 | Semiconductor device adaptable to a plurality of kinds of interfaces |
| CN02147083A CN1416138A (zh) | 2001-10-29 | 2002-10-28 | 半导体装置 |
| KR1020020066024A KR20030035987A (ko) | 2001-10-29 | 2002-10-29 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001330950A JP3853195B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133942A JP2003133942A (ja) | 2003-05-09 |
| JP3853195B2 true JP3853195B2 (ja) | 2006-12-06 |
Family
ID=19146597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001330950A Expired - Fee Related JP3853195B2 (ja) | 2001-10-29 | 2001-10-29 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6784718B2 (ja) |
| JP (1) | JP3853195B2 (ja) |
| KR (1) | KR20030035987A (ja) |
| CN (1) | CN1416138A (ja) |
| DE (1) | DE10236194A1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4002847B2 (ja) * | 2003-01-31 | 2007-11-07 | 松下電器産業株式会社 | 自動遅延調整機能付きレベル変換回路 |
| US7016249B2 (en) * | 2003-06-30 | 2006-03-21 | Intel Corporation | Reference voltage generator |
| US6965250B1 (en) * | 2003-11-19 | 2005-11-15 | Sun Microsystems, Inc. | Reduced delay power fail-safe circuit |
| DE102004025917B3 (de) | 2004-05-27 | 2006-01-05 | Infineon Technologies Ag | Integrierte Schaltung |
| KR100594287B1 (ko) * | 2004-07-05 | 2006-06-30 | 삼성전자주식회사 | 넓은 범위의 입력 전압에 대응 가능한 입력 버퍼 |
| KR100675274B1 (ko) * | 2004-12-09 | 2007-01-26 | 삼성전자주식회사 | 입력 회로 및 방법 |
| JP2008539787A (ja) * | 2005-05-18 | 2008-11-20 | コーネル・リサーチ・ファンデーション・インコーポレイテッド | 生物学的な障壁を有する薬物動態学ベース培養システム |
| US7355905B2 (en) | 2005-07-01 | 2008-04-08 | P.A. Semi, Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| JP2007227625A (ja) * | 2006-02-23 | 2007-09-06 | Toshiba Microelectronics Corp | 半導体集積回路及びそのレイアウト設計方法 |
| DE102006014733B4 (de) * | 2006-03-30 | 2010-09-23 | Qimonda Ag | Chip mit einer Mehrzahl extern gespeister Stromversorgungsnetze |
| KR100780767B1 (ko) * | 2006-04-10 | 2007-11-30 | 주식회사 하이닉스반도체 | 클럭 입력회로 |
| US7528628B2 (en) * | 2006-06-22 | 2009-05-05 | Mediatek Inc. | Voltage converter with auto-isolation function |
| JP2008011446A (ja) * | 2006-06-30 | 2008-01-17 | Toshiba Corp | 半導体集積回路 |
| KR100845773B1 (ko) * | 2006-08-11 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 파워 업 신호 트립 포인트 측정 회로 및 이를 이용한 파워 업 신호 트립 포인트 레벨 측정 방법 |
| JP2008048214A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体装置 |
| JP2008277941A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | インタフェース回路 |
| US7514958B1 (en) * | 2007-10-16 | 2009-04-07 | Broadcom Corporation | Integrated circuit having a configurable logic gate |
| US7773357B2 (en) * | 2008-01-14 | 2010-08-10 | Exar Corporation | Auto-detecting CMOS input circuit for single-voltage-supply CMOS |
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| CN103516340B (zh) * | 2012-06-29 | 2017-01-25 | 快捷半导体(苏州)有限公司 | 一种最大电压选择电路、方法及子选择电路 |
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| US10812138B2 (en) | 2018-08-20 | 2020-10-20 | Rambus Inc. | Pseudo-differential signaling for modified single-ended interface |
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| JP2021043786A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体装置および電圧供給方法 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2763735B1 (fr) * | 1997-05-22 | 1999-08-13 | Sgs Thomson Microelectronics | Etage de sortie de puissance pour la commande de cellules d'ecran a plasma |
| JP3731322B2 (ja) * | 1997-11-04 | 2006-01-05 | ソニー株式会社 | レベルシフト回路 |
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| JP4308985B2 (ja) * | 1999-08-12 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置 |
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| JP2002042468A (ja) * | 2000-07-21 | 2002-02-08 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| US6384631B1 (en) * | 2001-04-27 | 2002-05-07 | National Semiconductor Corporation | Voltage level shifter with high impedance tri-state output and method of operation |
-
2001
- 2001-10-29 JP JP2001330950A patent/JP3853195B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-07 DE DE10236194A patent/DE10236194A1/de not_active Withdrawn
- 2002-08-30 US US10/231,132 patent/US6784718B2/en not_active Expired - Lifetime
- 2002-10-28 CN CN02147083A patent/CN1416138A/zh active Pending
- 2002-10-29 KR KR1020020066024A patent/KR20030035987A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US20030080795A1 (en) | 2003-05-01 |
| JP2003133942A (ja) | 2003-05-09 |
| KR20030035987A (ko) | 2003-05-09 |
| US6784718B2 (en) | 2004-08-31 |
| DE10236194A1 (de) | 2003-05-15 |
| CN1416138A (zh) | 2003-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |