JP4108861B2 - バイポーラトランジスターの製造方法及びその構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスター（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の製造方法及びその構造に関するものであり、より詳しくはチップ（ｃｈｉｐ）の大きさを減少させ、工程単価を減らすバイポ−ラトランジスターの製造方法及びその構造に関するものである。
【０００２】
【従来の技術】
図１は、従来のバイポーラトランジスターの構造を示す断面図である。
【０００３】
図１を参照すると、従来のＳＢＣ（Ｓｔａｎｄａｒｄ Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造のバイポーラトランジスターは、ｐ-型半導体基板２上にエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）６が形成されている。半導体基板２とエピ層６との間にｎ+型埋没層（ｂｕｒｉｅｄ ｌａｙｅｒ）４が形成され、埋没層４両側にｐ+型アイソレーション領域（ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ）８が形成されている。エピ層６上部から埋没層４と接するようにｎ+型シンク層（ｓｉｎｋ ｌａｙｅｒ）１０が形成されている。アイソレーション領域８の間のエピ層６内にｐ型ベース領域１２が形成され、ベース領域１２内にｎ+型エミッター領域１４が形成されている。エピ層６上に形成された絶縁層１６を突き抜き、エミッター領域１４及びベース領域１２、そしてシング層１０と、各々電気的に接続されるようにエミッター電極１８、ベース電極１９、そしてコレクタ電極２０が形成されている。
【０００４】
上述のようなＳＢＣ構造のバイポーラトランジスターは、埋没層４を形成させることによってコレクタ抵抗を減少させ、低濃度のエピ層６を形成することによって、耐圧を増加させる一番理想的な素子として広く使用されている。
【０００５】
しかし、エピ層６形成による工程単価が増加される問題及びアイソレーション領域６を別に形成することによって素子の面積が増加される問題点を有する。又、シンク層１０の後続熱処理工程による拡散のため素子の面積を減少させ難い問題点を有する。
【０００６】
図２は、従来のバイポーラトランジスターの構造を示す断面図である。
【０００７】
図２において、従来のトリプル拡散（ｔｒｉｐｌｅ ｄｉｆｆｕｓｉｏｎ）構造のバイポーラトランジスターは、ｐ-型半導体基板２２内にｎ型コレクタ領域２４が形成され、コレクタ領域２４内にｐ型ベース領域２６が形成されている。ベース領域２６内にｎ+型エミッター領域２８ａが形成され、ベース領域２６外部のコレクタ領域２４内にｎ+型コレクタコンタクト領域２８ｂが形成されている。半導体基板２２上に形成された絶縁層３０を突き抜いて、エミッター領域２８ａ及びベース領域２６、そしてコレクタコンタクト領域２８ｂと各々電気的に接続されるようにエミッター電極３２、ベース電極３３、そしてコレクタ電極３４が形成されている。
【０００８】
上述のようなトリプル拡散構造のバイポーラトランジスターは、エピ層を形成する必要がなく、アイソレーションが別に要求されないため、工程単価が比較的やすく、素子の大きさが比較的小さい長所を有する。
【０００９】
【発明が解決しようとする課題】
しかし、コレクタ抵抗を減少させるため、イオン注入量を増加させると、ベース領域２６及びエミッター領域２８ａを形成すし難い、耐圧が小さくなる問題点が発生される。反対に、イオン注入量を減少させると、コレクタ抵抗が増加される問題点が発生される。
【００１０】
本発明の目的は、上述の諸般問題点を解決するため提案されたものとして、エピ層及びアイオソレーション領域形成なしに優れた特性を有するバイポーラトランシスターの製造方法及びその構造を提供することである。
【００１１】
本発明の他の目的は、素子の大きさを減少させることができ、工程単価を減らすことができるバイポーラトランジスターの製造方法及びその構造を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、バイポーラトランジスターの製造方法は、第１導電型半導体基板内に第２導電型ウェル領域を形成する段階と、半導体基板をエッチングしてウェル領域の両側にトレンチを形成する段階と、トレンチの両側壁に第１絶縁膜を形成する段階と、トレンチ下部に第２導電型不純物イオンを注入してトレンチ下部に高濃度第２導電型埋没層を形成する段階と、トレンチを導電膜で充填して（ｆｉｌｉｎｇ）その導電膜を埋没層と電気的に接続させる段階と、半導体基板全面に第２絶縁膜を形成する段階と、第２絶縁膜上にウェル領域の中心部（この場合、中心部とは半導体基板を平面視したときのウェル領域の中心領域を示す。）が覆われるように形成されたマスク層を使用して半導体基板全面に第１導電型不純物イオンを注入して外部ベース領域（extrinsic base region）を形成する段階と、マスク層を使用して半導体基板上にＬＯＣＯＳ（Local Oxidation of Silicon）素子隔離膜を形成する段階と、マスク層を除去する段階と、素子隔離膜をマスクとして使用して第１導電型不純物イオンを注入してウェル領域内に真性ベース領域を形成する段階と、素子隔離膜をマスクとして使用して第２導電型不純物イオンを注入して真性ベース領域内にエミッター領域を形成する段階とを含む。
【００１３】
この方法の望ましい実施形態において、第１及び第２絶縁膜は、熱酸化膜である。
【００１４】
この方法の望ましい実施形態において、第１絶縁膜は、１０００〜２０００Å範囲内に形成される。
【００１５】
この方法の望ましい実施形態において、導電膜は、導電型ポリシリコン膜である。
【００１６】
この方法の望ましい実施形態において、トレンチを導電膜で充填する段階は、トレンチを含んで第１絶縁膜上にポリシリコン膜を形成する段階と、ポリシリコン膜を不純物イオンにドーピングさせる段階と、ドーピングされたポリシリコン膜をエッチングしてトレンチ内にトレンチ内に導電膜を形成する段階とを含む。
【００１７】
この方法の望ましい実施形態において、トレンチに充填された導電膜は、シンク層（コレクタ層）として作用する。
【００１８】
上述の目的を達成するための本発明によると、バイポーラトランジスターは、第１導電型半導体基板と、半導体基板内に形成された第２導電型ウェル領域と、半導体基板内にウェル領域の両側に形成されたアイソレーショントレンチと、アイソレーショントレンチは、トレンチの両側壁に形成された絶縁膜及びトレンチに充填された導電膜を含み、２つの隣接するアイソレーショントレンチの各下部を覆う２つの領域に形成され、ウェル領域と接するように形成された高濃度第２導電型埋没層と、２つの領域は、相互電気的に連結されるように形成され、隣接するアイソレーショントレンチの各々の一側に、ウェル領域内に形成された外部ベース領域と外部ベース領域との間に、そしてウェル領域内の形成された真性ベース領域と、真性ベース領域上に形成されたエミッター領域とを含む。
【００１９】
この方法の望ましい実施形態において、絶縁膜は、熱酸化膜である。
【００２０】
この方法の望ましい実施形態において、絶縁膜は、１０００〜２０００Å範囲内に形成される。
【００２１】
この方法の望ましい実施形態において、導電膜は、導電型ポリシリコン膜及びドーピングされたポリシリコン膜のいずれかである。
【００２２】
この方法の望ましい実施形態において、導電膜は、シンク層（コレクタ層）として作用する。
【００２３】
この方法の望ましい実施形態において、埋没層は、ウェル領域の一部とオーバーラップされる。
【００２４】
図１０を参照すると、本発明の実施形態による新規したバイポーラトランジスターの製造方法及びその構造は、第１導電型半導体基板内に第２導電型ウェル領域を形成し、ウェル両側にアイソレーショントレンチを形成する。このとき、アイソレーショントレンチ下部の半導体基板内に高濃度第２導電型埋没層を形成させる。埋没層は、隣接なアイソレーショントレンチ下部に形成された埋没層と連結され、ウェル領域と少なくとも接するように形成される。アイソレーショントレンチの間の半導体基板の表面層に形成された窒化膜パターンをマスクとして使用して半導体基板内に外部ベース領域及びＬＯＣＯＳ素子隔離膜を順序に形成する。素子隔離膜をマスクとして使用してウェル領域内に真性ベース領域を形成し、真性ベース領域内にエミッター領域を形成する。このような半導体装置及びその製造方法によって、埋没層形成手段として使用され、シンク層（コレクタ層）機能を有するアイソレーショントレンチを形成することによって工程単価を減らすことができ、素子の面積を減らすことができ、コレクタ抵抗を減少させることができる。又、外部ベース領域及び真性ベース領域、そしてエミッター領域を自己整列させることができ、というわけで、工程変動（variation）を減らすことができる。
【００２５】
【発明の実施の形態】
以下、図３乃至図１３を参照して、本発明の実施形態を詳細に説明する。
【００２６】
図３乃至図９は、本発明の実施形態によるバイポーラトランジスターの製造方法を順次的に示す断面図である。ここでは、ｎｐｎトランジスターを例を挙げて説明する。
【００２７】
図３を参照すると、本発明の実施形態によるバイポーラトランジスターの製造方法は、先ずｐ型半導体基板１００上に絶縁膜、例えば熱酸化膜１０２を形成する。熱酸化膜１０２は、約１０００Å程度の厚さを有するように形成される。熱酸化膜１０２上にウェル形成領域が露出されるようにフォトレジスト膜パターン１０３を形成する。フォトレジスト膜パターン１０３をマスクとして使用して露出部位の熱酸化膜１０２の一部、例えば５００Å厚さ分程度をエッチングする。これは後続工程の基板整列のため行われる。
【００２８】
フォトレジスト膜パターン１０３をマスクとして使用してｎ型不純物イオンを注入し拡散させて半導体基板１００内にｎ型ウェル領域１０４を形成する。
【００２９】
ｎ型ウェル領域１０４を形成するためのイオン注入工程は、望ましくは、Ｐ（Ｐｈｏｓｐｈｏｒｏｕｓ）イオン、１．５ x １０13［ｃｍ-2］のイオン注入量、そして１８０ｋｅＶのイオン注入エネルギ−の条件に行われる。拡散工程は、望ましくは１２００℃、１５０分、そして窒素Ｎ2雰囲気の条件に行われる。
【００３０】
図４において、フォトレジスト膜パターン１０３及び熱酸化膜１０２を除去した後、半導体基板１００上に絶縁層１０６を形成する。絶縁層１０６上にトレンチ形成領域が露出されるようにフォトレジスト膜パターン１０７を形成し、これをマスクとして使用して絶縁層１０６をエッチングする。
【００３１】
図５を参照すると、フォトレジスト膜パタ−ン１０７を除去した後、絶縁層１０６をマスクとして使用して半導体基板１００をエッチングする。そうすると、ウェル領域１０４の両側にトレンチ１０８が形成される。トレンチ１０８は、望ましく約２μｍの幅を有し、約７μmの深さを有するように形成される。又トレンチ１０８とトレンチ１０８との間の距離は、約６μmになるように形成される。トレンチ１０８の内壁に絶縁膜、例えば熱酸化膜１１０を形成する。熱酸化膜１１０は、約１０００−２０００Å範囲内に形成される。
【００３２】
トレンチ１０８下部の熱酸化膜１１０を例えば、異方性エッチングに除去する。
【００３３】
図６において、トレンチ１０８下部にｎ型不純物イオンを注入した後、拡散させてトレンチ１０８下部の半導体基板１００内に高濃度ｎ型埋没層１１２を形成する。埋没層１１２形成のための注入工程は、望ましくは、Ｐイオン、５ x １０14［ｃｍ-2］のイオン注入量、そして１８０ｋｅＶのイオン注入エネルギーの条件に行われる。拡散工程は、望ましく１２００℃、１５０分、そして窒素Ｎ２雰囲気の条件に行われる。トレンチ１０８を導電膜１１４で充填させてアイソレーショントレンチ１１５を形成する。導電膜１１４は、例えばｎ型ポリシリコン膜、又はｎ型にドーピングされたポリシリコン膜である。より詳しくは、トレンチ１０８を含んで半導体基板１００上にｎ型ポリシリコン膜を形成した後、これを平坦化エッチング−例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）−する。又はトレンチ１０８を含んで半導体基板１００上にポリシリコン膜を形成した後、これをｎ型不純物イオンにドーピングさせ、ドーピングされたポリシリコン膜を平坦化エッチング−例えば、ＣＭＰ−する。
【００３４】
トレンチ１０８に充填された導電膜１１４は、埋没層１１２と電気的に接続され、従来ＳＢＣ構造のトランジスターのシンク層、即ちコレクタ層として作用する。従来シンク層（コレクタ層）の不純物イオンが後続熱処理工程によって基板１００の両側に拡散される反面、本発明は、トレンチ１０８両側壁に形成された熱酸化膜１１０によって不純物イオンの拡散が抑制されるため素子の大きさを小さくすることができる。
【００３５】
半導体基板１００全面に絶縁膜、例えば熱酸化膜１１６を形成する。
【００３６】
図７を参照すると、熱酸化膜１１６上にマスク層（ｍａｓｋ ｌａｙｅｒ）、ここでは窒化膜１１８を形成した後、アクチブ領域が覆われるようにフォトレジスト膜パターン１１９を形成する。即ち、ウェル領域１０４の中心部が覆われるようにフォトレジスト膜パターン１１９を形成する。フォトレジスト膜パターン１１９をマスクとして使用して窒化膜１１８をエッチングする。フォトレジスト膜パターン１１９及び窒化膜１１８をマスクとして使用して半導体基板１００全面にｐ型不純物イオンを注入する。フォトレジスト膜パターン１１９を除去した後、ｐ型不純物イオンを拡散させて半導体基板１００内に、特にウェル領域１０４内に外部ベース領域１２０を形成する。窒化膜１１８は、後続ＬＯＣＯＳ工程のため、形成されたものとして、先ず外部ベース領域１２０が自己整列に形成されるようにする。
【００３７】
図８において、窒化膜１１８をマスクとして使用して熱酸化工程を行い、即ちＬＯＣＯＳ工程を行って素子隔離膜１２２を形成する。窒化膜１１８を除去する。
【００３８】
最後に、素子隔離膜１２２をマスクとして使用してｐ型不純物イオンを注入し、これを拡散させて、外部ベース領域１２０の間に真性ベース領域１２４を形成する。このように、真性ベース領域１２４は、フォトリソグラフィ工程なしに自己整列に形成される。同じように、素子隔離膜１２２をマスクとして使用してｎ型不純物イオンを注入し、これを拡散させて真性ベース領域１２４内にエミッター領域１２６を形成すると、図９に図示されたように、ｎｐｎ型バイポーラトランジスターが形成される。
【００３９】
後続工程として、そして隔離膜１２２を含んで半導体基板１００上に絶縁層１２８を形成する。この分野でよく知られたフォトリソグラフィ工程を通して絶縁層１２８及び熱酸化膜１１６を突き抜いてエミッター領域１２６と電気的に接続されるように金属パターン１２９、即ちエミッター電極を形成する。又、絶縁層１２８及び素子隔離膜１２２を突き抜いて導電膜１１４を通して埋没層１１２と電気的に接続されるように金属パターン１３０、即ちコレクタ電極を形成する。
【００４０】
上述のような本発明の実施形態によるバイポーラトランジスターの製造方法によると、従来ＳＢＣ構造のバイポ−ラトランジスターの製造方法に比べて全体のフォトリソグラフィ工程数が小さくなるようになる。これを次の表１に比較して示した。
【表１】
【００４１】
表１に示したように、従来ＳＢＣ構造のバイポーラトランジスターの製造方法が１０回のフォトリソグラフィ工程が使用される反面、本発明は７回のフォトリソフラフィ工程が使用される。又、本発明の実施形態のようにｎｐｎ型バイポ−ラトランジスターの場合はエミッターフォトリソグラフィ工程が必要ではないため、合計６回のフォトリソグラフィ工程が使用される。
【００４２】
本発明は、従来のエピ層形成の代わりにアイソレーショントレンチ１１５形成工程が追加されたが、これはエピ層より工程単価が安い。そして、アイソレーショントレンチ１１５は、従来アイソレーション領域及びシンク層を代わることによってそのほど素子の面積を減らし、コレクタの抵抗を小さくする長所と有する。
【００４３】
本発明において、外部ベース領域１２０、真性ベース領域１２４、そしてエミッター領域１２６（ｎｐｎの場合）全部は、自己整列（ｓｅｌｆ−ａｌｉｇｎ）に形成されるため、従来外部ベースフォト、真性ベースフォト、そしてエミッターフォトは必要ではない。
【００４４】
図１０は、本発明の実施形態によるバイポーラトランジスターの構造を示す断面図である。
【００４５】
図１０を参照すると、上述の本発明の実施形態によるバイポーラトランジスターの製造方法によって形成されたｎｐｎトランジスターは、ｐ型半導体基板１００内に形成されたｎ型ウェル領域１０４を含み、半導体基板１００内にウェル領域１０４の両側に形成されたアイソレーショントレンチ１１５を含む。アイソレーショントレンチ１１５は、トレンチ１０８両側壁に形成された絶縁膜、例えば熱酸化膜１１０及びトレンチ１０８に充填された導電膜１１４を含む。熱酸化膜１１０は、１０００−２０００Ａ範囲内に形成される。導電膜１１４は、ｎ型ポリシリコン膜、又はｎ型にドーピングされたポリシリコン膜である。
【００４６】
アイソレーショントレンチ１１５の導電膜１１４は、従来のシンク層（コレクタ層）機能を有し、というわけでコレクタ抵抗を低減させることになる。
【００４７】
ｎｐｎ型トランジスターは、アイソレーショントレンチ１１５の下部を覆うように形成された高濃度ｎ型埋没層１１２を含む。埋没層１１２は、２つの隣接するアイソレーショントレンチの各下部を覆う２つの領域で形成されている。この２つの領域は、相互電気的に連結されるように形成されている。又２つの領域は、ウェル領域１０４と接するように形成されたり、その一部がオーバーラップされるように形成されている。
【００４８】
２つの領域を相互電気的に連結させるため、トレンチ１０８は、望ましく約２μmの幅を有し、約７μmの深さを有する。又、トレンチ１０８とトレンチ１０８との間の距離は、約６μmである。そして埋没層１１２は、５ x １０14［ｃｍ-2］のイオン注入量のＰイオンを１８０ｋｅＶのエネルギーに注入させた後、窒素雰囲気で１２００℃、１５０分間拡散させて形成される。
【００４９】
２つの領域がウェル領域１０４とオーバーラップされるため、ウェル領域１０４は、望ましくは、１．５ x １０13［ｃｍ-2］のイオン注入量のＰイオンを１８０ｋｅＶのエネルギーにイオン注入させた後、窒素雰囲気で１２００℃、１５０分間拡散させて形成される。
【００５０】
ｎｐｎトランジスターは、隣接するアイソレーショントレンチ１１５各々の一側に、そしてウェル領域１０４内に形成された外部ベース領域１２０及び外部ベース領域１２０との間に、そしてウェル領域１０４内に形成された真性ベース領域１２４を含む。真性ベース領域１２４上に形成されたエミッター領域１２６を含む。
【００５１】
ｎｐｎトランジスターは、アイソレーショントレンチ１１５を含んで半導体基板１１０上に形成されたＬＯＣＯＳ素子隔離膜１２２及び素子隔離膜１２２を含んで半導体基板１００上に形成された絶縁層１２８を含む。エミッター領域１２６及びアイソレーショントレンチ１１５を通して埋没層１１２と電気的に接続されるように形成された金属パターン１２９、１３０、即ちエミッター電極及びコレクタ電極を含む。
【００５２】
参照番号１４０は、コレクタ電流の流れを示す。
【００５３】
図１１は、本発明によるｎｐｎバイポ−ラトランジスターのグメル（Ｇｕｍｍｅｌ）プロット（ｐｌｏｔ）を示したグラフである。参照番号１４１は、コレクタ電流を示し、参照番号１４２は、ベース電流を示す。
【００５４】
図１２は、本発明によるバイポ−ラトランジスターのコレクタ電流による電流増幅率（ｃｕｒｒｅｎｔ ｇａｉｎ）ｈＦＥを示したグラフである。
【００５５】
図１３は、本発明によるバイポーラトランジスターのＩ−Ｖ曲線、即ちベース電流が１μＡ、２μＡ、３μＡ、そして４μＡに、各々変わるとき、コレクタバイアスに対するコレクタ電流の変化を示すグラフである。
【００５６】
データは、ＳＩＬＶＡＬＯ社のシミユレータ（ｓｉｍｕｌａｔｏｒ）であるアトラス（ＡＴＬＡＳ）を利用して検証したことである。
【００５７】
【発明の効果】
本発明は、従来バイポーラトランジスターの埋没層形成のためエピ層を形成すべき問題点、シンク層の拡散による素子面積が増加される問題点及び別のアイソレーションを形成することによって素子の大きさが増加される問題点を解決したことである。
【００５８】
即ち、アイソレーショントレンチを形成することによって、エピ層を形成しなくても埋没層が形成でき、アイソレーションを別に形成できないことによって、工程単価を減少させることができる効果がある。アイソレーショントレンチ内の導電膜をシンク層に使用することによって素子面積の増加が防止でき、コレクタ抵抗を減少させることができる効果がある。
【００５９】
又、外部ベース領域及び真性ベース領域、そしてエミッタ領域を自己整列せきることができ、というわけで工程変動を減らすことができる効果がある。
【図面の簡単な説明】
【図１】 従来のバイポーラトランジスターの構造を示す断面図である。
【図２】 従来の他のバイポーラトランジスターの構造を示す断面図である。
【図３】 本発明の実施形態によるバイポーラトランジスターの製造方法において、第１導電型半導体基板内に第２導電型ウェル領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図４】 半導体基板をエッチングした段階を示すバイポーラトランジスターの構造の断面図である。
【図５】 ウェル領域の両側にトレンチを形成し、次いで、トレンチの両側壁に第１絶縁膜を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図６】 トレンチ下部に第２導電型不純物イオンを注入してトレンチ下部に高濃度第２導電型埋没層を形成し、トレンチを導電膜で充填してその導電膜を前記埋没層と電気的に接続させ、半導体基板全面に第２絶縁膜を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図７】 ウェル領域の中心部が覆われるように形成されたマスク層を使用して半導体基板全面に第１導電型不純物イオンを注入して外部ベース領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図８】 マスク層を使用して半導体基板上に素子隔離膜を形成し、マスク層を除去した段階を示すバイポーラトランジスターの構造の断面図である。
【図９】 素子隔離膜をマスクとして使用して第１導電型不純物イオンを注入して前記ウェル領域内に真性ベース領域を形成し、素子隔離膜をマスクとして使用して第２導電型不純物イオンを注入して前記真性ベース領域内にエミッター領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図１０】 本発明の実施形態によるバイポーラトランジスターの構造を示す断面図である。
【図１１】 本発明によるバイポーラトランジスターのグメルプロットを示したグラフである。
【図１２】 本発明によるバイポーラトランジスターのｈEFを示したグラフである。
【図１３】 本発明によるバイポーラトランジスターのＩ−Ｖ曲線を示したグラフである。
【符号の説明】
１００ ｐ型半導体基板（第１導電型半導体基板）
１０４ ｎ型ウェル領域（第２導電型ウェル領域）
１０８ トレンチ
１１０ 熱酸化膜（第１絶縁膜）
１１２ 高濃度ｎ埋没層（高濃度第２導電型埋没層）
１１４ 導電膜
１１６ 熱酸化膜（第２絶縁膜）
１１８ 窒化膜（マスク層）
１１９ フォトレジストパターン膜（マスク層）
１２０ 外部ベース領域
１２２ 素子隔離膜
１２４ 真性ベース領域
１２６ エミッター領域
【発明の属する技術分野】
本発明は、バイポーラトランジスター（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の製造方法及びその構造に関するものであり、より詳しくはチップ（ｃｈｉｐ）の大きさを減少させ、工程単価を減らすバイポ−ラトランジスターの製造方法及びその構造に関するものである。
【０００２】
【従来の技術】
図１は、従来のバイポーラトランジスターの構造を示す断面図である。
【０００３】
図１を参照すると、従来のＳＢＣ（Ｓｔａｎｄａｒｄ Ｂｕｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造のバイポーラトランジスターは、ｐ-型半導体基板２上にエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）６が形成されている。半導体基板２とエピ層６との間にｎ+型埋没層（ｂｕｒｉｅｄ ｌａｙｅｒ）４が形成され、埋没層４両側にｐ+型アイソレーション領域（ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎ）８が形成されている。エピ層６上部から埋没層４と接するようにｎ+型シンク層（ｓｉｎｋ ｌａｙｅｒ）１０が形成されている。アイソレーション領域８の間のエピ層６内にｐ型ベース領域１２が形成され、ベース領域１２内にｎ+型エミッター領域１４が形成されている。エピ層６上に形成された絶縁層１６を突き抜き、エミッター領域１４及びベース領域１２、そしてシング層１０と、各々電気的に接続されるようにエミッター電極１８、ベース電極１９、そしてコレクタ電極２０が形成されている。
【０００４】
上述のようなＳＢＣ構造のバイポーラトランジスターは、埋没層４を形成させることによってコレクタ抵抗を減少させ、低濃度のエピ層６を形成することによって、耐圧を増加させる一番理想的な素子として広く使用されている。
【０００５】
しかし、エピ層６形成による工程単価が増加される問題及びアイソレーション領域６を別に形成することによって素子の面積が増加される問題点を有する。又、シンク層１０の後続熱処理工程による拡散のため素子の面積を減少させ難い問題点を有する。
【０００６】
図２は、従来のバイポーラトランジスターの構造を示す断面図である。
【０００７】
図２において、従来のトリプル拡散（ｔｒｉｐｌｅ ｄｉｆｆｕｓｉｏｎ）構造のバイポーラトランジスターは、ｐ-型半導体基板２２内にｎ型コレクタ領域２４が形成され、コレクタ領域２４内にｐ型ベース領域２６が形成されている。ベース領域２６内にｎ+型エミッター領域２８ａが形成され、ベース領域２６外部のコレクタ領域２４内にｎ+型コレクタコンタクト領域２８ｂが形成されている。半導体基板２２上に形成された絶縁層３０を突き抜いて、エミッター領域２８ａ及びベース領域２６、そしてコレクタコンタクト領域２８ｂと各々電気的に接続されるようにエミッター電極３２、ベース電極３３、そしてコレクタ電極３４が形成されている。
【０００８】
上述のようなトリプル拡散構造のバイポーラトランジスターは、エピ層を形成する必要がなく、アイソレーションが別に要求されないため、工程単価が比較的やすく、素子の大きさが比較的小さい長所を有する。
【０００９】
【発明が解決しようとする課題】
しかし、コレクタ抵抗を減少させるため、イオン注入量を増加させると、ベース領域２６及びエミッター領域２８ａを形成すし難い、耐圧が小さくなる問題点が発生される。反対に、イオン注入量を減少させると、コレクタ抵抗が増加される問題点が発生される。
【００１０】
本発明の目的は、上述の諸般問題点を解決するため提案されたものとして、エピ層及びアイオソレーション領域形成なしに優れた特性を有するバイポーラトランシスターの製造方法及びその構造を提供することである。
【００１１】
本発明の他の目的は、素子の大きさを減少させることができ、工程単価を減らすことができるバイポーラトランジスターの製造方法及びその構造を提供することである。
【００１２】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、バイポーラトランジスターの製造方法は、第１導電型半導体基板内に第２導電型ウェル領域を形成する段階と、半導体基板をエッチングしてウェル領域の両側にトレンチを形成する段階と、トレンチの両側壁に第１絶縁膜を形成する段階と、トレンチ下部に第２導電型不純物イオンを注入してトレンチ下部に高濃度第２導電型埋没層を形成する段階と、トレンチを導電膜で充填して（ｆｉｌｉｎｇ）その導電膜を埋没層と電気的に接続させる段階と、半導体基板全面に第２絶縁膜を形成する段階と、第２絶縁膜上にウェル領域の中心部（この場合、中心部とは半導体基板を平面視したときのウェル領域の中心領域を示す。）が覆われるように形成されたマスク層を使用して半導体基板全面に第１導電型不純物イオンを注入して外部ベース領域（extrinsic base region）を形成する段階と、マスク層を使用して半導体基板上にＬＯＣＯＳ（Local Oxidation of Silicon）素子隔離膜を形成する段階と、マスク層を除去する段階と、素子隔離膜をマスクとして使用して第１導電型不純物イオンを注入してウェル領域内に真性ベース領域を形成する段階と、素子隔離膜をマスクとして使用して第２導電型不純物イオンを注入して真性ベース領域内にエミッター領域を形成する段階とを含む。
【００１３】
この方法の望ましい実施形態において、第１及び第２絶縁膜は、熱酸化膜である。
【００１４】
この方法の望ましい実施形態において、第１絶縁膜は、１０００〜２０００Å範囲内に形成される。
【００１５】
この方法の望ましい実施形態において、導電膜は、導電型ポリシリコン膜である。
【００１６】
この方法の望ましい実施形態において、トレンチを導電膜で充填する段階は、トレンチを含んで第１絶縁膜上にポリシリコン膜を形成する段階と、ポリシリコン膜を不純物イオンにドーピングさせる段階と、ドーピングされたポリシリコン膜をエッチングしてトレンチ内にトレンチ内に導電膜を形成する段階とを含む。
【００１７】
この方法の望ましい実施形態において、トレンチに充填された導電膜は、シンク層（コレクタ層）として作用する。
【００１８】
上述の目的を達成するための本発明によると、バイポーラトランジスターは、第１導電型半導体基板と、半導体基板内に形成された第２導電型ウェル領域と、半導体基板内にウェル領域の両側に形成されたアイソレーショントレンチと、アイソレーショントレンチは、トレンチの両側壁に形成された絶縁膜及びトレンチに充填された導電膜を含み、２つの隣接するアイソレーショントレンチの各下部を覆う２つの領域に形成され、ウェル領域と接するように形成された高濃度第２導電型埋没層と、２つの領域は、相互電気的に連結されるように形成され、隣接するアイソレーショントレンチの各々の一側に、ウェル領域内に形成された外部ベース領域と外部ベース領域との間に、そしてウェル領域内の形成された真性ベース領域と、真性ベース領域上に形成されたエミッター領域とを含む。
【００１９】
この方法の望ましい実施形態において、絶縁膜は、熱酸化膜である。
【００２０】
この方法の望ましい実施形態において、絶縁膜は、１０００〜２０００Å範囲内に形成される。
【００２１】
この方法の望ましい実施形態において、導電膜は、導電型ポリシリコン膜及びドーピングされたポリシリコン膜のいずれかである。
【００２２】
この方法の望ましい実施形態において、導電膜は、シンク層（コレクタ層）として作用する。
【００２３】
この方法の望ましい実施形態において、埋没層は、ウェル領域の一部とオーバーラップされる。
【００２４】
図１０を参照すると、本発明の実施形態による新規したバイポーラトランジスターの製造方法及びその構造は、第１導電型半導体基板内に第２導電型ウェル領域を形成し、ウェル両側にアイソレーショントレンチを形成する。このとき、アイソレーショントレンチ下部の半導体基板内に高濃度第２導電型埋没層を形成させる。埋没層は、隣接なアイソレーショントレンチ下部に形成された埋没層と連結され、ウェル領域と少なくとも接するように形成される。アイソレーショントレンチの間の半導体基板の表面層に形成された窒化膜パターンをマスクとして使用して半導体基板内に外部ベース領域及びＬＯＣＯＳ素子隔離膜を順序に形成する。素子隔離膜をマスクとして使用してウェル領域内に真性ベース領域を形成し、真性ベース領域内にエミッター領域を形成する。このような半導体装置及びその製造方法によって、埋没層形成手段として使用され、シンク層（コレクタ層）機能を有するアイソレーショントレンチを形成することによって工程単価を減らすことができ、素子の面積を減らすことができ、コレクタ抵抗を減少させることができる。又、外部ベース領域及び真性ベース領域、そしてエミッター領域を自己整列させることができ、というわけで、工程変動（variation）を減らすことができる。
【００２５】
【発明の実施の形態】
以下、図３乃至図１３を参照して、本発明の実施形態を詳細に説明する。
【００２６】
図３乃至図９は、本発明の実施形態によるバイポーラトランジスターの製造方法を順次的に示す断面図である。ここでは、ｎｐｎトランジスターを例を挙げて説明する。
【００２７】
図３を参照すると、本発明の実施形態によるバイポーラトランジスターの製造方法は、先ずｐ型半導体基板１００上に絶縁膜、例えば熱酸化膜１０２を形成する。熱酸化膜１０２は、約１０００Å程度の厚さを有するように形成される。熱酸化膜１０２上にウェル形成領域が露出されるようにフォトレジスト膜パターン１０３を形成する。フォトレジスト膜パターン１０３をマスクとして使用して露出部位の熱酸化膜１０２の一部、例えば５００Å厚さ分程度をエッチングする。これは後続工程の基板整列のため行われる。
【００２８】
フォトレジスト膜パターン１０３をマスクとして使用してｎ型不純物イオンを注入し拡散させて半導体基板１００内にｎ型ウェル領域１０４を形成する。
【００２９】
ｎ型ウェル領域１０４を形成するためのイオン注入工程は、望ましくは、Ｐ（Ｐｈｏｓｐｈｏｒｏｕｓ）イオン、１．５ x １０13［ｃｍ-2］のイオン注入量、そして１８０ｋｅＶのイオン注入エネルギ−の条件に行われる。拡散工程は、望ましくは１２００℃、１５０分、そして窒素Ｎ2雰囲気の条件に行われる。
【００３０】
図４において、フォトレジスト膜パターン１０３及び熱酸化膜１０２を除去した後、半導体基板１００上に絶縁層１０６を形成する。絶縁層１０６上にトレンチ形成領域が露出されるようにフォトレジスト膜パターン１０７を形成し、これをマスクとして使用して絶縁層１０６をエッチングする。
【００３１】
図５を参照すると、フォトレジスト膜パタ−ン１０７を除去した後、絶縁層１０６をマスクとして使用して半導体基板１００をエッチングする。そうすると、ウェル領域１０４の両側にトレンチ１０８が形成される。トレンチ１０８は、望ましく約２μｍの幅を有し、約７μmの深さを有するように形成される。又トレンチ１０８とトレンチ１０８との間の距離は、約６μmになるように形成される。トレンチ１０８の内壁に絶縁膜、例えば熱酸化膜１１０を形成する。熱酸化膜１１０は、約１０００−２０００Å範囲内に形成される。
【００３２】
トレンチ１０８下部の熱酸化膜１１０を例えば、異方性エッチングに除去する。
【００３３】
図６において、トレンチ１０８下部にｎ型不純物イオンを注入した後、拡散させてトレンチ１０８下部の半導体基板１００内に高濃度ｎ型埋没層１１２を形成する。埋没層１１２形成のための注入工程は、望ましくは、Ｐイオン、５ x １０14［ｃｍ-2］のイオン注入量、そして１８０ｋｅＶのイオン注入エネルギーの条件に行われる。拡散工程は、望ましく１２００℃、１５０分、そして窒素Ｎ２雰囲気の条件に行われる。トレンチ１０８を導電膜１１４で充填させてアイソレーショントレンチ１１５を形成する。導電膜１１４は、例えばｎ型ポリシリコン膜、又はｎ型にドーピングされたポリシリコン膜である。より詳しくは、トレンチ１０８を含んで半導体基板１００上にｎ型ポリシリコン膜を形成した後、これを平坦化エッチング−例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）−する。又はトレンチ１０８を含んで半導体基板１００上にポリシリコン膜を形成した後、これをｎ型不純物イオンにドーピングさせ、ドーピングされたポリシリコン膜を平坦化エッチング−例えば、ＣＭＰ−する。
【００３４】
トレンチ１０８に充填された導電膜１１４は、埋没層１１２と電気的に接続され、従来ＳＢＣ構造のトランジスターのシンク層、即ちコレクタ層として作用する。従来シンク層（コレクタ層）の不純物イオンが後続熱処理工程によって基板１００の両側に拡散される反面、本発明は、トレンチ１０８両側壁に形成された熱酸化膜１１０によって不純物イオンの拡散が抑制されるため素子の大きさを小さくすることができる。
【００３５】
半導体基板１００全面に絶縁膜、例えば熱酸化膜１１６を形成する。
【００３６】
図７を参照すると、熱酸化膜１１６上にマスク層（ｍａｓｋ ｌａｙｅｒ）、ここでは窒化膜１１８を形成した後、アクチブ領域が覆われるようにフォトレジスト膜パターン１１９を形成する。即ち、ウェル領域１０４の中心部が覆われるようにフォトレジスト膜パターン１１９を形成する。フォトレジスト膜パターン１１９をマスクとして使用して窒化膜１１８をエッチングする。フォトレジスト膜パターン１１９及び窒化膜１１８をマスクとして使用して半導体基板１００全面にｐ型不純物イオンを注入する。フォトレジスト膜パターン１１９を除去した後、ｐ型不純物イオンを拡散させて半導体基板１００内に、特にウェル領域１０４内に外部ベース領域１２０を形成する。窒化膜１１８は、後続ＬＯＣＯＳ工程のため、形成されたものとして、先ず外部ベース領域１２０が自己整列に形成されるようにする。
【００３７】
図８において、窒化膜１１８をマスクとして使用して熱酸化工程を行い、即ちＬＯＣＯＳ工程を行って素子隔離膜１２２を形成する。窒化膜１１８を除去する。
【００３８】
最後に、素子隔離膜１２２をマスクとして使用してｐ型不純物イオンを注入し、これを拡散させて、外部ベース領域１２０の間に真性ベース領域１２４を形成する。このように、真性ベース領域１２４は、フォトリソグラフィ工程なしに自己整列に形成される。同じように、素子隔離膜１２２をマスクとして使用してｎ型不純物イオンを注入し、これを拡散させて真性ベース領域１２４内にエミッター領域１２６を形成すると、図９に図示されたように、ｎｐｎ型バイポーラトランジスターが形成される。
【００３９】
後続工程として、そして隔離膜１２２を含んで半導体基板１００上に絶縁層１２８を形成する。この分野でよく知られたフォトリソグラフィ工程を通して絶縁層１２８及び熱酸化膜１１６を突き抜いてエミッター領域１２６と電気的に接続されるように金属パターン１２９、即ちエミッター電極を形成する。又、絶縁層１２８及び素子隔離膜１２２を突き抜いて導電膜１１４を通して埋没層１１２と電気的に接続されるように金属パターン１３０、即ちコレクタ電極を形成する。
【００４０】
上述のような本発明の実施形態によるバイポーラトランジスターの製造方法によると、従来ＳＢＣ構造のバイポ−ラトランジスターの製造方法に比べて全体のフォトリソグラフィ工程数が小さくなるようになる。これを次の表１に比較して示した。
【表１】
表１に示したように、従来ＳＢＣ構造のバイポーラトランジスターの製造方法が１０回のフォトリソグラフィ工程が使用される反面、本発明は７回のフォトリソフラフィ工程が使用される。又、本発明の実施形態のようにｎｐｎ型バイポ−ラトランジスターの場合はエミッターフォトリソグラフィ工程が必要ではないため、合計６回のフォトリソグラフィ工程が使用される。
【００４２】
本発明は、従来のエピ層形成の代わりにアイソレーショントレンチ１１５形成工程が追加されたが、これはエピ層より工程単価が安い。そして、アイソレーショントレンチ１１５は、従来アイソレーション領域及びシンク層を代わることによってそのほど素子の面積を減らし、コレクタの抵抗を小さくする長所と有する。
【００４３】
本発明において、外部ベース領域１２０、真性ベース領域１２４、そしてエミッター領域１２６（ｎｐｎの場合）全部は、自己整列（ｓｅｌｆ−ａｌｉｇｎ）に形成されるため、従来外部ベースフォト、真性ベースフォト、そしてエミッターフォトは必要ではない。
【００４４】
図１０は、本発明の実施形態によるバイポーラトランジスターの構造を示す断面図である。
【００４５】
図１０を参照すると、上述の本発明の実施形態によるバイポーラトランジスターの製造方法によって形成されたｎｐｎトランジスターは、ｐ型半導体基板１００内に形成されたｎ型ウェル領域１０４を含み、半導体基板１００内にウェル領域１０４の両側に形成されたアイソレーショントレンチ１１５を含む。アイソレーショントレンチ１１５は、トレンチ１０８両側壁に形成された絶縁膜、例えば熱酸化膜１１０及びトレンチ１０８に充填された導電膜１１４を含む。熱酸化膜１１０は、１０００−２０００Ａ範囲内に形成される。導電膜１１４は、ｎ型ポリシリコン膜、又はｎ型にドーピングされたポリシリコン膜である。
【００４６】
アイソレーショントレンチ１１５の導電膜１１４は、従来のシンク層（コレクタ層）機能を有し、というわけでコレクタ抵抗を低減させることになる。
【００４７】
ｎｐｎ型トランジスターは、アイソレーショントレンチ１１５の下部を覆うように形成された高濃度ｎ型埋没層１１２を含む。埋没層１１２は、２つの隣接するアイソレーショントレンチの各下部を覆う２つの領域で形成されている。この２つの領域は、相互電気的に連結されるように形成されている。又２つの領域は、ウェル領域１０４と接するように形成されたり、その一部がオーバーラップされるように形成されている。
【００４８】
２つの領域を相互電気的に連結させるため、トレンチ１０８は、望ましく約２μmの幅を有し、約７μmの深さを有する。又、トレンチ１０８とトレンチ１０８との間の距離は、約６μmである。そして埋没層１１２は、５ x １０14［ｃｍ-2］のイオン注入量のＰイオンを１８０ｋｅＶのエネルギーに注入させた後、窒素雰囲気で１２００℃、１５０分間拡散させて形成される。
【００４９】
２つの領域がウェル領域１０４とオーバーラップされるため、ウェル領域１０４は、望ましくは、１．５ x １０13［ｃｍ-2］のイオン注入量のＰイオンを１８０ｋｅＶのエネルギーにイオン注入させた後、窒素雰囲気で１２００℃、１５０分間拡散させて形成される。
【００５０】
ｎｐｎトランジスターは、隣接するアイソレーショントレンチ１１５各々の一側に、そしてウェル領域１０４内に形成された外部ベース領域１２０及び外部ベース領域１２０との間に、そしてウェル領域１０４内に形成された真性ベース領域１２４を含む。真性ベース領域１２４上に形成されたエミッター領域１２６を含む。
【００５１】
ｎｐｎトランジスターは、アイソレーショントレンチ１１５を含んで半導体基板１１０上に形成されたＬＯＣＯＳ素子隔離膜１２２及び素子隔離膜１２２を含んで半導体基板１００上に形成された絶縁層１２８を含む。エミッター領域１２６及びアイソレーショントレンチ１１５を通して埋没層１１２と電気的に接続されるように形成された金属パターン１２９、１３０、即ちエミッター電極及びコレクタ電極を含む。
【００５２】
参照番号１４０は、コレクタ電流の流れを示す。
【００５３】
図１１は、本発明によるｎｐｎバイポ−ラトランジスターのグメル（Ｇｕｍｍｅｌ）プロット（ｐｌｏｔ）を示したグラフである。参照番号１４１は、コレクタ電流を示し、参照番号１４２は、ベース電流を示す。
【００５４】
図１２は、本発明によるバイポ−ラトランジスターのコレクタ電流による電流増幅率（ｃｕｒｒｅｎｔ ｇａｉｎ）ｈＦＥを示したグラフである。
【００５５】
図１３は、本発明によるバイポーラトランジスターのＩ−Ｖ曲線、即ちベース電流が１μＡ、２μＡ、３μＡ、そして４μＡに、各々変わるとき、コレクタバイアスに対するコレクタ電流の変化を示すグラフである。
【００５６】
データは、ＳＩＬＶＡＬＯ社のシミユレータ（ｓｉｍｕｌａｔｏｒ）であるアトラス（ＡＴＬＡＳ）を利用して検証したことである。
【００５７】
【発明の効果】
本発明は、従来バイポーラトランジスターの埋没層形成のためエピ層を形成すべき問題点、シンク層の拡散による素子面積が増加される問題点及び別のアイソレーションを形成することによって素子の大きさが増加される問題点を解決したことである。
【００５８】
即ち、アイソレーショントレンチを形成することによって、エピ層を形成しなくても埋没層が形成でき、アイソレーションを別に形成できないことによって、工程単価を減少させることができる効果がある。アイソレーショントレンチ内の導電膜をシンク層に使用することによって素子面積の増加が防止でき、コレクタ抵抗を減少させることができる効果がある。
【００５９】
又、外部ベース領域及び真性ベース領域、そしてエミッタ領域を自己整列せきることができ、というわけで工程変動を減らすことができる効果がある。
【図面の簡単な説明】
【図１】 従来のバイポーラトランジスターの構造を示す断面図である。
【図２】 従来の他のバイポーラトランジスターの構造を示す断面図である。
【図３】 本発明の実施形態によるバイポーラトランジスターの製造方法において、第１導電型半導体基板内に第２導電型ウェル領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図４】 半導体基板をエッチングした段階を示すバイポーラトランジスターの構造の断面図である。
【図５】 ウェル領域の両側にトレンチを形成し、次いで、トレンチの両側壁に第１絶縁膜を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図６】 トレンチ下部に第２導電型不純物イオンを注入してトレンチ下部に高濃度第２導電型埋没層を形成し、トレンチを導電膜で充填してその導電膜を前記埋没層と電気的に接続させ、半導体基板全面に第２絶縁膜を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図７】 ウェル領域の中心部が覆われるように形成されたマスク層を使用して半導体基板全面に第１導電型不純物イオンを注入して外部ベース領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図８】 マスク層を使用して半導体基板上に素子隔離膜を形成し、マスク層を除去した段階を示すバイポーラトランジスターの構造の断面図である。
【図９】 素子隔離膜をマスクとして使用して第１導電型不純物イオンを注入して前記ウェル領域内に真性ベース領域を形成し、素子隔離膜をマスクとして使用して第２導電型不純物イオンを注入して前記真性ベース領域内にエミッター領域を形成した段階を示すバイポーラトランジスターの構造の断面図である。
【図１０】 本発明の実施形態によるバイポーラトランジスターの構造を示す断面図である。
【図１１】 本発明によるバイポーラトランジスターのグメルプロットを示したグラフである。
【図１２】 本発明によるバイポーラトランジスターのｈEFを示したグラフである。
【図１３】 本発明によるバイポーラトランジスターのＩ−Ｖ曲線を示したグラフである。
【符号の説明】
１００ ｐ型半導体基板（第１導電型半導体基板）
１０４ ｎ型ウェル領域（第２導電型ウェル領域）
１０８ トレンチ
１１０ 熱酸化膜（第１絶縁膜）
１１２ 高濃度ｎ埋没層（高濃度第２導電型埋没層）
１１４ 導電膜
１１６ 熱酸化膜（第２絶縁膜）
１１８ 窒化膜（マスク層）
１１９ フォトレジストパターン膜（マスク層）
１２０ 外部ベース領域
１２２ 素子隔離膜
１２４ 真性ベース領域
１２６ エミッター領域
Claims (12)
- 第１導電型半導体基板内に第２導電型ウェル領域を形成する段階と、
前記半導体基板をエッチングして前記ウェル領域の両側にトレンチを形成する段階と、
前記トレンチの両側壁に第１絶縁膜を形成する段階と、
前記トレンチ下部に第２導電型不純物イオンを注入して前記トレンチ下部に高濃度第２導電型埋没層を形成する段階と、
前記トレンチを導電膜で充填してその導電膜を前記埋没層と電気的に接続させる段階と、
前記半導体基板全面に第２絶縁膜を形成する段階と、
前記ウェル領域の中心部が覆われるように形成されたマスク層を使用して半導体基板全面に第１導電型不純物イオンを注入して外部ベース領域を形成する段階と、
前記マスク層を使用して半導体基板上に素子隔離膜を形成する段階と、
前記マスク層を除去する段階と、
前記素子隔離膜をマスクとして使用して第１導電型不純物イオンを注入して前記ウェル領域内に真性ベース領域を形成する段階と、
前記素子隔離膜をマスクとして使用して第２導電型不純物イオンを注入して前記真性ベース領域内にエミッター領域を形成する段階とを含むことを特徴とするバイポーラトランジスターの製造方法。 - 前記第１及び第２絶縁膜は、熱酸化膜であることを特徴とする請求項１に記載のバイポーラトランジスターの製造方法。
- 前記第１絶縁膜は、１０００〜２０００Å範囲内に形成されることを特徴とする請求項１に記載のバイポーラトランジスターの製造方法。
- 前記導電膜は、導電型ポリシリコン膜であることを特徴とする請求項１に記載のバイポーラトランジスターの製造方法。
- 前記トレンチを導電膜で充填する段階は、前記トレンチを含んで第１絶縁膜上にポリシリコン膜を形成する段階と、前記ポリシリコン膜を不純物イオンにドーピングさせる段階と、前記ドーピングされたポリシリコン膜をエッチングして前記トレンチ内に前記導電膜を形成する段階とを含むことを特徴とする請求項１に記載のバイポーラトランジスターの製造方法。
- 前記トレンチに充填された導電膜は、コレクタ層として作用することを特徴とする請求項１に記載のバイポーラトランジスターの製造方法。
- 第１導電型半導体基板と、
前記半導体基板内に形成された第２導電型ウェル領域と、
前記半導体基板内に前記ウェル領域の両側に形成されたアイソレーショントレンチと、
前記アイソレーショントレンチは、トレンチの両側壁に形成された絶縁膜及び前記トレンチに充填された導電膜を含み、
２つの隣接するアイソレーショントレンチの各下部を覆う２つの領域で形成され、前記ウェル領域と接するように形成された高濃度第２導電型埋没層と、
前記２つの領域は、相互電気的に連結されるように形成され、
前記隣接するアイソレーショントレンチの各々の一側であって、前記ウェル領域内に形成された外部ベース領域と、
前記外部ベース領域の間に、そしてウェル領域内に前記外部ベース領域に接触して形成された真性ベース領域と、
前記真性ベース領域上に形成されたエミッター領域と、
前記外部ベース領域、前記真性ベース領域及び前記アイソレーショントレンチ上に連続して形成された素子隔離膜とを含み、
前記導電膜と前記埋没層は電気的に連結してコレクター領域を構成することを特徴とするバイポーラトランジスター。 - 前記絶縁膜は、熱酸化膜であることを特徴とする請求項７に記載のバイポーラトランジスター。
- 前記絶縁膜は、１０００〜２０００Å範囲内に形成されることを特徴とする請求項７に記載のバイポーラトランジスター。
- 前記導電膜は、導電型ポリシリコン膜及びドーピングされたポリシリコン膜のいずれかであることを特徴とする請求項７に記載のバイポーラトランジスター。
- 前記導電膜は、コレクタ層として作用することを特徴とする請求項７に記載のバイポーラトランジスター。
- 前記埋没層は、前記ウェル領域の一部とオーバーラップされることを特徴とする請求項７に記載のバイポーラトランジスター。
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