JP3653963B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にバイポーラトランジスタを有する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体装置に用いられるトランジスタとしては、MOS電界効果トランジスタ(MOSFET)を用いるものと、バイポーラトランジスタを用いるものに大別される。MOSFETとしては、nチャネルMOSFET、pチャネルMOSFET、およびその両方を用いるCMOSFETとが用いられている。一方、バイポーラトランジスタとしては、npn接合型およびpnp接合型が用いられている。バイポーラトランジスタは、バイポーラトランジスタ自体が高速で動作し、さらにバイポーラトランジスタの伝達コンダクタンスが大きく、容量性負荷に対する駆動能力が大きいために、MOSFETと比較して高速動作が可能となっている。
【0003】
上記のバイポーラトランジスタのうち、従来例として、高耐圧縦型pnp接合型バイポーラトランジスタの断面図を図6(a)に示す。p型半導体基板1の上層にn型エピタシシャル層20が形成されており、絶縁膜40により被覆されている。p+ 型埋め込み層11およびp+ 型分離層23により素子間の電気的な絶縁(分離)がされた領域において、p型半導体基板1とn型エピタキシャル層20の界面近傍からp型半導体基板1のかけてn- 型ポケット2が形成されており、その上層にp+ 型埋め込み層10が形成され、n型エピタシシャル層20の表面からp+ 型埋め込み層10に達するp型ウェル21と接続している。p型ウェル21中にはn+ 型グラフトベース24およびn型ベース25が形成され、絶縁膜40の開口部からベース取り出し電極Bに接続している。また、n型ベース25中にはp+ 型エミッタ26が形成されており、エミッタ取り出し電極Eに接続している。一方、p型ウェル21中には、p+ 型埋め込み層10に接続するようにp+ 型プラグ22が形成されており、その中にp+ 型コレクタ27が形成されており、コレクタ取り出し電極Cに接続している。
【0004】
上記の高耐圧縦型pnp接合型バイポーラトランジスタにおいては、実用上、n- 型ポケット2には電源電圧、p型半導体基板1には接地電圧、コレクタ部となるp+ 型埋め込み層10には接地電圧〜電源電圧がそれぞれ印加されて使用される。高い電源電圧で使用するためには、n- 型ポケット2とp+ 型埋め込み層10の間、p型半導体基板1とp+ 型埋め込み層10の間、およびn- 型ポケット2とp型半導体基板1の間の接合におけるブレークダウン耐圧を高く設定する必要がある。
【0005】
ここで、各層における導電性不純物の相対濃度を図6(b)に示す。コレクタ部となるp+ 型埋め込み層10は、コレクタ電流の大部分が流れる領域であり、コレクタ抵抗を下げるために通常p型導電性不純物を高濃度に含有するように形成される。また、pn接合においてはp側あるいはn側の一方の導電性不純物濃度を低くするほどブレークダウン耐圧が高くなることから、n- 型ポケット2はn型導電性不純物を低濃度に含有させて形成される。
【0006】
さらに、p型半導体基板1とp+ 型埋め込み層10の間の耐圧は、その間に形成されているn- 型ポケット2の含有する導電性不純物量の総計により左右され、導電性不純物量の総計が少ないほどパンチスルーが起きやすく、耐圧が下がってしまう。従って、n- 型ポケット2としては、導電性不純物を低濃度に含有させながら導電性不純物量の総計を上げる必要があり、このために深さ方向に幅を広くして形成する必要がある。例えば、100Vクラスの耐圧を満足するためには、n- 型ポケット2のピーク濃度を1×1016/ cm-3程度にして深さ方向の幅を7〜9μm以上にする必要がある。
【0007】
上記の高耐圧縦型pnp接合型バイポーラトランジスタの製造方法について説明する。まず、図7(a)に示すように、p型半導体基板1にn型の導電性不純物をイオン注入し、n- 型ポケット2を形成する。
【0008】
次に、図7(b)に示すように、例えば1200℃で100時間の高温長時間の熱処理により、少なくともp型半導体基板1の表面から14〜16μmの深さまで達するようにn- 型ポケット2中の導電性不純物を拡散させる。これにより、後工程でp+ 型埋め込み層を拡散形成した時のn- 型ポケット2の深さ方向の幅を7〜9μm以上とすることができる。
【0009】
次に、図7(c)に示すように、p型の導電性不純物をイオン注入して熱処理により拡散させることで、n- 型ポケット2中にp+ 型埋め込み層10を、また、素子分離領域に素子分離用のp+ 型埋め込み層11を拡散形成する。
【0010】
次に、図8(d)に示すように、p型半導体基板1の上層にエピタキシャル成長法により、n型のエピタキシャル層20を形成する。
【0011】
次に、図8(e)に示すように、p型の導電性不純物をイオン注入して熱処理により拡散させることで、n型エピタシシャル層20の表面からp+ 型埋め込み層10に達するp型ウェル21を形成し、さらにp型ウェル21中にp+ 型埋め込み層10に達するp+ 型プラグ22を、素子分離領域にp+ 型埋め込み層11に達するp+ 型分離層23をそれぞれ形成する。
【0012】
以降の工程としては、例えばp型ウェル21中にはn+ 型グラフトベース24およびn型ベース25を形成し、n型ベース25中にp+ 型エミッタ26を形成し、また、p+ 型プラグ22中にp+ 型コレクタ27を形成して、それぞれに接続するベース取り出し電極B、エミッタ取り出し電極Eおよびコレクタ取り出し電極Cを形成して、図6(a)に示す高耐圧縦型pnp接合型バイポーラトランジスタが形成される。
【0013】
【発明が解決しようとする課題】
しかしながら、上記の従来の高耐圧縦型pnp接合型バイポーラトランジスタの製造方法においては、導電性不純物を低濃度に含有し、深さ方向に幅を広くしてn- 型ポケット2を形成するために、例えば1200℃で100時間という高温長時間の熱処理工程が必要であり、完成までの期間が増加し、拡散炉の処理能力が減少するために生産性が著しく悪い。
【0014】
上記の長い熱処理工程時間を短縮するために、熱処理温度を上げる方法が考えられるが、通常の石英炉芯管では高温処理による変形が生じやすくなるので交換頻度が増加し、生産性が下がってしまう。また、変形しにくい炉芯管として炭化シリコン(SiC)を用いる方法が考えられるが、現状では大口径化が難しいという問題がある。
【0015】
本発明は上記の問題点を鑑みてなされたものであり、従って、本発明は、生産性を改善して製造することが可能な深さ方向に広い幅を有する分離層(拡散層)を有する半導体装置およびその製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、第1導電型の半導体基板と、前記半導体基板に形成された第2導電型の第1拡散層と、前記半導体基板上に形成された第1半導体層と、前記第1半導体層中に形成され、前記第1拡散層と接続するように形成された第2導電型の第2拡散層と、前記第1半導体層上に形成された第2半導体層と、分離層として機能する前記第1拡散層および前記第2拡散層により前記半導体基板から電気的に分離された前記第2半導体層に、前記半導体基板から電気的に分離されて形成されたトランジスタとを有する。
【0017】
上記の本発明の半導体装置は、第1導電型の半導体基板と第1半導体層中に形成された第2導電型の第1拡散層および第2拡散層を、半導体基板と第2半導体層を分離する分離層として機能させることができる。これは、逆バイアスされたpn接合が高抵抗を示すことを利用したものである。従来の深さ方法に幅の広い分離層を第1拡散層および第2拡散層の2つに分けて形成することができるので、第1拡散層と第2拡散層のそれぞれを浅く形成することが可能となる。第1拡散層および第2拡散層は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【0018】
上記の本発明の半導体装置は、好適には、前記第1半導体層が複数の半導体層の積層体であり、前記第2拡散層が前記複数の半導体層中のそれぞれに形成された第2導電型の複数の拡散層から構成される。これにより、第2拡散層を構成する個々の拡散層はさらに浅くして形成することが可能となり、第1拡散層および第2拡散層からなる分離層を形成するための熱処理量を削減し、低温化とともに処理時間をさらに短縮できる。
【0019】
上記の本発明の半導体装置は、好適には、前記トランジスタとして、前記分離層の上層に形成されたコレクタ領域となる第1導電型の埋め込み層と、前記第1導電型の埋め込み層と接続するように形成された第1導電型のウェルと、前記ウェル中に形成された第2導電型のベース領域と、前記ベース領域中に形成された第1導電型のエミッタ領域とを有するバイポーラトランジスタが形成されている。コレクタ領域、ベース領域およびエミッタ領域を有して、バイポーラトランジスタを構成することができる。
【0020】
上記の本発明の半導体装置は、好適には、前記トランジスタとして、前記第2半導体層の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部の前記第2半導体層中に形成されたソース・ドレイン領域とを有する電界効果トランジスタが形成されている。ゲート絶縁膜、ゲート電極およびソース・ドレイン領域を有して、電界効果トランジスタを構成することができる。
【0021】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、第1導電型の半導体基板に第2導電型の第1拡散層を形成する工程と、前記半導体基板上に第1半導体層を形成する工程と、前記第1半導体層中に前記第1拡散層と接続するように第2導電型の第2拡散層を形成する工程と、前記第1半導体層の上層に第2半導体層を形成する工程と、分離層として機能する前記第1拡散層および前記第2拡散層により前記半導体基板から電気的に分離された前記第2半導体層に、前記半導体基板から電気的に分離されたトランジスタを形成する工程とを有する。
【0022】
上記の本発明の半導体装置の製造方法は、第1導電型の半導体基板に第2導電型の第1拡散層を形成し、半導体基板上に第1半導体層を形成し、第1半導体層中に第1拡散層と接続するように第2導電型の第2拡散層を形成する。次に、第1半導体層の上層に第2半導体層を形成して、第1拡散層および第2拡散層を半導体基板と第2半導体層の分離層とする。さらに、分離層として機能する第1拡散層および第2拡散層により半導体基板から電気的に分離された第2半導体層に、半導体基板から電気的に分離されたトランジスタを形成する。
【0023】
上記の本発明の半導体装置の製造方法によれば、従来の深さ方法に幅の広い分離層を第1拡散層および第2拡散層の2つに分けて形成することができるので、第1拡散層と第2拡散層のそれぞれを浅く形成することが可能となる。従来の分離層を形成する工程よりも短時間で第1拡散層および第2拡散層を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【0024】
上記の本発明の半導体装置の製造方法は、好適には、前記第1半導体層を形成する工程および前記第2拡散層を形成する工程においては、半導体層の形成および前記半導体層中への第2導電型の拡散層の形成を2回以上繰り返すことにより、複数の半導体層の積層体である第1半導体層と、前記複数の半導体層中のそれぞれに形成された第2導電型の複数の拡散層から構成される第2拡散層とを形成する。これにより、第2拡散層を構成する個々の拡散層はさらに浅くして形成することが可能となり、第1拡散層および第2拡散層からなる分離層を形成するための熱処理量を削減し、低温化とともに処理時間をさらに短縮できる。
【0025】
上記の本発明の半導体装置の製造方法は、好適には、前記第2拡散層を形成する工程の後、前記第2半導体層を形成する工程の前に、コレクタ領域となる第1導電型の埋め込み層を形成する工程をさらに有し、前記第2半導体層を形成する工程の後に、前記第1導電型の埋め込み層と接続するように第1導電型のウェルを形成する工程と、前記ウェル中に第2導電型のベース領域を形成する工程と、前記ベース領域中に第1導電型のエミッタ領域を形成する工程とをさらに有し、前記トランジスタとして、バイポーラトランジスタを形成する。これにより、第2半導体層に、コレクタ領域、ベース領域およびエミッタ領域を有するバイポーラトランジスタを形成することができる。
【0026】
上記の本発明の半導体装置の製造方法は、好適には、前記第2半導体層を形成する工程の後に、前記第2半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の両側部の前記第2半導体層中にソース・ドレイン領域を形成する工程とを有し、前記トランジスタとして、電界効果トランジスタを形成する。これにより、第2半導体層に、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域を有する電界効果トランジスタを形成することができる。
【0027】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について図面を参照して下記に説明する。
【0028】
第1実施形態
図1(a)は本実施形態の高耐圧縦型pnp接合型バイポーラトランジスタを有する半導体装置の断面図である。p型半導体基板1の上層に第1n型エピタシシャル層(第1半導体層)3および第2n型エピタシシャル層(第2半導体層)20が積層して形成されており、絶縁膜40により被覆されている。p+ 型埋め込み層11およびp+ 型分離層23により素子間の電気的な絶縁(分離)がされた領域において、p型半導体基板1と第1n型エピタキシャル層3の界面近傍からp型半導体基板1のかけて第1n- 型ポケット2が形成されており、第1n型エピタキシャル層3中に第2n- 型ポケット4が形成されており、第1n- 型ポケット2と第2n- 型ポケット4は互いに重なり合う領域を有して接続している。
【0029】
また、第2n- 型ポケット4の上層にp+ 型埋め込み層10が形成され、第2n型エピタシシャル層20の表面からp+ 型埋め込み層10に達するp型ウェル21と接続している。p型ウェル21中にはn+ 型グラフトベース24およびn型ベース25が形成され、絶縁膜40の開口部からベース取り出し電極Bに接続している。また、n型ベース25中にはp+ 型エミッタ26が形成されており、エミッタ取り出し電極Eに接続している。一方、p型ウェル21中には、p+ 型埋め込み層10に接続するようにp+ 型プラグ22が形成されており、その中にp+ 型コレクタ27が形成されており、コレクタ取り出し電極Cに接続している。
【0030】
上記の高耐圧縦型pnp接合型バイポーラトランジスタを有する本実施形態の半導体装置においては、p型半導体基板1と第1n型エピタキシャル層3中に形成された第1n- 型ポケット2と第2n- 型ポケット4を、p型半導体基板1と第2n型エピタシシャル層20を分離する分離層として機能させることができる。これは、逆バイアスをかけたpn接合が高抵抗を示すことを利用したものである。例えば、第1n- 型ポケット2および第2n- 型ポケット4には電源電圧、p型半導体基板1には接地電圧、コレクタ部となるp+ 型埋め込み層10には接地電圧〜電源電圧がそれぞれ印加されて使用される。
【0031】
ここで、各層における導電性不純物の相対濃度を図1(b)に示す。コレクタ部となるp+ 型埋め込み層10は、コレクタ電流の大部分が流れる領域であり、コレクタ抵抗を下げるために通常p型導電性不純物を高濃度に含有するように形成される。また、pn接合においてはp側あるいはn側の一方の導電性不純物濃度を低くするほどブレークダウン耐圧が高くなることから、第1n- 型ポケット2および第2n- 型ポケット4はn型導電性不純物を低濃度に含有させて形成される。
【0032】
また、p型半導体基板1とp+ 型埋め込み層10の間の耐圧は、その間に形成されている第1n- 型ポケット2および第2n- 型ポケット4の含有する導電性不純物量の総計により左右されるが、第1n- 型ポケット2と第2n- 型ポケット4から構成される分離層は深さ方向に広い幅を有しており、第1n- 型ポケット2と第2n- 型ポケット4の中に含有される導電性不純物の総計を十分な値以上にすることが可能となり、パンチスルー耐圧を向上することができる。例えばピーク濃度を1×1016/ cm-3程度にして、第1n- 型ポケット2の深さ方向の幅を7〜9μm以上とすることで、100Vクラスの耐圧を満足することができる。
【0033】
上記の本実施形態の半導体装置の製造方法について説明する。まず、図2(a)に示すように、p型半導体基板1にn型の導電性不純物をイオン注入し、熱処理により導電性不純物を拡散させて第1n- 型ポケット2を形成する。
【0034】
次に、図2(b)に示すように、エピタキシャル成長法によりp型半導体基板1の上層に第1n型エピタシシャル層(第1半導体層)3を形成する。
【0035】
次に、図2(c)に示すように、第1n型エピタシシャル層3にn型の導電性不純物をイオン注入し、熱処理により導電性不純物を拡散させて、第1n- 型ポケット2と接続するように第2n- 型ポケット4を形成する。このとき、第1n型エピタシシャル層3の膜厚を7μmとすると、例えば1200℃20時間程度の熱処理により拡散させることができる。
【0036】
次に、図2(d)に示すように、p型の導電性不純物をイオン注入して熱処理により拡散させることで、第2n- 型ポケット4中にp+ 型埋め込み層10を、また、素子分離領域に素子分離用のp+ 型埋め込み層11を拡散形成する。
【0037】
次に、図3(e)に示すように、第1n型エピタシシャル層3の上層にエピタキシャル成長法により、第2n型エピタキシャル層20を形成する。
【0038】
次に、図3(f)に示すように、p型の導電性不純物をイオン注入して熱処理により拡散させることで、第2n型エピタシシャル層20の表面からp+ 型埋め込み層10に達するp型ウェル21を形成し、さらにp型ウェル21中にp+ 型埋め込み層10に達するp+ 型プラグ22を、素子分離領域にp+ 型埋め込み層11に達するp+ 型分離層23をそれぞれ形成する。このときの熱処理においては、p+ 型埋め込み層10およびp+ 型埋め込み層11に含有される不純物なども第2n型エピタキシャル層20中に拡散して、図面に示すような拡散層の形状となる。
【0039】
以降の工程としては、例えばp型ウェル21中にはn+ 型グラフトベース24およびn型ベース25を形成し、また、p+ 型プラグ22中にp+ 型コレクタ27を形成して、例えばCVD(Chemical Vapor Deposition )法により酸化シリコンの絶縁膜40を形成し、不純物の活性化のために熱処理により拡散を行い、その後でn型ベース25中にp+ 型エミッタ26を形成し、絶縁膜40にベース領域、エミッタ領域およびコレクタ領域を選択的に開口してそれぞれに接続するベース取り出し電極B、エミッタ取り出し電極Eおよびコレクタ取り出し電極Cを形成して、図1(a)に示す高耐圧縦型pnp接合型バイポーラトランジスタが形成される。その後にさらに上層配線などを形成して所望の半導体装置をすることができる。
【0040】
上記の本実施形態の高耐圧縦型pnp接合型バイポーラトランジスタを有する半導体装置は、従来の深さ方法に幅の広い分離層を第1n- 型ポケット2および第2n- 型ポケット4の2つに分けて形成することができるので、第1n- 型ポケット2および第2n- 型ポケット4のそれぞれを浅く形成することが可能となる。第1n- 型ポケット2および第2n- 型ポケット4は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【0041】
第2実施形態
図4は本実施形態の高耐圧縦型pnp接合型バイポーラトランジスタを有する半導体装置の断面図であり、実質的に第1実施形態の半導体装置と同様であり、第1実施形態の半導体装置と異なる点として、p型半導体基板1の上層に形成されている第1半導体層が下側第1n型エピタシシャル層3および上側第1n型エピタシシャル層5の積層体となっており、下側第1n型エピタキシャル層3中に下側第2n- 型ポケット4が形成されており、上側第1n型エピタキシャル層5中に上側第2n- 型ポケット6が形成されており、第1n- 型ポケット2、下側第2n- 型ポケット4および上側第2n- 型ポケット6は重なり合う領域を有して接続している。
【0042】
上記の本実施形態の半導体装置においても、第1実施形態と同様に、第1n- 型ポケット2、下側第2n- 型ポケット4および上側第2n- 型ポケット6を、p型半導体基板1と第2n型エピタシシャル層20を分離する分離層として機能させることができる。
【0043】
上記の本実施形態の半導体装置の製造方法としては、p型半導体基板1の上層に下側第1n型エピタシシャル層3を形成した後にイオン注入して熱処理により拡散させることで下側第2n- 型ポケット4を形成し、その上層に上側第1n型エピタシシャル層5を形成し、イオン注入して熱処理により拡散させることで上側第2n- 型ポケット6を形成する。この他の工程は、実質的に第1実施形態の製造方法と同様である。
【0044】
上記の本実施形態の半導体装置の製造方法によれば、下側第2n- 型ポケット4および上側第2n- 型ポケット6の拡散のための熱処理工程において、下側第1n型エピタシシャル層3を5μm、上側第1n型エピタシシャル層5を5μmの膜厚とすると、例えば1200℃で6〜7時間程度の短時間の熱処理により拡散させることができる。この場合、上側第1n型エピタシシャル層5の形成工程においては、表面濃度が1×1016/ cm-3程度となるように不純物量を選定でき、拡散時間は1000℃で30分程度とすることができる。
【0045】
第3実施形態
図5は本実施形態の高耐圧型の電界効果MOSトランジスタを有する半導体装置の断面図であり、p型半導体基板1の上層に第1n型エピタシシャル層(第1半導体層)3および第2n型エピタシシャル層(第2半導体層)20が積層して形成されており、絶縁膜40により被覆されている。p+ 型埋め込み層11、p+ 型分離層23および素子分離絶縁膜41により素子間の電気的な絶縁(分離)がされた領域において、p型半導体基板1と第1n型エピタキシャル層3の界面近傍からp型半導体基板1のかけて第1n- 型ポケット2が形成されており、第1n型エピタキシャル層3中に第2n- 型ポケット4が形成されており、第1n- 型ポケット2と第2n- 型ポケット4は互いに重なり合う領域を有して接続している。
【0046】
また、第2n- 型ポケット4の上層にp+ 型埋め込み層10が形成され、第2n型エピタシシャル層20の表面からp+ 型埋め込み層10に達するp型ウェル21と接続している。p型ウェル21上にゲート絶縁膜42を介してゲート電極Gが形成されている。ゲート電極Gの一方の側部のp型ウェル21中にはp+ 拡散層28とn+ 拡散層29からなるソース領域が形成されており、ソース電極Sに接続している。また、ゲート電極Gの他方の側部の第2n型エピタシシャル層20には、n型拡散層30が形成され、その中にn+ 拡散層31が形成され、ドレイン電極Dに接続している。以上で、ゲート絶縁膜42の下部にあたるp型ウェル21領域がチャネル形成領域となる電界効果トランジスタとなる。
【0047】
上記の本実施形態の半導体装置は、ゲート電極Gやソース・ドレイン領域を除いて、第1実施形態と同様にして形成することができ、従来の分離層を形成する工程よりも短時間で第1n- 型ポケット2および第2n- 型ポケット4を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。
【0048】
本発明の半導体装置およびその製造方法は、上記の実施の形態に限定されない。例えば、バイポーラトランジスタとしてpnp接合型について説明しているが、npn接合型でもよい。この場合は、n型不純物とp型不純物を入れ替えることで形成することができる。また、第1半導体層としては、実施形態においてはn型としているが、p型でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0049】
【発明の効果】
本発明の半導体装置によれば、第1導電型の半導体基板と第1半導体層中に形成された第2導電型の第1拡散層および第2拡散層を、半導体基板と第2半導体層を分離する分離層として機能させることができる。従来の深さ方法に幅の広い分離層を第1拡散層および第2拡散層の2つに分けて形成することができるので、第1拡散層と第2拡散層のそれぞれを浅く形成することが可能となる。第1拡散層および第2拡散層は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。
【0050】
本発明の半導体装置の製造方法によれば、従来の深さ方法に幅の広い分離層を第1拡散層および第2拡散層の2つに分けて形成することができるので、第1拡散層と第2拡散層のそれぞれを浅く形成することが可能となる。従来の分離層を形成する工程よりも短時間で第1拡散層および第2拡散層を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるという問題などを生じない。
【図面の簡単な説明】
【図1】図1(a)は本発明の第1実施形態にかかる半導体装置の断面図であり、図1(b)は図1(a)に示す半導体装置の拡散層中の相対的な不純物の濃度のプロファイルを示す模式図である。
【図2】図2は本発明の第1実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、(a)は第1n- 型ポケットの形成工程まで、(b)は第1n型エピタキシャル層の形成工程まで、(c)は第2n- 型ポケットの形成工程まで、(d)はp+ 型埋め込み層の形成工程までを示す。
【図3】図3は図2の続きの工程を示す断面図であり、(e)は第2n型エピタキシャル層の形成工程まで、(f)はp+ 型プラグおよびp+ 型分離層の形成工程までを示す。
【図4】図4は本発明の第2実施形態にかかる半導体装置の断面図である。
【図5】図5は本発明の第3実施形態にかかる半導体装置の断面図である。
【図6】図6(a)は従来例にかかる半導体装置の断面図であり、図6(b)は図6(a)に示す半導体装置の拡散層中の相対的な不純物の濃度のプロファイルを示す模式図である。
【図7】図7は従来例にかかる半導体装置の製造方法の製造工程を示す断面図であり、(a)はn- 型ポケットの形成工程まで、(b)はn- 型ポケットの拡散工程まで、(c)はp+ 型埋め込み層の形成工程までを示す。
【図8】図8は図7の続きの工程を示す断面図であり、(d)はn型エピタキシャル層の形成工程まで、(e)はp+ 型プラグおよびp+ 型分離層の形成工程までを示す。
【符号の説明】
1…p型半導体基板、2…第1n- 型ポケット、3…(下側)第1n型エピタキシャル層、4…(下側)第2n- 型ポケット、5…上側第1n型エピタシシャル層、6…上側第2n- 型ポケット、10,11…p+ 型埋め込み層、20…第2n型エピタシシャル層、21…p型ウェル、22…p+ 型プラグ、23…p+ 型分離層、24…n+ 型グラフトベース、25…n型ベース、26…p+ 型エミッタ、27…p+ 型コレクタ、28…p+ 拡散層、29…n+ 拡散層、30…n型拡散膜、31…n+ 拡散層、40…絶縁膜、41…素子分離絶縁膜、42…ゲート絶縁膜、E…エミッタ取り出し電極、B…ベース取り出し電極、C…コレクタ取り出し電極、G…ゲート電極、S…ソース電極、D…ドレイン電極。
Claims (8)
- 第1導電型の半導体基板と、
前記半導体基板に形成された第2導電型の第1拡散層と、
前記半導体基板上に形成された第1半導体層と、
前記第1半導体層中に形成され、前記第1拡散層と接続するように形成された第2導電型の第2拡散層と、
前記第1半導体層上に形成された第2半導体層と、
分離層として機能する前記第1拡散層および前記第2拡散層により前記半導体基板から電気的に分離された前記第2半導体層に、前記半導体基板から電気的に分離されて形成されたトランジスタと
を有する半導体装置。 - 前記第1半導体層が複数の半導体層の積層体であり、
前記第2拡散層が前記複数の半導体層中のそれぞれに形成された第2導電型の複数の拡散層から構成される
請求項1記載の半導体装置。 - 前記トランジスタとして、前記分離層の上層に形成されたコレクタ領域となる第1導電型の埋め込み層と、前記第1導電型の埋め込み層と接続するように形成された第1導電型のウェルと、前記ウェル中に形成された第2導電型のベース領域と、前記ベース領域中に形成された第1導電型のエミッタ領域とを有するバイポーラトランジスタが形成されている
請求項1記載の半導体装置。 - 前記トランジスタとして、前記第2半導体層の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部の前記第2半導体層中に形成されたソース・ドレイン領域とを有する電界効果トランジスタが形成されている
請求項1記載の半導体装置。 - 第1導電型の半導体基板に第2導電型の第1拡散層を形成する工程と、
前記半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層中に前記第1拡散層と接続するように第2導電型の第2拡散層を形成する工程と、
前記第1半導体層の上層に第2半導体層を形成する工程と、
分離層として機能する前記第1拡散層および前記第2拡散層により前記半導体基板から電気的に分離された前記第2半導体層に、前記半導体基板から電気的に分離されたトランジスタを形成する工程と
を有する
半導体装置の製造方法。 - 前記第1半導体層を形成する工程および前記第2拡散層を形成する工程においては、半導体層の形成および前記半導体層中への第2導電型の拡散層の形成を2回以上繰り返すことにより、複数の半導体層の積層体である第1半導体層と、前記複数の半導体層中のそれぞれに形成された第2導電型の複数の拡散層から構成される第2拡散層とを形成する
請求項5記載の半導体装置の製造方法。 - 前記第2拡散層を形成する工程の後、前記第2半導体層を形成する工程の前に、コレクタ領域となる第1導電型の埋め込み層を形成する工程をさらに有し、
前記第2半導体層を形成する工程の後に、前記第1導電型の埋め込み層と接続するように第1導電型のウェルを形成する工程と、前記ウェル中に第2導電型のベース領域を形成する工程と、前記ベース領域中に第1導電型のエミッタ領域を形成する工程とをさらに有し、
前記トランジスタとしてバイポーラトランジスタを形成する
請求項5記載の半導体装置の製造方法。 - 前記第2半導体層を形成する工程の後に、前記第2半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の両側部の前記第2半導体層中にソース・ドレイン領域を形成する工程とを有し、
前記トランジスタとして電界効果トランジスタを形成する
請求項5記載の半導体装置の製造方法。
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