JP3490353B2 - 表示用駆動装置およびその製造方法ならびにそれを用いた液晶モジュール - Google Patents
表示用駆動装置およびその製造方法ならびにそれを用いた液晶モジュールInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、画像の表示素子を
駆動する駆動装置に係り、特にゲートドライバおよびソ
ースドライバとして液晶モジュールに搭載される液晶ド
ライバの接続形態と信号供給形態とに関するものであ
る。
駆動する駆動装置に係り、特にゲートドライバおよびソ
ースドライバとして液晶モジュールに搭載される液晶ド
ライバの接続形態と信号供給形態とに関するものであ
る。
【０００２】
【従来の技術】従来のＴＦＴ−ＬＣＤモジュール（液晶
モジュール）について図１８を参照しながら以下に説明
する。同図のＴＦＴ−ＬＣＤモジュール５０１は、ゲー
トドライバ群（ゲート電極駆動回路）５３０、ソースド
ライバ群（ソース電極駆動回路）５４０、液晶パネル５
５０、コントローラ５１０、および液晶駆動電源回路５
２０から構成される。
モジュール）について図１８を参照しながら以下に説明
する。同図のＴＦＴ−ＬＣＤモジュール５０１は、ゲー
トドライバ群（ゲート電極駆動回路）５３０、ソースド
ライバ群（ソース電極駆動回路）５４０、液晶パネル５
５０、コントローラ５１０、および液晶駆動電源回路５
２０から構成される。
【０００３】ゲートドライバ群５３０は、液晶パネル５
５０のゲートバスラインを駆動する多出力数のＬＳＩチ
ップであるｍ個のゲートドライバＧ１・Ｇ２・…・Ｇｍ
からなる。各ゲートドライバは、ＬＳＩチップの各入出
力端子と他の構成部品の電極とを接続するために、後述
するようにテープキャリアと呼ばれる絶縁フィルム上に
微細間隔でレイアウトされた銅箔配線と、ＬＳＩチップ
の固定および防湿を目的とした封止樹脂とからなるＴＣ
Ｐ（テープキャリアパッケージ）に実装されている。
５０のゲートバスラインを駆動する多出力数のＬＳＩチ
ップであるｍ個のゲートドライバＧ１・Ｇ２・…・Ｇｍ
からなる。各ゲートドライバは、ＬＳＩチップの各入出
力端子と他の構成部品の電極とを接続するために、後述
するようにテープキャリアと呼ばれる絶縁フィルム上に
微細間隔でレイアウトされた銅箔配線と、ＬＳＩチップ
の固定および防湿を目的とした封止樹脂とからなるＴＣ
Ｐ（テープキャリアパッケージ）に実装されている。
【０００４】ソースドライバ群５４０は、液晶パネル５
５０のソースバスラインを駆動する多出力数のＬＳＩチ
ップであるｎ個のソースドライバＳ１・Ｓ２・…・Ｓｎ
からなる。各ソースドライバもゲートドライバＧ１・Ｇ
２・…・Ｇｍと同様にＴＣＰに実装されている。
５０のソースバスラインを駆動する多出力数のＬＳＩチ
ップであるｎ個のソースドライバＳ１・Ｓ２・…・Ｓｎ
からなる。各ソースドライバもゲートドライバＧ１・Ｇ
２・…・Ｇｍと同様にＴＣＰに実装されている。
【０００５】液晶パネル５５０は図１９に示すような等
価回路で示される。同図に示すように、液晶パネル５５
０は液晶層を有してマトリクス状に配置された画素と、
画素を駆動するＴＦＴ（Thin Film Transistor：薄膜ト
ランジスタ）からなる。ＴＦＴのゲート電極には液晶パ
ネル５５０で水平方向に配されたゲートバスラインが接
続され、ソース電極には垂直方向に配されたソースバス
ラインが接続されている。画素側では、ＴＦＴのドレイ
ン電極に接続された電極が表示電極となり、液晶層を挟
んでこの表示電極に対向する電極が全画素に対する共通
電極（コモン電極）となっている。また、表示電極とゲ
ートバスラインとの間には補助容量が形成される。
価回路で示される。同図に示すように、液晶パネル５５
０は液晶層を有してマトリクス状に配置された画素と、
画素を駆動するＴＦＴ（Thin Film Transistor：薄膜ト
ランジスタ）からなる。ＴＦＴのゲート電極には液晶パ
ネル５５０で水平方向に配されたゲートバスラインが接
続され、ソース電極には垂直方向に配されたソースバス
ラインが接続されている。画素側では、ＴＦＴのドレイ
ン電極に接続された電極が表示電極となり、液晶層を挟
んでこの表示電極に対向する電極が全画素に対する共通
電極（コモン電極）となっている。また、表示電極とゲ
ートバスラインとの間には補助容量が形成される。
【０００６】ＴＦＴのゲート電極に正電圧が印加される
（通常ゲートドライバ群５３０からゲートバスラインを
介して印加される）とＴＦＴがＯＮ状態となり、ソース
電極に印加された電圧（通常ソースドライバ群５４０か
らソースバスラインを介して印加される）により表示電
極と共通電極との間に形成された液晶負荷容量が充電さ
れる。また、ゲート電極に負電圧が印加されるとＴＦＴ
がＯＦＦ状態となり、その時点までにソースバスライン
に印加されていた電圧が液晶負荷容量に保持される。
（通常ゲートドライバ群５３０からゲートバスラインを
介して印加される）とＴＦＴがＯＮ状態となり、ソース
電極に印加された電圧（通常ソースドライバ群５４０か
らソースバスラインを介して印加される）により表示電
極と共通電極との間に形成された液晶負荷容量が充電さ
れる。また、ゲート電極に負電圧が印加されるとＴＦＴ
がＯＦＦ状態となり、その時点までにソースバスライン
に印加されていた電圧が液晶負荷容量に保持される。
【０００７】このように、書き込みたい電圧をソース電
極に与えてゲート電圧を制御することにより、画素に所
望の電圧を保持させておくことができる。液晶層はこの
保持電圧に応じて透過率が変化するので、図２０に示す
ように液晶層の背面側からバックライト光を照射してカ
ラー・フィルタを通過させ、画像表示を行うようになっ
ている。
極に与えてゲート電圧を制御することにより、画素に所
望の電圧を保持させておくことができる。液晶層はこの
保持電圧に応じて透過率が変化するので、図２０に示す
ように液晶層の背面側からバックライト光を照射してカ
ラー・フィルタを通過させ、画像表示を行うようになっ
ている。
【０００８】コントローラ５１０は、外部（ホストシス
テム）からの同期信号を基準として、ゲートドライバ群
５３０での走査パルスの発生とソースドライバ群５４０
での駆動制御信号のタイミング制御を行うものであっ
て、スタートパルス信号ＳＰGおよびクロック信号ＣＬ
G などのゲートドライバ群５３０用のタイミング信号
や、スタートパルス信号ＳＰD およびクロック信号ＣＬ
D などのソースドライバ群５４０用のタイミング信号な
どを供給する。液晶駆動電源回路５２０は、外部電源か
ら電力を受けてゲートドライバ群５３０、ソースドライ
バ群５４０、および液晶パネル５５０の共通電極（コモ
ン電極）に適した電力やデータの供給を行うものであっ
て、電源電圧ＶＤＤ・ＶＣＣ・ＧＮＤおよびアナログ映
像信号としてのビデオ信号Ｖｉｄｅｏを供給する。
テム）からの同期信号を基準として、ゲートドライバ群
５３０での走査パルスの発生とソースドライバ群５４０
での駆動制御信号のタイミング制御を行うものであっ
て、スタートパルス信号ＳＰGおよびクロック信号ＣＬ
G などのゲートドライバ群５３０用のタイミング信号
や、スタートパルス信号ＳＰD およびクロック信号ＣＬ
D などのソースドライバ群５４０用のタイミング信号な
どを供給する。液晶駆動電源回路５２０は、外部電源か
ら電力を受けてゲートドライバ群５３０、ソースドライ
バ群５４０、および液晶パネル５５０の共通電極（コモ
ン電極）に適した電力やデータの供給を行うものであっ
て、電源電圧ＶＤＤ・ＶＣＣ・ＧＮＤおよびアナログ映
像信号としてのビデオ信号Ｖｉｄｅｏを供給する。
【０００９】次に、図２１および図２２を用いてゲート
ドライバ群５３０のより詳細な説明を行う。
ドライバ群５３０のより詳細な説明を行う。
【００１０】ゲートドライバ群５３０は、図２１に示す
ようにゲートドライバＧ１・Ｇ２・…・Ｇｍがそれぞれ
ＴＣＰｇ１・ｇ２・…・ｇｍに実装された状態で縦続接
続され、液晶パネル５５０とプリント基板とを電気的に
接続している。各ＴＣＰの液晶パネル５５０に対する入
力側となるアウターリード端子はプリント基板に接続さ
れ、出力側のアウターリード端子は液晶パネル５５０に
接続されている。また、ここではコントローラ５１０を
液晶駆動電源回路５２０を含んだものとして図示してお
り、このコントローラ５１０からゲートドライバ群５３
０への信号供給は、通常、全ての信号についてゲートド
ライバ群５３０の一端のゲートドライバから他端のゲー
トドライバへ向かう方向に行われるようになっている。
すなわち、同図においては、ゲートドライバＧ１のゲー
トドライバ群５３０端部側の入出力端子ＳＰ１・ＣＬ
１、入力端子ＲＬ１、および電源端子ＶＤＤ１・ＶＣＣ
１・ＧＮＤ１がコントローラ５１０に接続されており、
全ての信号がまずゲートドライバＧ１に入力され、その
出力がゲートドライバＧ２に入力され、以降ゲートドラ
イバＧｍまで順次供給されるといった形態を取り、プリ
ント基板上の配線、各ＴＣＰ上の配線、および各ゲート
ドライバの内部配線を用いてこの信号伝搬を行う。
ようにゲートドライバＧ１・Ｇ２・…・Ｇｍがそれぞれ
ＴＣＰｇ１・ｇ２・…・ｇｍに実装された状態で縦続接
続され、液晶パネル５５０とプリント基板とを電気的に
接続している。各ＴＣＰの液晶パネル５５０に対する入
力側となるアウターリード端子はプリント基板に接続さ
れ、出力側のアウターリード端子は液晶パネル５５０に
接続されている。また、ここではコントローラ５１０を
液晶駆動電源回路５２０を含んだものとして図示してお
り、このコントローラ５１０からゲートドライバ群５３
０への信号供給は、通常、全ての信号についてゲートド
ライバ群５３０の一端のゲートドライバから他端のゲー
トドライバへ向かう方向に行われるようになっている。
すなわち、同図においては、ゲートドライバＧ１のゲー
トドライバ群５３０端部側の入出力端子ＳＰ１・ＣＬ
１、入力端子ＲＬ１、および電源端子ＶＤＤ１・ＶＣＣ
１・ＧＮＤ１がコントローラ５１０に接続されており、
全ての信号がまずゲートドライバＧ１に入力され、その
出力がゲートドライバＧ２に入力され、以降ゲートドラ
イバＧｍまで順次供給されるといった形態を取り、プリ
ント基板上の配線、各ＴＣＰ上の配線、および各ゲート
ドライバの内部配線を用いてこの信号伝搬を行う。
【００１１】各ゲートドライバの回路ブロック図を図２
２に示す。なお、ゲートドライバＧ１・Ｇ２・…・Ｇｍ
は全て同一の構成であるので、同図には１つのゲートド
ライバについてのみ示してある。ゲートドライバは、双
方向シフトレジスタ回路５６１、レベルシフタ回路５６
２、出力回路５６３、ＳＰ入出力バッファＳＢ１・ＳＢ
２、ＣＬ入出力バッファＣＢ１・ＣＢ２、インバータ５
６４、入出力端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２、入
力端子ＲＬ１・ＲＬ２、電源端子ＶＤＤ１・ＶＤＤ２・
ＶＣＣ１・ＶＣＣ２・ＧＮＤ１・ＧＮＤ２、および出力
端子Ｙ１・Ｙ２・…・Ｙｉから構成される。各ブロック
の機能を以下に説明する。
２に示す。なお、ゲートドライバＧ１・Ｇ２・…・Ｇｍ
は全て同一の構成であるので、同図には１つのゲートド
ライバについてのみ示してある。ゲートドライバは、双
方向シフトレジスタ回路５６１、レベルシフタ回路５６
２、出力回路５６３、ＳＰ入出力バッファＳＢ１・ＳＢ
２、ＣＬ入出力バッファＣＢ１・ＣＢ２、インバータ５
６４、入出力端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２、入
力端子ＲＬ１・ＲＬ２、電源端子ＶＤＤ１・ＶＤＤ２・
ＶＣＣ１・ＶＣＣ２・ＧＮＤ１・ＧＮＤ２、および出力
端子Ｙ１・Ｙ２・…・Ｙｉから構成される。各ブロック
の機能を以下に説明する。
【００１２】双方向シフトレジスタ回路（伝搬回路）５
６１は、例えば縦続接続された複数のラッチ回路ＬＡＴ
１・ＬＡＴ２・…・ＬＡＴｉを有し、垂直同期信号から
生成されるゲートドライバ用のスタートパルス信号ＳＰ
G を、水平同期信号となるゲートドライバ用のクロック
信号ＣＬG によってラッチ回路ＬＡＴ１→ラッチ回路Ｌ
ＡＴ２→…→ラッチ回路ＬＡＴｉの方向あるいはラッチ
回路ＬＡＴｉ→ラッチ回路ＬＡＴ（ｉ−１）→…→ラッ
チ回路ＬＡＴ１の方向にシフト（伝搬）させるシフト動
作を行う。そして、ラッチ回路ＬＡＴ１・ＬＡＴ２・…
・ＬＡＴｉのそれぞれは、ソースドライバ群５４０から
出力された電圧で駆動される液晶パネル５５０上の画素
を選択するための選択パルス（駆動信号の生成源）を、
上記シフトのタイミングで時系列的に出力する。
６１は、例えば縦続接続された複数のラッチ回路ＬＡＴ
１・ＬＡＴ２・…・ＬＡＴｉを有し、垂直同期信号から
生成されるゲートドライバ用のスタートパルス信号ＳＰ
G を、水平同期信号となるゲートドライバ用のクロック
信号ＣＬG によってラッチ回路ＬＡＴ１→ラッチ回路Ｌ
ＡＴ２→…→ラッチ回路ＬＡＴｉの方向あるいはラッチ
回路ＬＡＴｉ→ラッチ回路ＬＡＴ（ｉ−１）→…→ラッ
チ回路ＬＡＴ１の方向にシフト（伝搬）させるシフト動
作を行う。そして、ラッチ回路ＬＡＴ１・ＬＡＴ２・…
・ＬＡＴｉのそれぞれは、ソースドライバ群５４０から
出力された電圧で駆動される液晶パネル５５０上の画素
を選択するための選択パルス（駆動信号の生成源）を、
上記シフトのタイミングで時系列的に出力する。
【００１３】レベルシフタ回路５６２は複数のレベルシ
フタ段（生成段）ＬＳ１・ＬＳ２・…・ＬＳｉからな
り、それぞれラッチ回路ＬＡＴ１・ＬＡＴ２・…・ＬＡ
Ｔｉから出力された上記選択パルスを受けて、その電圧
レベルをＴＦＴのＯＮ／ＯＦＦに必要な電圧レベルに変
換し、出力回路５６３に送る。出力回路５６３は複数の
出力段（生成段）ＯＣ１・ＯＣ２・…・ＯＣｉからな
り、それぞれレベルシフタ段ＬＳ１・ＬＳ２・…・ＬＳ
ｉから出力された信号を取り込んで内部の出力バッファ
にて増幅し、出力端子Ｙ１・Ｙ２・…・Ｙｉよりゲート
バスラインに出力する。この出力回路５６３からの出力
はパルス状の信号であり、ゲートパルスと称する。
フタ段（生成段）ＬＳ１・ＬＳ２・…・ＬＳｉからな
り、それぞれラッチ回路ＬＡＴ１・ＬＡＴ２・…・ＬＡ
Ｔｉから出力された上記選択パルスを受けて、その電圧
レベルをＴＦＴのＯＮ／ＯＦＦに必要な電圧レベルに変
換し、出力回路５６３に送る。出力回路５６３は複数の
出力段（生成段）ＯＣ１・ＯＣ２・…・ＯＣｉからな
り、それぞれレベルシフタ段ＬＳ１・ＬＳ２・…・ＬＳ
ｉから出力された信号を取り込んで内部の出力バッファ
にて増幅し、出力端子Ｙ１・Ｙ２・…・Ｙｉよりゲート
バスラインに出力する。この出力回路５６３からの出力
はパルス状の信号であり、ゲートパルスと称する。
【００１４】上述のように、双方向シフトレジスタ回路
５６１はシフト方向の切り換え動作が可能になってお
り、この切り換え動作は入力端子ＲＬ１または入力端子
ＲＬ２に供給される選択信号ＲＬG によって行われる。
以下に、双方向シフトレジスタ回路５６１のシフト方向
の切り換え動作について説明する。
５６１はシフト方向の切り換え動作が可能になってお
り、この切り換え動作は入力端子ＲＬ１または入力端子
ＲＬ２に供給される選択信号ＲＬG によって行われる。
以下に、双方向シフトレジスタ回路５６１のシフト方向
の切り換え動作について説明する。
【００１５】スタートパルス信号ＳＰG を双方向シフト
レジスタ回路５６１内でラッチ回路ＬＡＴ１→ラッチ回
路ＬＡＴ２→…→ラッチ回路ＬＡＴｉの方向にシフトさ
せる場合、入出力端子ＳＰ１は入力端子として機能し、
これから入力されたスタートパルス信号ＳＰG はＳＰ入
出力バッファＳＢ１を介して双方向シフトレジスタ回路
５６１に与えられる。ＳＰ入出力バッファＳＢ１は選択
信号ＲＬG が一方の論理レベルとなると、インバータ５
６４によって反転して得られる選択信号／ＲＬ G （ＲＬ
G バー）によって能動化され、この場合入力バッファと
して機能する。このときＳＰ入出力バッファＳＢ２は上
記論理レベルの選択信号ＲＬG によって能動化され、出
力バッファとして機能する。
レジスタ回路５６１内でラッチ回路ＬＡＴ１→ラッチ回
路ＬＡＴ２→…→ラッチ回路ＬＡＴｉの方向にシフトさ
せる場合、入出力端子ＳＰ１は入力端子として機能し、
これから入力されたスタートパルス信号ＳＰG はＳＰ入
出力バッファＳＢ１を介して双方向シフトレジスタ回路
５６１に与えられる。ＳＰ入出力バッファＳＢ１は選択
信号ＲＬG が一方の論理レベルとなると、インバータ５
６４によって反転して得られる選択信号／ＲＬ G （ＲＬ
G バー）によって能動化され、この場合入力バッファと
して機能する。このときＳＰ入出力バッファＳＢ２は上
記論理レベルの選択信号ＲＬG によって能動化され、出
力バッファとして機能する。
【００１６】また、クロック信号ＣＬG も、上記と同様
に入出力端子ＣＬ１を入力端子として機能させた状態で
入力され、ＣＬ入出力バッファＣＢ１を介して双方向シ
フトレジスタ回路５６１に与えられる。ＣＬ入出力バッ
ファＣＢ１は選択信号ＲＬGが一方の論理レベルとなる
と、インバータ５６４によって反転して得られる選択信
号／ＲＬG によって能動化され、この場合入力バッファ
として機能する。このときＣＬ入出力バッファＣＢ２は
上記論理レベルの選択信号ＲＬG によって能動化され、
出力バッファとして機能する。
に入出力端子ＣＬ１を入力端子として機能させた状態で
入力され、ＣＬ入出力バッファＣＢ１を介して双方向シ
フトレジスタ回路５６１に与えられる。ＣＬ入出力バッ
ファＣＢ１は選択信号ＲＬGが一方の論理レベルとなる
と、インバータ５６４によって反転して得られる選択信
号／ＲＬG によって能動化され、この場合入力バッファ
として機能する。このときＣＬ入出力バッファＣＢ２は
上記論理レベルの選択信号ＲＬG によって能動化され、
出力バッファとして機能する。
【００１７】ＳＰ入出力バッファＳＢ１・ＳＢ２ならび
にＣＬ入出力バッファＣＢ１・ＣＢ２が能動化される
と、多段式、例えば４０段（ｉ＝４０）のラッチ回路を
有する双方向シフトレジスタ回路５６１は、入出力端子
ＣＬ１から入力されたクロック信号ＣＬG に同期して、
ラッチ回路ＬＡＴ１→ラッチ回路ＬＡＴ２→…→ラッチ
回路ＬＡＴ４０の方向に、入出力端子ＳＰ１から入力さ
れたスタートパルス信号ＳＰG を順次シフトしながら各
段のラッチ回路の出力を導出する。４０段目のラッチ回
路ＬＡＴ４０から出力された信号は、ＳＰ入出力バッフ
ァＳＢ２を介して、出力端子として機能する入出力端子
ＳＰ２から次段のゲートドライバのスタートパルス信号
ＳＰG となるカスケード出力信号ＳＰＧＯとして出力さ
れる。
にＣＬ入出力バッファＣＢ１・ＣＢ２が能動化される
と、多段式、例えば４０段（ｉ＝４０）のラッチ回路を
有する双方向シフトレジスタ回路５６１は、入出力端子
ＣＬ１から入力されたクロック信号ＣＬG に同期して、
ラッチ回路ＬＡＴ１→ラッチ回路ＬＡＴ２→…→ラッチ
回路ＬＡＴ４０の方向に、入出力端子ＳＰ１から入力さ
れたスタートパルス信号ＳＰG を順次シフトしながら各
段のラッチ回路の出力を導出する。４０段目のラッチ回
路ＬＡＴ４０から出力された信号は、ＳＰ入出力バッフ
ァＳＢ２を介して、出力端子として機能する入出力端子
ＳＰ２から次段のゲートドライバのスタートパルス信号
ＳＰG となるカスケード出力信号ＳＰＧＯとして出力さ
れる。
【００１８】一方、選択信号ＲＬG が他方の論理レベル
のときには、双方向シフトレジスタ回路５６１のシフト
方向はラッチ回路ＬＡＴｉ→ラッチ回路ＬＡＴ（ｉ−
１）→…→ラッチ回路ＬＡＴ１の方向に切り換えられ、
スタートパルス信号ＳＰG は、入力端子として機能する
入出力端子ＳＰ２から入力され、入力バッファとして機
能するＳＰ入出力バッファＳＢ２を介して双方向シフト
レジスタ回路５６１に与えられる。このとき、もう一方
のＳＰ入出力バッファＳＢ１は出力バッファとして機能
する。また、クロック信号ＣＬG も上記と同様に、入力
端子として機能する入出力端子ＣＬ２から入力され、入
力バッファとして機能するＣＬ入出力バッファＣＢ２を
介して双方向シフトレジスタ回路５６１に与えられる。
このとき、ＣＬ入出力バッファＣＢ１は出力バッファと
して機能する。
のときには、双方向シフトレジスタ回路５６１のシフト
方向はラッチ回路ＬＡＴｉ→ラッチ回路ＬＡＴ（ｉ−
１）→…→ラッチ回路ＬＡＴ１の方向に切り換えられ、
スタートパルス信号ＳＰG は、入力端子として機能する
入出力端子ＳＰ２から入力され、入力バッファとして機
能するＳＰ入出力バッファＳＢ２を介して双方向シフト
レジスタ回路５６１に与えられる。このとき、もう一方
のＳＰ入出力バッファＳＢ１は出力バッファとして機能
する。また、クロック信号ＣＬG も上記と同様に、入力
端子として機能する入出力端子ＣＬ２から入力され、入
力バッファとして機能するＣＬ入出力バッファＣＢ２を
介して双方向シフトレジスタ回路５６１に与えられる。
このとき、ＣＬ入出力バッファＣＢ１は出力バッファと
して機能する。
【００１９】入出力端子ＳＰ２・ＣＬ２から上記信号が
入力され、ＳＰ入出力バッファＳＢ１・ＳＢ２ならびに
ＣＬ入出力バッファＣＢ１・ＣＢ２が能動化されると、
多段式、例えば４０段（ｉ＝４０）のラッチ回路を有す
る双方向シフトレジスタ回路５６１は、出力を導出する
段がラッチ回路ＬＡＴ４０→ラッチ回路ＬＡＴ３９→…
→ラッチ回路ＬＡＴ１の方向に順次シフトするようにな
り、１段目のラッチ回路ＬＡＴ１から出力された信号
は、ＳＰ入出力バッファＳＢ１を介し、出力端子として
機能する入出力端子ＳＰ１から次段のゲートドライバの
スタートパルス信号ＳＰG となるカスケード出力信号Ｓ
ＰＧＯとして出力される。
入力され、ＳＰ入出力バッファＳＢ１・ＳＢ２ならびに
ＣＬ入出力バッファＣＢ１・ＣＢ２が能動化されると、
多段式、例えば４０段（ｉ＝４０）のラッチ回路を有す
る双方向シフトレジスタ回路５６１は、出力を導出する
段がラッチ回路ＬＡＴ４０→ラッチ回路ＬＡＴ３９→…
→ラッチ回路ＬＡＴ１の方向に順次シフトするようにな
り、１段目のラッチ回路ＬＡＴ１から出力された信号
は、ＳＰ入出力バッファＳＢ１を介し、出力端子として
機能する入出力端子ＳＰ１から次段のゲートドライバの
スタートパルス信号ＳＰG となるカスケード出力信号Ｓ
ＰＧＯとして出力される。
【００２０】従って、通常、スタートパルス信号ＳＰG
は、液晶モジュール５０１に搭載されるゲートドライバ
群５３０の初段のゲートドライバに対してのみ外部から
入力され、他のゲートドライバに対しては前段のゲート
ドライバの双方向シフトレジスタ回路５６１の最終段よ
り取り出したカスケード出力信号ＳＰＧＯによって発生
されるスタートパルス信号ＳＰG が入力される。また、
クロック信号ＣＬG も前記と同様に、スタートパルス信
号ＳＰG と同一の方向で、順次次段のゲートドライバへ
転送される。
は、液晶モジュール５０１に搭載されるゲートドライバ
群５３０の初段のゲートドライバに対してのみ外部から
入力され、他のゲートドライバに対しては前段のゲート
ドライバの双方向シフトレジスタ回路５６１の最終段よ
り取り出したカスケード出力信号ＳＰＧＯによって発生
されるスタートパルス信号ＳＰG が入力される。また、
クロック信号ＣＬG も前記と同様に、スタートパルス信
号ＳＰG と同一の方向で、順次次段のゲートドライバへ
転送される。
【００２１】なお、図２２において、電源端子ＶＤＤ１
・ＶＤＤ２は一方が液晶パネル５５０への出力用電圧が
入力される端子で他方が次段のゲートドライバに上記出
力用電圧を供給する端子、電源端子ＶＣＣ１・ＶＣＣ２
は一方がゲートドライバの駆動用電圧が入力される端子
で他方が次段のゲートドライバに上記駆動用電圧を供給
する端子、電源端子ＧＮＤ１・ＧＮＤ２は一方がＧＮＤ
電位を取るための端子で他方が次段のゲートドライバに
上記ＧＮＤ電位を供給する端子である。
・ＶＤＤ２は一方が液晶パネル５５０への出力用電圧が
入力される端子で他方が次段のゲートドライバに上記出
力用電圧を供給する端子、電源端子ＶＣＣ１・ＶＣＣ２
は一方がゲートドライバの駆動用電圧が入力される端子
で他方が次段のゲートドライバに上記駆動用電圧を供給
する端子、電源端子ＧＮＤ１・ＧＮＤ２は一方がＧＮＤ
電位を取るための端子で他方が次段のゲートドライバに
上記ＧＮＤ電位を供給する端子である。
【００２２】以上がゲートドライバについての説明であ
る。
る。
【００２３】次に、ソースドライバ群５４０を構成する
ソースドライバについて説明する。各ソースドライバの
回路ブロック図を図２３に示す。なお、ソースドライバ
Ｓ１・Ｓ２・…・Ｓｎは全て同一の構成であるので、同
図には１つのソースドライバについてのみ示してある。
ソースドライバは、双方向シフトレジスタ回路５７１、
出力回路５７２、ＳＰ入出力バッファＳＢ１’・ＳＢ
２’、ＣＬ入出力バッファＣＢ１’・ＣＢ２’、インバ
ータ５７３、入出力端子ＳＰ１’・ＳＰ２’・ＣＬ１’
・ＣＬ２’、入力端子ＲＬ１’・ＲＬ２’、ビデオ入力
端子Ｖｉｄｅｏ、電源端子ＶＣＣ１’・ＶＣＣ２’・Ｇ
ＮＤ１’・ＧＮＤ２’、および出力端子Ｙ１’・Ｙ２’
・…・Ｙｉ’から構成される。各ブロックの機能を以下
に説明する。
ソースドライバについて説明する。各ソースドライバの
回路ブロック図を図２３に示す。なお、ソースドライバ
Ｓ１・Ｓ２・…・Ｓｎは全て同一の構成であるので、同
図には１つのソースドライバについてのみ示してある。
ソースドライバは、双方向シフトレジスタ回路５７１、
出力回路５７２、ＳＰ入出力バッファＳＢ１’・ＳＢ
２’、ＣＬ入出力バッファＣＢ１’・ＣＢ２’、インバ
ータ５７３、入出力端子ＳＰ１’・ＳＰ２’・ＣＬ１’
・ＣＬ２’、入力端子ＲＬ１’・ＲＬ２’、ビデオ入力
端子Ｖｉｄｅｏ、電源端子ＶＣＣ１’・ＶＣＣ２’・Ｇ
ＮＤ１’・ＧＮＤ２’、および出力端子Ｙ１’・Ｙ２’
・…・Ｙｉ’から構成される。各ブロックの機能を以下
に説明する。
【００２４】双方向シフトレジスタ回路５７１は、ゲー
トドライバと同様に縦続接続された複数のラッチ回路Ｌ
ＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’を有し、ソース
ドライバ用のスタートパルス信号ＳＰD をソースドライ
バ用のクロック信号ＣＬD によってラッチ回路ＬＡＴ
１’→ラッチ回路ＬＡＴ２’→…→ラッチ回路ＬＡＴ
ｉ’の方向あるいはラッチ回路ＬＡＴｉ’→ラッチ回路
ＬＡＴ（ｉ−１）’→…→ラッチ回路ＬＡＴ１’の方向
にシフトさせるシフト動作を行う。また、ラッチ回路Ｌ
ＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’はそれぞれアナ
ログ映像信号をサンプリングするためのサンプリングパ
ルス（駆動信号の生成源）を時系列的に出力回路５７２
に出力する。
トドライバと同様に縦続接続された複数のラッチ回路Ｌ
ＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’を有し、ソース
ドライバ用のスタートパルス信号ＳＰD をソースドライ
バ用のクロック信号ＣＬD によってラッチ回路ＬＡＴ
１’→ラッチ回路ＬＡＴ２’→…→ラッチ回路ＬＡＴ
ｉ’の方向あるいはラッチ回路ＬＡＴｉ’→ラッチ回路
ＬＡＴ（ｉ−１）’→…→ラッチ回路ＬＡＴ１’の方向
にシフトさせるシフト動作を行う。また、ラッチ回路Ｌ
ＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’はそれぞれアナ
ログ映像信号をサンプリングするためのサンプリングパ
ルス（駆動信号の生成源）を時系列的に出力回路５７２
に出力する。
【００２５】出力回路５７２は複数の出力段（生成段）
ＯＣ１’・ＯＣ２’・…・ＯＣｉ’からなり、それぞれ
ラッチ回路ＬＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’か
ら出力されたサンプリングパルスに基づき、ビデオ入力
端子Ｖｉｄｅｏから入力されたアナログ映像信号をサン
プリングする。サンプリングされた信号は該出力回路５
７２内に設けられた増幅回路によって増幅され、出力端
子Ｙ１’・Ｙ２’・…・Ｙｉ’より出力される。
ＯＣ１’・ＯＣ２’・…・ＯＣｉ’からなり、それぞれ
ラッチ回路ＬＡＴ１’・ＬＡＴ２’・…・ＬＡＴｉ’か
ら出力されたサンプリングパルスに基づき、ビデオ入力
端子Ｖｉｄｅｏから入力されたアナログ映像信号をサン
プリングする。サンプリングされた信号は該出力回路５
７２内に設けられた増幅回路によって増幅され、出力端
子Ｙ１’・Ｙ２’・…・Ｙｉ’より出力される。
【００２６】上述のように、双方向シフトレジスタ回路
５７１はゲートドライバと同様にシフト方向の切り換え
動作が可能になっており、この切り換え動作は入力端子
ＲＬ１’または入力端子ＲＬ２’に供給される選択信号
ＲＬD によって行われる。以下に、双方向シフトレジス
タ回路５７１のシフト方向の切り換え動作について説明
する。
５７１はゲートドライバと同様にシフト方向の切り換え
動作が可能になっており、この切り換え動作は入力端子
ＲＬ１’または入力端子ＲＬ２’に供給される選択信号
ＲＬD によって行われる。以下に、双方向シフトレジス
タ回路５７１のシフト方向の切り換え動作について説明
する。
【００２７】スタートパルス信号ＳＰD を双方向シフト
レジスタ回路５７１内でラッチ回路ＬＡＴ１’→ラッチ
回路ＬＡＴ２’→…→ラッチ回路ＬＡＴｉ’の方向にシ
フトさせる場合、入出力端子ＳＰ１’は入力端子として
機能し、これから入力されたスタートパルス信号ＳＰD
はＳＰ入出力バッファＳＢ１’を介して双方向シフトレ
ジスタ回路５７１に与えられる。ＳＰ入出力バッファＳ
Ｂ１’は選択信号ＲＬ D が一方の論理レベルとなると、
インバータ５７３によって反転して得られる選択信号／
ＲＬD （ＲＬD バー）によって能動化され、入力バッフ
ァとして機能する。このときＳＰ入出力バッファＳＢ
２’は上記論理レベルの選択信号ＲＬD によって能動化
され、出力バッファとして機能する。
レジスタ回路５７１内でラッチ回路ＬＡＴ１’→ラッチ
回路ＬＡＴ２’→…→ラッチ回路ＬＡＴｉ’の方向にシ
フトさせる場合、入出力端子ＳＰ１’は入力端子として
機能し、これから入力されたスタートパルス信号ＳＰD
はＳＰ入出力バッファＳＢ１’を介して双方向シフトレ
ジスタ回路５７１に与えられる。ＳＰ入出力バッファＳ
Ｂ１’は選択信号ＲＬ D が一方の論理レベルとなると、
インバータ５７３によって反転して得られる選択信号／
ＲＬD （ＲＬD バー）によって能動化され、入力バッフ
ァとして機能する。このときＳＰ入出力バッファＳＢ
２’は上記論理レベルの選択信号ＲＬD によって能動化
され、出力バッファとして機能する。
【００２８】また、クロック信号ＣＬD も、上記と同様
に入力端子として機能する入出力端子ＣＬ１’から入力
され、ＣＬ入出力バッファＣＢ１’を介して双方向シフ
トレジスタ回路５７１に与えられる。ＣＬ入出力バッフ
ァＣＢ１’は選択信号ＲＬDが一方の論理レベルとなる
と、インバータ５７３によって反転して得られる選択信
号／ＲＬD によって能動化され、入力バッファとして機
能する。このときＣＬ入出力バッファＣＢ２’は上記論
理レベルの選択信号ＲＬD によって能動化され、出力バ
ッファとして機能する。
に入力端子として機能する入出力端子ＣＬ１’から入力
され、ＣＬ入出力バッファＣＢ１’を介して双方向シフ
トレジスタ回路５７１に与えられる。ＣＬ入出力バッフ
ァＣＢ１’は選択信号ＲＬDが一方の論理レベルとなる
と、インバータ５７３によって反転して得られる選択信
号／ＲＬD によって能動化され、入力バッファとして機
能する。このときＣＬ入出力バッファＣＢ２’は上記論
理レベルの選択信号ＲＬD によって能動化され、出力バ
ッファとして機能する。
【００２９】ＳＰ入出力バッファＳＢ１’・ＳＢ２’な
らびにＣＬ入出力バッファＣＢ１’・ＣＢ２’が能動化
されると、多段式、例えば４０段（ｉ＝４０）のラッチ
回路を有する双方向シフトレジスタ回路５７１は、入出
力端子ＣＬ１’から入力されたクロック信号ＣＬD に同
期してラッチ回路ＬＡＴ１’→ラッチ回路ＬＡＴ２’→
…→ラッチ回路ＬＡＴ４０’の方向に、入出力端子ＳＰ
１’から入力されたスタートパルス信号ＳＰD を順次シ
フトしながら各段のラッチ回路の出力を導出する。４０
段目のラッチ回路ＬＡＴ４０’から出力された信号は、
ＳＰ入出力バッファＳＢ２’を介して出力端子として機
能する入出力端子ＳＰ２’から次段のソースドライバの
スタートパルス信号ＳＰD となるカスケード出力信号Ｓ
ＰＳＯとして出力される。
らびにＣＬ入出力バッファＣＢ１’・ＣＢ２’が能動化
されると、多段式、例えば４０段（ｉ＝４０）のラッチ
回路を有する双方向シフトレジスタ回路５７１は、入出
力端子ＣＬ１’から入力されたクロック信号ＣＬD に同
期してラッチ回路ＬＡＴ１’→ラッチ回路ＬＡＴ２’→
…→ラッチ回路ＬＡＴ４０’の方向に、入出力端子ＳＰ
１’から入力されたスタートパルス信号ＳＰD を順次シ
フトしながら各段のラッチ回路の出力を導出する。４０
段目のラッチ回路ＬＡＴ４０’から出力された信号は、
ＳＰ入出力バッファＳＢ２’を介して出力端子として機
能する入出力端子ＳＰ２’から次段のソースドライバの
スタートパルス信号ＳＰD となるカスケード出力信号Ｓ
ＰＳＯとして出力される。
【００３０】一方、選択信号ＲＬD が他方の論理レベル
のときには、双方向シフトレジスタ回路５７１のシフト
方向はラッチ回路ＬＡＴｉ’→ラッチ回路ＬＡＴ（ｉ−
１）’→…→ラッチ回路ＬＡＴ１’の方向に切り換えら
れ、スタートパルス信号ＳＰ D は、入力端子として機能
する入出力端子ＳＰ２’から入力され、入力バッファと
して機能するＳＰ入出力バッファＳＢ２’を介して双方
向シフトレジスタ回路５７１に与えられる。このとき、
ＳＰ入出力バッファＳＢ１’は出力バッファとして機能
する。また、クロック信号ＣＬD も上記と同様に、入力
端子として機能する入出力端子ＣＬ２’から入力され、
入力バッファとして機能するＣＬ入出力バッファＣＢ
２’を介して双方向シフトレジスタ回路５７１に与えら
れる。このとき、ＣＬ入出力バッファＣＢ１’は出力バ
ッファとして機能する。
のときには、双方向シフトレジスタ回路５７１のシフト
方向はラッチ回路ＬＡＴｉ’→ラッチ回路ＬＡＴ（ｉ−
１）’→…→ラッチ回路ＬＡＴ１’の方向に切り換えら
れ、スタートパルス信号ＳＰ D は、入力端子として機能
する入出力端子ＳＰ２’から入力され、入力バッファと
して機能するＳＰ入出力バッファＳＢ２’を介して双方
向シフトレジスタ回路５７１に与えられる。このとき、
ＳＰ入出力バッファＳＢ１’は出力バッファとして機能
する。また、クロック信号ＣＬD も上記と同様に、入力
端子として機能する入出力端子ＣＬ２’から入力され、
入力バッファとして機能するＣＬ入出力バッファＣＢ
２’を介して双方向シフトレジスタ回路５７１に与えら
れる。このとき、ＣＬ入出力バッファＣＢ１’は出力バ
ッファとして機能する。
【００３１】入出力端子ＳＰ２’・ＣＬ２’から上記信
号が入力され、ＳＰ入出力バッファＳＢ１’・ＳＢ２’
ならびにＣＬ入出力バッファＣＢ１’・ＣＢ２’が能動
化されると、多段式、例えば４０段（ｉ＝４０）のラッ
チ回路を有する双方向シフトレジスタ回路５７１は、出
力を導出する段がラッチ回路ＬＡＴ４０’→ラッチ回路
ＬＡＴ３９’→…→ラッチ回路ＬＡＴ１’の方向に順次
シフトするようになり、１段目のラッチ回路ＬＡＴ１’
から出力された信号は、ＳＰ入出力バッファＳＢ１’を
介し、出力端子として機能する入出力端子ＳＰ１’から
次段のソースドライバのスタートパルス信号ＳＰD とな
るカスケード出力信号ＳＰＳＯとして出力される。
号が入力され、ＳＰ入出力バッファＳＢ１’・ＳＢ２’
ならびにＣＬ入出力バッファＣＢ１’・ＣＢ２’が能動
化されると、多段式、例えば４０段（ｉ＝４０）のラッ
チ回路を有する双方向シフトレジスタ回路５７１は、出
力を導出する段がラッチ回路ＬＡＴ４０’→ラッチ回路
ＬＡＴ３９’→…→ラッチ回路ＬＡＴ１’の方向に順次
シフトするようになり、１段目のラッチ回路ＬＡＴ１’
から出力された信号は、ＳＰ入出力バッファＳＢ１’を
介し、出力端子として機能する入出力端子ＳＰ１’から
次段のソースドライバのスタートパルス信号ＳＰD とな
るカスケード出力信号ＳＰＳＯとして出力される。
【００３２】従って、通常、スタートパルス信号ＳＰD
は、液晶モジュール５０１に搭載されるソースドライバ
群５４０の初段のソースドライバに対してのみ外部から
入力され、他のソースドライバに対しては前段のソース
ドライバの双方向シフトレジスタ回路５７１の最終段よ
り取り出したカスケード出力信号ＳＰＳＯによって発生
されるスタートパルス信号ＳＰD が入力される。また、
クロック信号ＣＬD も前記と同様に、スタートパルス信
号ＳＰD と同一の方向で、順次次段のソースドライバへ
転送される。
は、液晶モジュール５０１に搭載されるソースドライバ
群５４０の初段のソースドライバに対してのみ外部から
入力され、他のソースドライバに対しては前段のソース
ドライバの双方向シフトレジスタ回路５７１の最終段よ
り取り出したカスケード出力信号ＳＰＳＯによって発生
されるスタートパルス信号ＳＰD が入力される。また、
クロック信号ＣＬD も前記と同様に、スタートパルス信
号ＳＰD と同一の方向で、順次次段のソースドライバへ
転送される。
【００３３】なお、図２３において、電源端子ＶＣＣ
１’・ＶＣＣ２’は一方がソースドライバの駆動用電圧
が入力される端子で他方が次段のソースドライバに上記
駆動用電圧を供給する端子、電源端子ＧＮＤ１’・ＧＮ
Ｄ２’は一方がＧＮＤ電位を取るための端子で他方が次
段のソースドライバに上記ＧＮＤ電位を供給する端子で
ある。
１’・ＶＣＣ２’は一方がソースドライバの駆動用電圧
が入力される端子で他方が次段のソースドライバに上記
駆動用電圧を供給する端子、電源端子ＧＮＤ１’・ＧＮ
Ｄ２’は一方がＧＮＤ電位を取るための端子で他方が次
段のソースドライバに上記ＧＮＤ電位を供給する端子で
ある。
【００３４】以上がソースドライバについての説明であ
る。
る。
【００３５】
【発明が解決しようとする課題】しかしながら、上記従
来の技術においては、ゲートドライバ、ソースドライバ
などのドライバＬＳＩの縦続接続を行っているため、入
出力バッファＣＢ１・ＣＢ２・ＣＢ１’・ＣＢ２’の前
後にて生じるクロック信号ＣＬG ・ＣＬD のクロックス
キューによって液晶駆動の誤動作を引き起こすという問
題がある。この問題点について図２４および図２５を用
いて説明する。
来の技術においては、ゲートドライバ、ソースドライバ
などのドライバＬＳＩの縦続接続を行っているため、入
出力バッファＣＢ１・ＣＢ２・ＣＢ１’・ＣＢ２’の前
後にて生じるクロック信号ＣＬG ・ＣＬD のクロックス
キューによって液晶駆動の誤動作を引き起こすという問
題がある。この問題点について図２４および図２５を用
いて説明する。
【００３６】図２４はドライバＬＳＩ同士の縦続接続が
行われている状態を示した回路ブロック図である。この
回路ブロックは、ゲートドライバ、ソースドライバとも
似通った構成であり、どちらも同じであると考えてよ
い。よって、ここではドライバＬＳＩをゲートドライバ
とし、同図をゲートドライバＧｋ（ｋ＝１，２，…，ｍ
−１）とゲートドライバＧ（ｋ＋１）との接続状況を示
すものとする。
行われている状態を示した回路ブロック図である。この
回路ブロックは、ゲートドライバ、ソースドライバとも
似通った構成であり、どちらも同じであると考えてよ
い。よって、ここではドライバＬＳＩをゲートドライバ
とし、同図をゲートドライバＧｋ（ｋ＝１，２，…，ｍ
−１）とゲートドライバＧ（ｋ＋１）との接続状況を示
すものとする。
【００３７】ゲートドライバＧｋおよびゲートドライバ
Ｇ（ｋ＋１）の双方向シフトレジスタ回路５６１は、フ
リップフロップＦ／Ｆ１からフリップフロップＦ／Ｆｉ
までの多段のフリップフロップがラッチ回路として接続
された状態に構成されている。ゲートドライバＧｋの双
方向シフトレジスタ５６１内では隣接するフリップフロ
ップのＤ端子とＱ端子とが接続され、最終段のフリップ
フロップＦ／ＦｉのＱ端子はＳＰ入出力バッファＳＢ２
を介して外部に取り出され、ゲートドライバＧ（ｋ＋
１）のＳＰ入出力バッファＳＢ１を介してその初段のフ
リップフロップＦ／Ｆ１のＤ端子に接続されている。
Ｇ（ｋ＋１）の双方向シフトレジスタ回路５６１は、フ
リップフロップＦ／Ｆ１からフリップフロップＦ／Ｆｉ
までの多段のフリップフロップがラッチ回路として接続
された状態に構成されている。ゲートドライバＧｋの双
方向シフトレジスタ５６１内では隣接するフリップフロ
ップのＤ端子とＱ端子とが接続され、最終段のフリップ
フロップＦ／ＦｉのＱ端子はＳＰ入出力バッファＳＢ２
を介して外部に取り出され、ゲートドライバＧ（ｋ＋
１）のＳＰ入出力バッファＳＢ１を介してその初段のフ
リップフロップＦ／Ｆ１のＤ端子に接続されている。
【００３８】また、ゲートドライバＧｋ内のクロック信
号線はＣＬ入出力バッファＣＢ２を介して外部に取り出
され、ＣＬ入出力バッファＣＢ１を介してゲートドライ
バＧ（ｋ＋１）内のクロック信号線に接続されている。
クロック信号線からは、ゲートドライバＧｋ・Ｇ（ｋ＋
１）内の各フリップフロップのＣＫ端子と内部ロジック
回路とにクロック信号ＣＬG が供給される。
号線はＣＬ入出力バッファＣＢ２を介して外部に取り出
され、ＣＬ入出力バッファＣＢ１を介してゲートドライ
バＧ（ｋ＋１）内のクロック信号線に接続されている。
クロック信号線からは、ゲートドライバＧｋ・Ｇ（ｋ＋
１）内の各フリップフロップのＣＫ端子と内部ロジック
回路とにクロック信号ＣＬG が供給される。
【００３９】スタートパルス信号ＳＰG ならびにクロッ
ク信号ＣＬG は、ゲートドライバＧｋからゲートドライ
バＧ（ｋ＋１）へと転送されるように、ゲートドライバ
ＧｋならびにゲートドライバＧ（ｋ＋１）のＳＰ入出力
バッファＳＢ１・ＳＢ２およびＣＬ入出力バッファＣＢ
１・ＣＢ２の入出力モードは選択信号ＲＬG によって制
御されている。同図には、制御された結果のバッファ回
路状態を示している。従って、スタートパルス信号ＳＰ
G は、供給されるクロック信号ＣＬG の立ち上がりに同
期して紙面上の左側のフリップフロップから右側のフリ
ップフロップへと順次転送される。さらに、この場合に
は各フリップフロップのＱ出力は前述のレベルシフタ回
路５６２にも出力され、ドライバＬＳＩがソースドライ
バの場合には前述の出力回路５７２にも出力される。
ク信号ＣＬG は、ゲートドライバＧｋからゲートドライ
バＧ（ｋ＋１）へと転送されるように、ゲートドライバ
ＧｋならびにゲートドライバＧ（ｋ＋１）のＳＰ入出力
バッファＳＢ１・ＳＢ２およびＣＬ入出力バッファＣＢ
１・ＣＢ２の入出力モードは選択信号ＲＬG によって制
御されている。同図には、制御された結果のバッファ回
路状態を示している。従って、スタートパルス信号ＳＰ
G は、供給されるクロック信号ＣＬG の立ち上がりに同
期して紙面上の左側のフリップフロップから右側のフリ
ップフロップへと順次転送される。さらに、この場合に
は各フリップフロップのＱ出力は前述のレベルシフタ回
路５６２にも出力され、ドライバＬＳＩがソースドライ
バの場合には前述の出力回路５７２にも出力される。
【００４０】今、ゲートドライバＧｋ内でのクロック信
号ＣＬG を信号ＣＫ１、フリップフロップＦ／Ｆ（ｉ−
１）のＤ端子に入力されるスタートパルス信号ＳＰG を
信号Ｄ１、フリップフロップＦ／Ｆ（ｉ−１）のＱ端子
から出力されフリップフロップＦ／ＦｉのＤ端子に入力
されるスタートパルス信号ＳＰG を信号Ｄ２、フリップ
フロップＦ／ＦｉのＱ端子から出力されるスタートパル
ス信号ＳＰG を信号Ｄ３、ドライバＧ（ｋ＋１）内での
クロック信号ＣＬG を信号ＣＫ２、フリップフロップＦ
／Ｆ１のＤ端子に入力されるスタートパルス信号ＳＰG
を信号Ｄ４、フリップフロップＦ／Ｆ１のＱ端子から出
力されフリップフロップＦ／Ｆ２のＤ端子に入力される
スタートパルス信号ＳＰG を信号Ｄ５とする。
号ＣＬG を信号ＣＫ１、フリップフロップＦ／Ｆ（ｉ−
１）のＤ端子に入力されるスタートパルス信号ＳＰG を
信号Ｄ１、フリップフロップＦ／Ｆ（ｉ−１）のＱ端子
から出力されフリップフロップＦ／ＦｉのＤ端子に入力
されるスタートパルス信号ＳＰG を信号Ｄ２、フリップ
フロップＦ／ＦｉのＱ端子から出力されるスタートパル
ス信号ＳＰG を信号Ｄ３、ドライバＧ（ｋ＋１）内での
クロック信号ＣＬG を信号ＣＫ２、フリップフロップＦ
／Ｆ１のＤ端子に入力されるスタートパルス信号ＳＰG
を信号Ｄ４、フリップフロップＦ／Ｆ１のＱ端子から出
力されフリップフロップＦ／Ｆ２のＤ端子に入力される
スタートパルス信号ＳＰG を信号Ｄ５とする。
【００４１】この場合、上記各信号のタイミングチャー
トは図２５のようになる。同図に示されているように、
信号ＣＫ１がＣＬ入出力バッファＣＢ２・ＣＢ１を介し
て信号ＣＫ２となるために、信号ＣＫ２が信号ＣＫ１に
対して遅延しているとともに、信号Ｄ３がＳＰ入出力バ
ッファＳＢ２・ＳＢ１を介して信号Ｄ４となるために、
信号Ｄ４が信号Ｄ３に対して遅延している。
トは図２５のようになる。同図に示されているように、
信号ＣＫ１がＣＬ入出力バッファＣＢ２・ＣＢ１を介し
て信号ＣＫ２となるために、信号ＣＫ２が信号ＣＫ１に
対して遅延しているとともに、信号Ｄ３がＳＰ入出力バ
ッファＳＢ２・ＳＢ１を介して信号Ｄ４となるために、
信号Ｄ４が信号Ｄ３に対して遅延している。
【００４２】ここで、クロック信号ＣＬG の遅延時間
は、クロック信号線の負荷容量が大きいことからくる波
形なまりや、駆動能力を大きくしたバッファ回路の遅延
時間などにより、スタートパルス信号ＳＰG の遅延時間
よりも大きくなる。従って、ゲートドライバＧｋ内を信
号ＣＫ１の立ち上がりに同期して転送されてきたスター
トパルス信号ＳＰG がゲートドライバＧ（ｋ＋１）の初
段のフリップフロップＦ／Ｆ１での信号ＣＫ２の立ち上
がりで転送される際に、先述の遅延時間によるラッチの
タイミングずれが生じ、同図に示すように信号Ｄ５を本
来あるべきタイミングよりほぼ１クロックサイクル分早
く出力してしまう。以後、誤った状態を維持してスター
トパルス信号ＳＰG が転送されるため、液晶モジュール
５０１の誤動作を引き起こす。この現象は、同様の構成
を取るソースドライバについても当然起こる。
は、クロック信号線の負荷容量が大きいことからくる波
形なまりや、駆動能力を大きくしたバッファ回路の遅延
時間などにより、スタートパルス信号ＳＰG の遅延時間
よりも大きくなる。従って、ゲートドライバＧｋ内を信
号ＣＫ１の立ち上がりに同期して転送されてきたスター
トパルス信号ＳＰG がゲートドライバＧ（ｋ＋１）の初
段のフリップフロップＦ／Ｆ１での信号ＣＫ２の立ち上
がりで転送される際に、先述の遅延時間によるラッチの
タイミングずれが生じ、同図に示すように信号Ｄ５を本
来あるべきタイミングよりほぼ１クロックサイクル分早
く出力してしまう。以後、誤った状態を維持してスター
トパルス信号ＳＰG が転送されるため、液晶モジュール
５０１の誤動作を引き起こす。この現象は、同様の構成
を取るソースドライバについても当然起こる。
【００４３】一般に液晶モジュールの表示品位を向上す
るための画素数増加の要求は強く、これに対応するため
に１チップのドライバＬＳＩ内の双方向シフトレジスタ
の段数増大は避けられない。従って、これによるクロッ
ク信号線の負荷容量の増大は、クロック信号の波形なま
りおよび遅延をますます大きくしている。また、画素数
の増大に合わせてデータ信号やクロック信号の高速化も
必要であるため、これらのタイミング制御は一層厳しく
なっている。さらに、低消費電力化への要求から駆動電
圧の低電圧化が必須である。
るための画素数増加の要求は強く、これに対応するため
に１チップのドライバＬＳＩ内の双方向シフトレジスタ
の段数増大は避けられない。従って、これによるクロッ
ク信号線の負荷容量の増大は、クロック信号の波形なま
りおよび遅延をますます大きくしている。また、画素数
の増大に合わせてデータ信号やクロック信号の高速化も
必要であるため、これらのタイミング制御は一層厳しく
なっている。さらに、低消費電力化への要求から駆動電
圧の低電圧化が必須である。
【００４４】このため、上記タイミング制御を行うにあ
たって、これまでのように微細化技術によって負荷容量
の削減を行ったり、クロック信号用の入出力バッファ回
路の駆動能力を上げたりすることは、液晶モジュールに
要求される上記諸条件を満たす上で限界があり、液晶モ
ジュールとしての実装などの設計においても困難を伴
う。
たって、これまでのように微細化技術によって負荷容量
の削減を行ったり、クロック信号用の入出力バッファ回
路の駆動能力を上げたりすることは、液晶モジュールに
要求される上記諸条件を満たす上で限界があり、液晶モ
ジュールとしての実装などの設計においても困難を伴
う。
【００４５】本発明は、上記従来の問題点に鑑みなされ
たものであり、その目的は、スタートパルス信号を正確
なタイミングで取り込むことのできる表示用駆動装置、
およびその製造方法ならびにそれを用いた液晶モジュー
ルを提供することにある。
たものであり、その目的は、スタートパルス信号を正確
なタイミングで取り込むことのできる表示用駆動装置、
およびその製造方法ならびにそれを用いた液晶モジュー
ルを提供することにある。
【００４６】
【課題を解決するための手段】本発明の表示用駆動装置
は、上記課題を解決するために、画像を表示する表示素
子の駆動信号を複数の生成段で生成するとともに、上記
駆動信号の生成に使用されるスタートパルス信号および
クロック信号の入出力端子に対して縦続接続された複数
の駆動用半導体素子を有し、上記駆動用半導体素子は、
上記スタートパルス信号および上記クロック信号のそれ
ぞれについて入力端子と出力端子とが入れ替え可能であ
って、上記スタートパルス信号を上記クロック信号に同
期させて上記入力端子から上記出力端子の方向に伝搬さ
せることにより上記駆動信号の生成源となる信号を複数
の上記生成段のそれぞれへ時系列的に出力する伝搬回路
を有する表示用駆動装置において、上記駆動用半導体素
子は、上記スタートパルス信号と上記クロック信号とが
縦続接続された複数の上記駆動用半導体素子に対して、
上記スタートパルス信号の伝搬方向をいずれに設定して
も、互いに逆方向に伝搬されるようにそれぞれの上記入
力端子および上記出力端子が設けられるとともに、上記
スタートパルス信号および上記クロック信号のそれぞれ
の上記入力端子に入力バッファが設けられ、上記スター
トパルス信号および上記クロック信号のそれぞれの上記
出力端子に出力バッファが設けられることを特徴として
いる。
は、上記課題を解決するために、画像を表示する表示素
子の駆動信号を複数の生成段で生成するとともに、上記
駆動信号の生成に使用されるスタートパルス信号および
クロック信号の入出力端子に対して縦続接続された複数
の駆動用半導体素子を有し、上記駆動用半導体素子は、
上記スタートパルス信号および上記クロック信号のそれ
ぞれについて入力端子と出力端子とが入れ替え可能であ
って、上記スタートパルス信号を上記クロック信号に同
期させて上記入力端子から上記出力端子の方向に伝搬さ
せることにより上記駆動信号の生成源となる信号を複数
の上記生成段のそれぞれへ時系列的に出力する伝搬回路
を有する表示用駆動装置において、上記駆動用半導体素
子は、上記スタートパルス信号と上記クロック信号とが
縦続接続された複数の上記駆動用半導体素子に対して、
上記スタートパルス信号の伝搬方向をいずれに設定して
も、互いに逆方向に伝搬されるようにそれぞれの上記入
力端子および上記出力端子が設けられるとともに、上記
スタートパルス信号および上記クロック信号のそれぞれ
の上記入力端子に入力バッファが設けられ、上記スター
トパルス信号および上記クロック信号のそれぞれの上記
出力端子に出力バッファが設けられることを特徴として
いる。
【００４７】上記の発明によれば、スタートパルス信号
とクロック信号とは、縦続接続された複数の駆動用半導
体素子に対して、上記スタートパルス信号の伝搬方向を
いずれに設定しても、互いに逆方向に伝搬されるように
それぞれの入力端子および出力端子が選択的に設けられ
る。また、スタートパルス信号およびクロック信号のそ
れぞれの入力端子には、それぞれの伝搬方向に応じた入
力バッファが設けられ、それぞれの出力端子には上記伝
搬方向に応じた出力バッファが設けられる。
とクロック信号とは、縦続接続された複数の駆動用半導
体素子に対して、上記スタートパルス信号の伝搬方向を
いずれに設定しても、互いに逆方向に伝搬されるように
それぞれの入力端子および出力端子が選択的に設けられ
る。また、スタートパルス信号およびクロック信号のそ
れぞれの入力端子には、それぞれの伝搬方向に応じた入
力バッファが設けられ、それぞれの出力端子には上記伝
搬方向に応じた出力バッファが設けられる。
【００４８】従って、スタートパルス信号が次段の駆動
用半導体素子に伝搬した際に、駆動信号の生成源となる
信号を出力するために用いられる同期用のクロック信号
は、スタートパルス信号に対する前段の駆動用半導体素
子で用いられたクロック信号よりも、入力バッファ１段
分と出力バッファ１段分との伝搬時間の和および波形な
まりによる遅延時間に相当する位相差だけ進んだものと
なる。この結果、駆動信号を生成するためにスタートパ
ルス信号を取り込むタイミングは正確なものとなり、液
晶モジュールを正しく動作させることができる。
用半導体素子に伝搬した際に、駆動信号の生成源となる
信号を出力するために用いられる同期用のクロック信号
は、スタートパルス信号に対する前段の駆動用半導体素
子で用いられたクロック信号よりも、入力バッファ１段
分と出力バッファ１段分との伝搬時間の和および波形な
まりによる遅延時間に相当する位相差だけ進んだものと
なる。この結果、駆動信号を生成するためにスタートパ
ルス信号を取り込むタイミングは正確なものとなり、液
晶モジュールを正しく動作させることができる。
【００４９】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記入力バッファおよび上記出力
バッファは、外部から与えられる選択信号により入出力
の切り換えが可能な入出力バッファであることを特徴と
している。
題を解決するために、上記入力バッファおよび上記出力
バッファは、外部から与えられる選択信号により入出力
の切り換えが可能な入出力バッファであることを特徴と
している。
【００５０】上記の発明によれば、スタートパルス信号
およびクロック信号のそれぞれの入力バッファおよび出
力バッファは、入出力の切り換えが可能な入出力バッフ
ァを選択信号により入力バッファあるいは出力バッファ
に切り換えて用いられる。
およびクロック信号のそれぞれの入力バッファおよび出
力バッファは、入出力の切り換えが可能な入出力バッフ
ァを選択信号により入力バッファあるいは出力バッファ
に切り換えて用いられる。
【００５１】従って、スタートパルス信号およびクロッ
ク信号の伝搬方向の設定を変える場合に、入力バッファ
と出力バッファとを取り替えて設置するといった煩わし
さがなくなるとともに、同じ表示用駆動装置を様々な伝
搬方向モードに設定することができる。
ク信号の伝搬方向の設定を変える場合に、入力バッファ
と出力バッファとを取り替えて設置するといった煩わし
さがなくなるとともに、同じ表示用駆動装置を様々な伝
搬方向モードに設定することができる。
【００５２】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記スタートパルス信号の上記入
出力バッファと上記クロック信号の上記入出力バッファ
とは、入出力の方向が互いに逆方向になるように切り換
えられることを特徴としている。
題を解決するために、上記スタートパルス信号の上記入
出力バッファと上記クロック信号の上記入出力バッファ
とは、入出力の方向が互いに逆方向になるように切り換
えられることを特徴としている。
【００５３】上記の発明によれば、スタートパルス信号
の入出力バッファとクロック信号の入出力バッファと
が、選択信号によって入出力の方向が互いに逆方向にな
るように切り換えられるので、スタートパルス信号の伝
搬方向とクロック信号の伝搬方向とを互いに逆方向にす
る場合の回路を容易に構成することができる。
の入出力バッファとクロック信号の入出力バッファと
が、選択信号によって入出力の方向が互いに逆方向にな
るように切り換えられるので、スタートパルス信号の伝
搬方向とクロック信号の伝搬方向とを互いに逆方向にす
る場合の回路を容易に構成することができる。
【００５４】さらに本発明の表示用駆動装置は、上記課
題を解決するために、画像を表示する表示素子の駆動信
号を複数の生成段で生成するとともに、上記駆動信号の
生成に使用されるスタートパルス信号およびクロック信
号の入出力端子に対して縦続接続された複数の駆動用半
導体素子を有し、上記駆動用半導体素子は、上記スター
トパルス信号および上記クロック信号のそれぞれについ
て入力端子と出力端子とが入れ替え可能であって、上記
スタートパルス信号を上記クロック信号に同期させて上
記入力端子から上記出力端子の方向に伝搬させることに
より上記駆動信号の生成源となる信号を複数の上記生成
段のそれぞれへ時系列的に出力する伝搬回路を有する表
示用駆動装置において、上記駆動用半導体素子は、上記
スタートパルス信号と上記クロック信号とが縦続接続さ
れた複数の上記駆動用半導体素子に対して互いに逆方向
に伝搬されるようにそれぞれの上記入力端子および上記
出力端子が設けられるとともに、上記スタートパルス信
号および上記クロック信号のそれぞれの上記入力端子に
入力バッファが設けられ、上記スタートパルス信号およ
び上記クロック信号のそれぞれの上記出力端子に出力バ
ッファが設けられ、複数の上記駆動用半導体素子はそれ
ぞれ入力されたデータをそのまま出力するデータ用回路
をさらに有し、上記データ用回路のデータ入力端子とデ
ータ出力端子とは上記データが上記クロック信号と同一
方向に伝搬されるように縦続接続され、上記データの伝
搬方向に対して初段となる上記駆動用半導体素子の上記
データ入力端子に上記スタートパルス信号が入力され、
上記データの伝搬方向に対して最終段となる上記駆動用
半導体素子の上記データ出力端子は最終段の上記駆動用
半導体素子の上記スタートパルス信号の上記入力端子に
接続されるとともに、上記データ入力端子に入力バッフ
ァが設けられ、上記データ出力端子に出力バッファが設
けられることを特徴としている。
題を解決するために、画像を表示する表示素子の駆動信
号を複数の生成段で生成するとともに、上記駆動信号の
生成に使用されるスタートパルス信号およびクロック信
号の入出力端子に対して縦続接続された複数の駆動用半
導体素子を有し、上記駆動用半導体素子は、上記スター
トパルス信号および上記クロック信号のそれぞれについ
て入力端子と出力端子とが入れ替え可能であって、上記
スタートパルス信号を上記クロック信号に同期させて上
記入力端子から上記出力端子の方向に伝搬させることに
より上記駆動信号の生成源となる信号を複数の上記生成
段のそれぞれへ時系列的に出力する伝搬回路を有する表
示用駆動装置において、上記駆動用半導体素子は、上記
スタートパルス信号と上記クロック信号とが縦続接続さ
れた複数の上記駆動用半導体素子に対して互いに逆方向
に伝搬されるようにそれぞれの上記入力端子および上記
出力端子が設けられるとともに、上記スタートパルス信
号および上記クロック信号のそれぞれの上記入力端子に
入力バッファが設けられ、上記スタートパルス信号およ
び上記クロック信号のそれぞれの上記出力端子に出力バ
ッファが設けられ、複数の上記駆動用半導体素子はそれ
ぞれ入力されたデータをそのまま出力するデータ用回路
をさらに有し、上記データ用回路のデータ入力端子とデ
ータ出力端子とは上記データが上記クロック信号と同一
方向に伝搬されるように縦続接続され、上記データの伝
搬方向に対して初段となる上記駆動用半導体素子の上記
データ入力端子に上記スタートパルス信号が入力され、
上記データの伝搬方向に対して最終段となる上記駆動用
半導体素子の上記データ出力端子は最終段の上記駆動用
半導体素子の上記スタートパルス信号の上記入力端子に
接続されるとともに、上記データ入力端子に入力バッフ
ァが設けられ、上記データ出力端子に出力バッファが設
けられることを特徴としている。
【００５５】上記の発明によれば、データをそのまま伝
搬するデータ用回路を新たに駆動用半導体素子に設け、
その入出力端子であるデータ入力端子およびデータ出力
端子を、データがクロック信号と同一の方向に伝搬され
るように設ける。また、データの伝搬方向に対して最終
段となる駆動用半導体素子のデータ出力端子は、同じ最
終段の駆動用半導体素子のスタートパルス信号の入力端
子に接続される。
搬するデータ用回路を新たに駆動用半導体素子に設け、
その入出力端子であるデータ入力端子およびデータ出力
端子を、データがクロック信号と同一の方向に伝搬され
るように設ける。また、データの伝搬方向に対して最終
段となる駆動用半導体素子のデータ出力端子は、同じ最
終段の駆動用半導体素子のスタートパルス信号の入力端
子に接続される。
【００５６】従って、スタートパルス信号とクロック信
号とを同じ回路から駆動用半導体素子に供給する場合
に、この回路から最終段の駆動用半導体素子のスタート
パルス信号の入力端子まで、外部配線を用いずにデータ
用回路の配線を用いて、スタートパルス信号を縦続接続
された駆動用半導体素子の内部を伝搬させることができ
る。この結果、外部配線を減少させた分、外部配線の基
板の面積を低減させることができるとともに、スタート
パルス信号が上記最終段の駆動用半導体素子の入力端子
に入力されるまでの波形なまりを低減し、外部からの雑
音の影響を受けにくくすることができる。
号とを同じ回路から駆動用半導体素子に供給する場合
に、この回路から最終段の駆動用半導体素子のスタート
パルス信号の入力端子まで、外部配線を用いずにデータ
用回路の配線を用いて、スタートパルス信号を縦続接続
された駆動用半導体素子の内部を伝搬させることができ
る。この結果、外部配線を減少させた分、外部配線の基
板の面積を低減させることができるとともに、スタート
パルス信号が上記最終段の駆動用半導体素子の入力端子
に入力されるまでの波形なまりを低減し、外部からの雑
音の影響を受けにくくすることができる。
【００５７】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記入力バッファおよび上記出力
バッファは、外部から与えられる選択信号により入出力
の切り換えが可能な入出力バッファであることを特徴と
している。
題を解決するために、上記入力バッファおよび上記出力
バッファは、外部から与えられる選択信号により入出力
の切り換えが可能な入出力バッファであることを特徴と
している。
【００５８】上記の発明によれば、スタートパルス信
号、クロック信号、およびデータのそれぞれの入力バッ
ファおよび出力バッファは、入出力の切り換えが可能な
入出力バッファを選択信号により入力バッファあるいは
出力バッファに切り換えて用いられる。
号、クロック信号、およびデータのそれぞれの入力バッ
ファおよび出力バッファは、入出力の切り換えが可能な
入出力バッファを選択信号により入力バッファあるいは
出力バッファに切り換えて用いられる。
【００５９】従って、スタートパルス信号、クロック信
号、およびデータの伝搬方向の設定を変える場合に、入
力バッファと出力バッファとを取り替えて設置するとい
った煩わしさがなくなるとともに、同じ表示用駆動装置
を様々な伝搬方向モードに設定することができる。
号、およびデータの伝搬方向の設定を変える場合に、入
力バッファと出力バッファとを取り替えて設置するとい
った煩わしさがなくなるとともに、同じ表示用駆動装置
を様々な伝搬方向モードに設定することができる。
【００６０】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記スタートパルス信号の上記入
出力バッファと上記クロック信号の上記入出力バッファ
とは、入出力の方向が互いに逆方向になるように切り換
えられるとともに、上記データの上記入出力バッファと
上記クロック信号の上記入出力バッファとは、入出力の
方向が互いに同方向になるように切り換えられることを
特徴としている。
題を解決するために、上記スタートパルス信号の上記入
出力バッファと上記クロック信号の上記入出力バッファ
とは、入出力の方向が互いに逆方向になるように切り換
えられるとともに、上記データの上記入出力バッファと
上記クロック信号の上記入出力バッファとは、入出力の
方向が互いに同方向になるように切り換えられることを
特徴としている。
【００６１】上記の発明によれば、スタートパルス信号
の入出力バッファとクロック信号の入出力バッファと
が、選択信号によって入出力の方向が互いに逆方向にな
るように切り換えられ、またデータの入出力バッファと
クロック信号の入出力バッファとが、選択信号によって
入出力の方向が互いに同方向になるように切り換えられ
る。従って、スタートパルス信号の伝搬方向とクロック
信号の伝搬方向とを互いに逆方向にし、かつデータ用の
配線を設ける場合の回路を容易に構成することができ
る。
の入出力バッファとクロック信号の入出力バッファと
が、選択信号によって入出力の方向が互いに逆方向にな
るように切り換えられ、またデータの入出力バッファと
クロック信号の入出力バッファとが、選択信号によって
入出力の方向が互いに同方向になるように切り換えられ
る。従って、スタートパルス信号の伝搬方向とクロック
信号の伝搬方向とを互いに逆方向にし、かつデータ用の
配線を設ける場合の回路を容易に構成することができ
る。
【００６２】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記駆動用半導体素子は、それぞ
れ、上記縦続接続に用いられる入力側アウターリード端
子と、上記表示素子に接続される出力側アウターリード
端子とを有するテープキャリアパッケージに実装され、
上記データの伝搬方向に対して最終段となる上記駆動用
半導体素子の上記データ出力端子は、上記テープキャリ
アパッケージ上で所定の上記入力側アウターリード端子
同士が短絡されることにより、上記スタートパルス信号
の上記入力端子に接続されることを特徴としている。
題を解決するために、上記駆動用半導体素子は、それぞ
れ、上記縦続接続に用いられる入力側アウターリード端
子と、上記表示素子に接続される出力側アウターリード
端子とを有するテープキャリアパッケージに実装され、
上記データの伝搬方向に対して最終段となる上記駆動用
半導体素子の上記データ出力端子は、上記テープキャリ
アパッケージ上で所定の上記入力側アウターリード端子
同士が短絡されることにより、上記スタートパルス信号
の上記入力端子に接続されることを特徴としている。
【００６３】上記の発明によれば、各駆動用半導体素子
はそれぞれテープキャリアパッケージに実装され、それ
らの入力側アウターリード端子によって駆動用半導体素
子が縦続接続されるとともに、出力側アウターリード端
子によって駆動用半導体素子が表示素子に接続される。
そして、データの伝搬方向に対して最終段となる駆動用
半導体素子のテープキャリアパッケージ上では、データ
出力端子に接続される入力側アウターリード端子が、ス
タートパルス信号の入力端子に接続される入力側アウタ
ーリード端子と短絡される。
はそれぞれテープキャリアパッケージに実装され、それ
らの入力側アウターリード端子によって駆動用半導体素
子が縦続接続されるとともに、出力側アウターリード端
子によって駆動用半導体素子が表示素子に接続される。
そして、データの伝搬方向に対して最終段となる駆動用
半導体素子のテープキャリアパッケージ上では、データ
出力端子に接続される入力側アウターリード端子が、ス
タートパルス信号の入力端子に接続される入力側アウタ
ーリード端子と短絡される。
【００６４】一般に、テープキャリアパッケージ上の配
線は薄い金属箔からエッチングなどによるパターニング
で一括形成されるので、このパターニング時にデータ出
力端子からスタートパルス信号の入力端子まで一続きの
配線とすることにより、入力側アウターリード端子同士
の短絡箇所を形成することができる。従って、データ出
力端子に接続される入力側アウターリード端子と、スタ
ートパルス信号の入力端子に接続される入力側アウター
リード端子とを、段差を介して基板配線で接続する必要
がない。これにより、断線および接続不良を防止して電
気的な接続時の信頼性向上やこれに伴う量産性の向上を
図ることができる。
線は薄い金属箔からエッチングなどによるパターニング
で一括形成されるので、このパターニング時にデータ出
力端子からスタートパルス信号の入力端子まで一続きの
配線とすることにより、入力側アウターリード端子同士
の短絡箇所を形成することができる。従って、データ出
力端子に接続される入力側アウターリード端子と、スタ
ートパルス信号の入力端子に接続される入力側アウター
リード端子とを、段差を介して基板配線で接続する必要
がない。これにより、断線および接続不良を防止して電
気的な接続時の信頼性向上やこれに伴う量産性の向上を
図ることができる。
【００６５】また、本発明の表示用駆動装置の製造方法
は、上記課題を解決するために、所定の２つの上記入力
側アウターリード端子同士を予め短絡させて上記テープ
キャリアパッケージの配線を形成し、上記データの伝搬
方向に対して最終段となる上記駆動用半導体素子が実装
される上記テープキャリアパッケージについては短絡箇
所を残すようにフィルムを切り取り、他の上記駆動用半
導体素子が実装される上記テープキャリアパッケージに
ついては短絡箇所を残さないようにフィルムを切り取る
ことにより、前項に記載の表示用駆動装置を製造するこ
とを特徴としている。
は、上記課題を解決するために、所定の２つの上記入力
側アウターリード端子同士を予め短絡させて上記テープ
キャリアパッケージの配線を形成し、上記データの伝搬
方向に対して最終段となる上記駆動用半導体素子が実装
される上記テープキャリアパッケージについては短絡箇
所を残すようにフィルムを切り取り、他の上記駆動用半
導体素子が実装される上記テープキャリアパッケージに
ついては短絡箇所を残さないようにフィルムを切り取る
ことにより、前項に記載の表示用駆動装置を製造するこ
とを特徴としている。
【００６６】上記の発明によれば、各駆動用半導体素子
をテープキャリアパッケージに実装して前項に記載の表
示用駆動装置を製造する場合に、まず全てのテープキャ
リアパッケージについて所定の２つの入力側アウターリ
ード端子同士を予め短絡させて配線を形成しておく。そ
して、データの伝搬方向に対して最終段となる駆動用半
導体素子が実装されるテープキャリアパッケージについ
ては短絡箇所を残すようにフィルムを切り取り、残した
短絡箇所をデータ出力端子に接続される入力側アウター
リード端子と、スタートパルス信号の入力端子に接続さ
れる入力側アウターリード端子との短絡箇所に使用する
ことができるようにする。また、他の駆動用半導体素子
が実装されるテープキャリアパッケージについては短絡
箇所を残さないようにフィルムを切り取り、所定の隣接
する入力側アウターリード端子を電気的に分離する。
をテープキャリアパッケージに実装して前項に記載の表
示用駆動装置を製造する場合に、まず全てのテープキャ
リアパッケージについて所定の２つの入力側アウターリ
ード端子同士を予め短絡させて配線を形成しておく。そ
して、データの伝搬方向に対して最終段となる駆動用半
導体素子が実装されるテープキャリアパッケージについ
ては短絡箇所を残すようにフィルムを切り取り、残した
短絡箇所をデータ出力端子に接続される入力側アウター
リード端子と、スタートパルス信号の入力端子に接続さ
れる入力側アウターリード端子との短絡箇所に使用する
ことができるようにする。また、他の駆動用半導体素子
が実装されるテープキャリアパッケージについては短絡
箇所を残さないようにフィルムを切り取り、所定の隣接
する入力側アウターリード端子を電気的に分離する。
【００６７】従って、フィルムの切り取り工程前までは
全てのテープキャリアパッケージについて同一の製造工
程とし、切り取り工程でのみ最終段用とそれ以外とのテ
ープキャリアパッケージに分けることができるので、前
項に記載の表示用駆動装置を効率よく製造することがで
きる。また、駆動用半導体素子の入出力端子の並び方を
変更した場合にも、短絡箇所を変更するだけで対応する
テープキャリアパッケージを作製することができるの
で、縦続接続の自由度が向上する。
全てのテープキャリアパッケージについて同一の製造工
程とし、切り取り工程でのみ最終段用とそれ以外とのテ
ープキャリアパッケージに分けることができるので、前
項に記載の表示用駆動装置を効率よく製造することがで
きる。また、駆動用半導体素子の入出力端子の並び方を
変更した場合にも、短絡箇所を変更するだけで対応する
テープキャリアパッケージを作製することができるの
で、縦続接続の自由度が向上する。
【００６８】さらに本発明の表示用駆動装置は、上記課
題を解決するために、上記表示素子は上記駆動信号が液
晶層を有する画素ごとに供給される液晶パネルであるこ
とを特徴としている。
題を解決するために、上記表示素子は上記駆動信号が液
晶層を有する画素ごとに供給される液晶パネルであるこ
とを特徴としている。
【００６９】上記の発明によれば、表示用駆動装置は液
晶パネル上の画素を駆動するゲートドライバ群やソース
ドライバ群として供されるので、液晶パネルを正確に駆
動することができる。
晶パネル上の画素を駆動するゲートドライバ群やソース
ドライバ群として供されるので、液晶パネルを正確に駆
動することができる。
【００７０】また、本発明の液晶モジュールは、上記課
題を解決するために、前項に記載の表示用駆動装置を有
することを特徴としている。
題を解決するために、前項に記載の表示用駆動装置を有
することを特徴としている。
【００７１】上記の発明によれば、前項に記載の表示用
駆動装置を搭載することにより、液晶パネルを正確に駆
動することのできる信頼性の高い液晶モジュールを提供
することができる。
駆動装置を搭載することにより、液晶パネルを正確に駆
動することのできる信頼性の高い液晶モジュールを提供
することができる。
【００７２】
【発明の実施の形態】〔実施の形態１〕本発明の表示用
駆動装置およびそれを用いた液晶モジュールの実施の一
形態について図１ないし図８に基づいて説明すれば、以
下の通りである。なお、以下の説明では表示用駆動装置
としてゲートドライバ群を例に挙げるが、その特徴点お
よびそれを用いた液晶モジュールの特徴点をソースドラ
イバ群に対しても適用することができるのはもちろんで
ある。
駆動装置およびそれを用いた液晶モジュールの実施の一
形態について図１ないし図８に基づいて説明すれば、以
下の通りである。なお、以下の説明では表示用駆動装置
としてゲートドライバ群を例に挙げるが、その特徴点お
よびそれを用いた液晶モジュールの特徴点をソースドラ
イバ群に対しても適用することができるのはもちろんで
ある。
【００７３】図１に、本実施の形態の液晶モジュール１
の構成を示す。液晶モジュール１は、ゲートドライバ群
２、ゲートドライバ群２への配線が施されたプリント基
板３、ゲートドライバ群２に液晶駆動のために必要な信
号を供給するコントローラ４、およびゲートドライバ群
２によって駆動される液晶パネル５から構成される。
の構成を示す。液晶モジュール１は、ゲートドライバ群
２、ゲートドライバ群２への配線が施されたプリント基
板３、ゲートドライバ群２に液晶駆動のために必要な信
号を供給するコントローラ４、およびゲートドライバ群
２によって駆動される液晶パネル５から構成される。
【００７４】ゲートドライバ群（表示用駆動装置）２
は、液晶パネル（表示素子）５のゲートバスライン（図
示せず）を駆動する多出力数のＬＳＩチップであるｍ個
のゲートドライバ（駆動用半導体素子）ＧＤ１・ＧＤ２
・…・ＧＤｍからなる。ゲートドライバＧＤ１・ＧＤ２
・…・ＧＤｍは、それぞれＴＣＰｇｄ１・ｇｄ２・…・
ｇｄｍに実装された状態で、コントローラ４から供給さ
れるスタートパルス信号ＳＰG やクロック信号ＣＬG な
どの各種信号の入出力端子に対して縦続接続され、液晶
パネル５とプリント基板３とを電気的に接続している。
縦続接続に用いられる上記入出力端子からの引出し線と
なる各ＴＣＰの入力側のアウターリード端子はプリント
基板３に接続され、各ＴＣＰの出力側のアウターリード
端子は、ゲートドライバＧＤ１・ＧＤ２・…・ＧＤｍの
それぞれから出力されるゲートパルス（駆動信号）のゲ
ートバスラインへの引出し線として液晶パネル５に接続
されている。
は、液晶パネル（表示素子）５のゲートバスライン（図
示せず）を駆動する多出力数のＬＳＩチップであるｍ個
のゲートドライバ（駆動用半導体素子）ＧＤ１・ＧＤ２
・…・ＧＤｍからなる。ゲートドライバＧＤ１・ＧＤ２
・…・ＧＤｍは、それぞれＴＣＰｇｄ１・ｇｄ２・…・
ｇｄｍに実装された状態で、コントローラ４から供給さ
れるスタートパルス信号ＳＰG やクロック信号ＣＬG な
どの各種信号の入出力端子に対して縦続接続され、液晶
パネル５とプリント基板３とを電気的に接続している。
縦続接続に用いられる上記入出力端子からの引出し線と
なる各ＴＣＰの入力側のアウターリード端子はプリント
基板３に接続され、各ＴＣＰの出力側のアウターリード
端子は、ゲートドライバＧＤ１・ＧＤ２・…・ＧＤｍの
それぞれから出力されるゲートパルス（駆動信号）のゲ
ートバスラインへの引出し線として液晶パネル５に接続
されている。
【００７５】また、ゲートドライバＧＤｍのゲートドラ
イバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、
および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２は、液晶
駆動電源回路を含んだコントローラ４に接続され、クロ
ック信号ＣＬG 、選択信号ＲＬG 、および電源電圧がゲ
ートドライバＧＤｍからゲートドライバＧＤ１の方向へ
伝搬されるようになっている。一方、ゲートドライバＧ
Ｄ１のゲートドライバ群２端部側の入出力端子ＳＰ１
は、プリント基板３上の配線によってコントローラ４に
接続され、スタートパルス信号ＳＰG がゲートドライバ
ＧＤ１からゲートドライバＧＤｍの方向に伝搬するよう
になっている。このように、各ゲートドライバの縦続接
続方向に対してスタートパルス信号ＳＰG とクロック信
号ＣＬG とが互いに逆方向に伝搬されることが本実施の
形態の特徴である。これについて以下に詳細に説明す
る。
イバ群２端部側の入出力端子ＣＬ２、入力端子ＲＬ２、
および電源端子ＶＤＤ２・ＶＣＣ２・ＧＮＤ２は、液晶
駆動電源回路を含んだコントローラ４に接続され、クロ
ック信号ＣＬG 、選択信号ＲＬG 、および電源電圧がゲ
ートドライバＧＤｍからゲートドライバＧＤ１の方向へ
伝搬されるようになっている。一方、ゲートドライバＧ
Ｄ１のゲートドライバ群２端部側の入出力端子ＳＰ１
は、プリント基板３上の配線によってコントローラ４に
接続され、スタートパルス信号ＳＰG がゲートドライバ
ＧＤ１からゲートドライバＧＤｍの方向に伝搬するよう
になっている。このように、各ゲートドライバの縦続接
続方向に対してスタートパルス信号ＳＰG とクロック信
号ＣＬG とが互いに逆方向に伝搬されることが本実施の
形態の特徴である。これについて以下に詳細に説明す
る。
【００７６】各ゲートドライバの回路ブロック図を図２
に示す。なお、ゲートドライバＧＤ１・ＧＤ２・…・Ｇ
Ｄｍは全て同一の構成であるので、同図には１つのゲー
トドライバについてのみ示してある。ゲートドライバ
は、双方向シフトレジスタ回路５６１、レベルシフタ回
路５６２、出力回路５６３、ＳＰ入出力バッファＳＢ１
・ＳＢ２、ＣＬ入出力バッファＣＢ１・ＣＢ２、インバ
ータ６・７、入出力端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ
２、入力端子ＲＬ１・ＲＬ２、電源端子ＶＤＤ１・ＶＤ
Ｄ２・ＶＣＣ１・ＶＣＣ２・ＧＮＤ１・ＧＮＤ２、およ
び出力端子Ｙ１・Ｙ２・…・Ｙｉから構成される。
に示す。なお、ゲートドライバＧＤ１・ＧＤ２・…・Ｇ
Ｄｍは全て同一の構成であるので、同図には１つのゲー
トドライバについてのみ示してある。ゲートドライバ
は、双方向シフトレジスタ回路５６１、レベルシフタ回
路５６２、出力回路５６３、ＳＰ入出力バッファＳＢ１
・ＳＢ２、ＣＬ入出力バッファＣＢ１・ＣＢ２、インバ
ータ６・７、入出力端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ
２、入力端子ＲＬ１・ＲＬ２、電源端子ＶＤＤ１・ＶＤ
Ｄ２・ＶＣＣ１・ＶＣＣ２・ＧＮＤ１・ＧＮＤ２、およ
び出力端子Ｙ１・Ｙ２・…・Ｙｉから構成される。
【００７７】各ブロックの詳細な構成およびその機能を
以下に説明するが、双方向シフトレジスタ回路５６１、
レベルシフタ回路５６２、出力回路５６３、入出力端子
ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２、入力端子ＲＬ１・Ｒ
Ｌ２、電源端子ＶＤＤ１・ＶＤＤ２・ＶＣＣ１・ＶＣＣ
２・ＧＮＤ１・ＧＮＤ２、および出力端子Ｙ１・Ｙ２・
…・Ｙｉについては従来の技術と同一であるのでその説
明を省略する。
以下に説明するが、双方向シフトレジスタ回路５６１、
レベルシフタ回路５６２、出力回路５６３、入出力端子
ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２、入力端子ＲＬ１・Ｒ
Ｌ２、電源端子ＶＤＤ１・ＶＤＤ２・ＶＣＣ１・ＶＣＣ
２・ＧＮＤ１・ＧＮＤ２、および出力端子Ｙ１・Ｙ２・
…・Ｙｉについては従来の技術と同一であるのでその説
明を省略する。
【００７８】ＳＰ入出力バッファＳＢ１・ＳＢ２および
ＣＬ入出力バッファＣＢ１・ＣＢ２は、それぞれ入出力
端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２に設けられてお
り、入力端子ＲＬ１または入力端子ＲＬ２から入力され
る選択信号ＲＬG が、インバータ６によって論理レベル
が１回反転した選択信号／ＲＬG と、さらにこの選択信
号／ＲＬG をインバータ７によって論理レベルを反転し
た信号すなわち選択信号ＲＬG とが入力されるようにな
っている。選択信号ＲＬG および選択信号／ＲＬ G の論
理レベルの組み合わせにより、ＳＰ入出力バッファＳＢ
１・ＳＢ２およびＣＬ入出力バッファＣＢ１・ＣＢ２
は、入力バッファと出力バッファとの機能が切り換えら
れる。
ＣＬ入出力バッファＣＢ１・ＣＢ２は、それぞれ入出力
端子ＳＰ１・ＳＰ２・ＣＬ１・ＣＬ２に設けられてお
り、入力端子ＲＬ１または入力端子ＲＬ２から入力され
る選択信号ＲＬG が、インバータ６によって論理レベル
が１回反転した選択信号／ＲＬG と、さらにこの選択信
号／ＲＬG をインバータ７によって論理レベルを反転し
た信号すなわち選択信号ＲＬG とが入力されるようにな
っている。選択信号ＲＬG および選択信号／ＲＬ G の論
理レベルの組み合わせにより、ＳＰ入出力バッファＳＢ
１・ＳＢ２およびＣＬ入出力バッファＣＢ１・ＣＢ２
は、入力バッファと出力バッファとの機能が切り換えら
れる。
【００７９】図３に、ＳＰ入出力バッファＳＢ１・ＳＢ
２の具体的な回路構成を示す。ＳＰ入出力バッファＳＢ
１は、バッファ１１、ＮＡＮＤゲート１２、ＮＯＲゲー
ト１３、ｐチャンネルＭＯＳＦＥＴ１４、およびｎチャ
ンネルＭＯＳＦＥＴ１５からなる入力バッファ回路１０
と、バッファ２１、ＮＡＮＤゲート２２、ＮＯＲゲート
２３、ｐチャンネルＭＯＳＦＥＴ２４、およびｎチャン
ネルＭＯＳＦＥＴ２５からなる出力バッファ回路２０と
からなる。
２の具体的な回路構成を示す。ＳＰ入出力バッファＳＢ
１は、バッファ１１、ＮＡＮＤゲート１２、ＮＯＲゲー
ト１３、ｐチャンネルＭＯＳＦＥＴ１４、およびｎチャ
ンネルＭＯＳＦＥＴ１５からなる入力バッファ回路１０
と、バッファ２１、ＮＡＮＤゲート２２、ＮＯＲゲート
２３、ｐチャンネルＭＯＳＦＥＴ２４、およびｎチャン
ネルＭＯＳＦＥＴ２５からなる出力バッファ回路２０と
からなる。
【００８０】入力バッファ回路１０において、バッファ
１１の入力端子は入出力端子ＳＰ１に接続され、出力端
子はＮＡＮＤゲート１２の一方の入力端子とＮＯＲゲー
ト１３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート１２の他方の入力端子はインバータ７の出力端子
に接続されて選択信号ＲＬG が入力され、ＮＯＲゲート
１３の他方の入力端子はインバータ６の出力端子に接続
されて選択信号／ＲＬ G が入力される。ＮＡＮＤゲート
１２の出力端子はｐチャンネルＭＯＳＦＥＴ１４のゲー
トに接続され、ＮＯＲゲート１３の出力端子はｎチャン
ネルＭＯＳＦＥＴ１５のゲートに接続されている。
１１の入力端子は入出力端子ＳＰ１に接続され、出力端
子はＮＡＮＤゲート１２の一方の入力端子とＮＯＲゲー
ト１３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート１２の他方の入力端子はインバータ７の出力端子
に接続されて選択信号ＲＬG が入力され、ＮＯＲゲート
１３の他方の入力端子はインバータ６の出力端子に接続
されて選択信号／ＲＬ G が入力される。ＮＡＮＤゲート
１２の出力端子はｐチャンネルＭＯＳＦＥＴ１４のゲー
トに接続され、ＮＯＲゲート１３の出力端子はｎチャン
ネルＭＯＳＦＥＴ１５のゲートに接続されている。
【００８１】また、ｐチャンネルＭＯＳＦＥＴ１４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ１５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ１４のソースはｎチャン
ネルＭＯＳＦＥＴ１５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の初段のラ
ッチ回路ＬＡＴ１に接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ１５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ１４のソースはｎチャン
ネルＭＯＳＦＥＴ１５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の初段のラ
ッチ回路ＬＡＴ１に接続されている。
【００８２】出力バッファ回路２０において、バッファ
２１の入力端子は先述の双方向シフトレジスタ回路５６
１の初段のラッチ回路ＬＡＴ１に接続され、出力端子は
ＮＡＮＤゲート２２の一方の入力端子とＮＯＲゲート２
３の一方の入力端子とに接続されている。ＮＡＮＤゲー
ト２２の他方の入力端子はインバータ６の出力端子に接
続されて選択信号／ＲＬG が入力され、ＮＯＲゲート２
３の他方の入力端子はインバータ７の出力端子に接続さ
れて選択信号ＲＬG が入力される。ＮＡＮＤゲート２２
の出力端子はｐチャンネルＭＯＳＦＥＴ２４のゲートに
接続され、ＮＯＲゲート２３の出力端子はｎチャンネル
ＭＯＳＦＥＴ２５のゲートに接続されている。
２１の入力端子は先述の双方向シフトレジスタ回路５６
１の初段のラッチ回路ＬＡＴ１に接続され、出力端子は
ＮＡＮＤゲート２２の一方の入力端子とＮＯＲゲート２
３の一方の入力端子とに接続されている。ＮＡＮＤゲー
ト２２の他方の入力端子はインバータ６の出力端子に接
続されて選択信号／ＲＬG が入力され、ＮＯＲゲート２
３の他方の入力端子はインバータ７の出力端子に接続さ
れて選択信号ＲＬG が入力される。ＮＡＮＤゲート２２
の出力端子はｐチャンネルＭＯＳＦＥＴ２４のゲートに
接続され、ＮＯＲゲート２３の出力端子はｎチャンネル
ＭＯＳＦＥＴ２５のゲートに接続されている。
【００８３】また、ｐチャンネルＭＯＳＦＥＴ２４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ２５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ２４のソースはｎチャン
ネルＭＯＳＦＥＴ２５のドレインに接続されており、そ
の接続点は入出力端子ＳＰ１に接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ２５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ２４のソースはｎチャン
ネルＭＯＳＦＥＴ２５のドレインに接続されており、そ
の接続点は入出力端子ＳＰ１に接続されている。
【００８４】次に、ＳＰ入出力バッファＳＢ２は図中右
側の回路で表され、バッファ３１、ＮＡＮＤゲート３
２、ＮＯＲゲート３３、ｐチャンネルＭＯＳＦＥＴ３
４、およびｎチャンネルＭＯＳＦＥＴ３５からなる入力
バッファ回路３０と、バッファ４１、ＮＡＮＤゲート４
２、ＮＯＲゲート４３、ｐチャンネルＭＯＳＦＥＴ４
４、およびｎチャンネルＭＯＳＦＥＴ４５からなる出力
バッファ回路４０とからなる。
側の回路で表され、バッファ３１、ＮＡＮＤゲート３
２、ＮＯＲゲート３３、ｐチャンネルＭＯＳＦＥＴ３
４、およびｎチャンネルＭＯＳＦＥＴ３５からなる入力
バッファ回路３０と、バッファ４１、ＮＡＮＤゲート４
２、ＮＯＲゲート４３、ｐチャンネルＭＯＳＦＥＴ４
４、およびｎチャンネルＭＯＳＦＥＴ４５からなる出力
バッファ回路４０とからなる。
【００８５】入力バッファ回路３０において、バッファ
３１の入力端子は入出力端子ＳＰ２に接続され、出力端
子はＮＡＮＤゲート３２の一方の入力端子とＮＯＲゲー
ト３３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート３２の他方の入力端子はインバータ６の出力端子
に接続されて選択信号／ＲＬG が入力され、ＮＯＲゲー
ト３３の他方の入力端子はインバータ７の出力端子に接
続されて選択信号ＲＬ G が入力される。ＮＡＮＤゲート
３２の出力端子はｐチャンネルＭＯＳＦＥＴ３４のゲー
トに接続され、ＮＯＲゲート３３の出力端子はｎチャン
ネルＭＯＳＦＥＴ３５のゲートに接続されている。
３１の入力端子は入出力端子ＳＰ２に接続され、出力端
子はＮＡＮＤゲート３２の一方の入力端子とＮＯＲゲー
ト３３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート３２の他方の入力端子はインバータ６の出力端子
に接続されて選択信号／ＲＬG が入力され、ＮＯＲゲー
ト３３の他方の入力端子はインバータ７の出力端子に接
続されて選択信号ＲＬ G が入力される。ＮＡＮＤゲート
３２の出力端子はｐチャンネルＭＯＳＦＥＴ３４のゲー
トに接続され、ＮＯＲゲート３３の出力端子はｎチャン
ネルＭＯＳＦＥＴ３５のゲートに接続されている。
【００８６】また、ｐチャンネルＭＯＳＦＥＴ３４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ３５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ３４のソースはｎチャン
ネルＭＯＳＦＥＴ３５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の最終段の
ラッチ回路ＬＡＴｉに接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ３５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ３４のソースはｎチャン
ネルＭＯＳＦＥＴ３５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の最終段の
ラッチ回路ＬＡＴｉに接続されている。
【００８７】出力バッファ回路４０において、バッファ
４１の入力端子は先述の双方向シフトレジスタ回路５６
１の最終段のラッチ回路ＬＡＴｉに接続され、出力端子
はＮＡＮＤゲート４２の一方の入力端子とＮＯＲゲート
４３の一方の入力端子とに接続されている。ＮＡＮＤゲ
ート４２の他方の入力端子はインバータ７の出力端子に
接続されて選択信号ＲＬG が入力され、ＮＯＲゲート４
３の他方の入力端子はインバータ６の出力端子に接続さ
れて選択信号／ＲＬG が入力される。ＮＡＮＤゲート４
２の出力端子はｐチャンネルＭＯＳＦＥＴ４４のゲート
に接続され、ＮＯＲゲート４３の出力端子はｎチャンネ
ルＭＯＳＦＥＴ４５のゲートに接続されている。
４１の入力端子は先述の双方向シフトレジスタ回路５６
１の最終段のラッチ回路ＬＡＴｉに接続され、出力端子
はＮＡＮＤゲート４２の一方の入力端子とＮＯＲゲート
４３の一方の入力端子とに接続されている。ＮＡＮＤゲ
ート４２の他方の入力端子はインバータ７の出力端子に
接続されて選択信号ＲＬG が入力され、ＮＯＲゲート４
３の他方の入力端子はインバータ６の出力端子に接続さ
れて選択信号／ＲＬG が入力される。ＮＡＮＤゲート４
２の出力端子はｐチャンネルＭＯＳＦＥＴ４４のゲート
に接続され、ＮＯＲゲート４３の出力端子はｎチャンネ
ルＭＯＳＦＥＴ４５のゲートに接続されている。
【００８８】また、ｐチャンネルＭＯＳＦＥＴ４４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ４５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ４４のソースはｎチャン
ネルＭＯＳＦＥＴ４５のドレインに接続されており、そ
の接続点は入出力端子ＳＰ２に接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ４５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ４４のソースはｎチャン
ネルＭＯＳＦＥＴ４５のドレインに接続されており、そ
の接続点は入出力端子ＳＰ２に接続されている。
【００８９】上記の構成のＳＰ入出力バッファＳＢ１・
ＳＢ２において、選択信号ＲＬG が“Ｈｉｇｈ”レベル
の場合、ＳＰ入出力バッファＳＢ１は、入力バッファ回
路１０のｐチャンネルＭＯＳＦＥＴ１４およびｎチャン
ネルＭＯＳＦＥＴ１５のいずれか一方がＯＮ状態で他方
がハイインピーダンス状態となる一方、出力バッファ回
路２０のｐチャンネルＭＯＳＦＥＴ２４およびｎチャン
ネルＭＯＳＦＥＴ２５がいずれもハイインピーダンス状
態となることにより入力バッファとして動作する。この
とき同様に、ＳＰ入出力バッファＳＢ２は出力バッファ
として動作する。選択信号ＲＬG が“Ｌｏｗ”レベルの
場合、上記の逆となり、ＳＰ入出力バッファＳＢ１は出
力バッファとして動作し、ＳＰ入出力バッファＳＢ２は
入力バッファとして動作する。
ＳＢ２において、選択信号ＲＬG が“Ｈｉｇｈ”レベル
の場合、ＳＰ入出力バッファＳＢ１は、入力バッファ回
路１０のｐチャンネルＭＯＳＦＥＴ１４およびｎチャン
ネルＭＯＳＦＥＴ１５のいずれか一方がＯＮ状態で他方
がハイインピーダンス状態となる一方、出力バッファ回
路２０のｐチャンネルＭＯＳＦＥＴ２４およびｎチャン
ネルＭＯＳＦＥＴ２５がいずれもハイインピーダンス状
態となることにより入力バッファとして動作する。この
とき同様に、ＳＰ入出力バッファＳＢ２は出力バッファ
として動作する。選択信号ＲＬG が“Ｌｏｗ”レベルの
場合、上記の逆となり、ＳＰ入出力バッファＳＢ１は出
力バッファとして動作し、ＳＰ入出力バッファＳＢ２は
入力バッファとして動作する。
【００９０】次に、図４に、ＣＬ入出力バッファＣＢ１
・ＣＢ２の具体的な回路構成を示す。ＣＬ入出力バッフ
ァＣＢ１は、バッファ５１、ＮＡＮＤゲート５２、ＮＯ
Ｒゲート５３、ｐチャンネルＭＯＳＦＥＴ５４、および
ｎチャンネルＭＯＳＦＥＴ５５からなる入力バッファ回
路５０と、バッファ６１、ＮＡＮＤゲート６２、ＮＯＲ
ゲート６３、ｐチャンネルＭＯＳＦＥＴ６４、およびｎ
チャンネルＭＯＳＦＥＴ６５からなる出力バッファ回路
６０とからなる。
・ＣＢ２の具体的な回路構成を示す。ＣＬ入出力バッフ
ァＣＢ１は、バッファ５１、ＮＡＮＤゲート５２、ＮＯ
Ｒゲート５３、ｐチャンネルＭＯＳＦＥＴ５４、および
ｎチャンネルＭＯＳＦＥＴ５５からなる入力バッファ回
路５０と、バッファ６１、ＮＡＮＤゲート６２、ＮＯＲ
ゲート６３、ｐチャンネルＭＯＳＦＥＴ６４、およびｎ
チャンネルＭＯＳＦＥＴ６５からなる出力バッファ回路
６０とからなる。
【００９１】入力バッファ回路５０において、バッファ
５１の入力端子は入出力端子ＣＬ１に接続され、出力端
子はＮＡＮＤゲート５２の一方の入力端子とＮＯＲゲー
ト５３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート５２の他方の入力端子はインバータ６の出力端子
に接続されて選択信号／ＲＬG が入力され、ＮＯＲゲー
ト５３の他方の入力端子はインバータ７の出力端子に接
続されて選択信号ＲＬ G が入力される。ＮＡＮＤゲート
５２の出力端子はｐチャンネルＭＯＳＦＥＴ５４のゲー
トに接続され、ＮＯＲゲート５３の出力端子はｎチャン
ネルＭＯＳＦＥＴ５５のゲートに接続されている。
５１の入力端子は入出力端子ＣＬ１に接続され、出力端
子はＮＡＮＤゲート５２の一方の入力端子とＮＯＲゲー
ト５３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート５２の他方の入力端子はインバータ６の出力端子
に接続されて選択信号／ＲＬG が入力され、ＮＯＲゲー
ト５３の他方の入力端子はインバータ７の出力端子に接
続されて選択信号ＲＬ G が入力される。ＮＡＮＤゲート
５２の出力端子はｐチャンネルＭＯＳＦＥＴ５４のゲー
トに接続され、ＮＯＲゲート５３の出力端子はｎチャン
ネルＭＯＳＦＥＴ５５のゲートに接続されている。
【００９２】また、ｐチャンネルＭＯＳＦＥＴ５４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ５５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ５４のソースはｎチャン
ネルＭＯＳＦＥＴ５５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の初段のラ
ッチ回路ＬＡＴ１および内部ロジック回路に接続されて
いる。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ５５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ５４のソースはｎチャン
ネルＭＯＳＦＥＴ５５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の初段のラ
ッチ回路ＬＡＴ１および内部ロジック回路に接続されて
いる。
【００９３】出力バッファ回路６０において、バッファ
６１の入力端子は先述の双方向シフトレジスタ回路５６
１の初段のラッチ回路ＬＡＴ１および内部ロジック回路
に接続され、出力端子はＮＡＮＤゲート６２の一方の入
力端子とＮＯＲゲート６３の一方の入力端子とに接続さ
れている。ＮＡＮＤゲート６２の他方の入力端子はイン
バータ７の出力端子に接続されて選択信号ＲＬG が入力
され、ＮＯＲゲート６３の他方の入力端子はインバータ
６の出力端子に接続されて選択信号／ＲＬG が入力され
る。ＮＡＮＤゲート６２の出力端子はｐチャンネルＭＯ
ＳＦＥＴ６４のゲートに接続され、ＮＯＲゲート６３の
出力端子はｎチャンネルＭＯＳＦＥＴ６５のゲートに接
続されている。
６１の入力端子は先述の双方向シフトレジスタ回路５６
１の初段のラッチ回路ＬＡＴ１および内部ロジック回路
に接続され、出力端子はＮＡＮＤゲート６２の一方の入
力端子とＮＯＲゲート６３の一方の入力端子とに接続さ
れている。ＮＡＮＤゲート６２の他方の入力端子はイン
バータ７の出力端子に接続されて選択信号ＲＬG が入力
され、ＮＯＲゲート６３の他方の入力端子はインバータ
６の出力端子に接続されて選択信号／ＲＬG が入力され
る。ＮＡＮＤゲート６２の出力端子はｐチャンネルＭＯ
ＳＦＥＴ６４のゲートに接続され、ＮＯＲゲート６３の
出力端子はｎチャンネルＭＯＳＦＥＴ６５のゲートに接
続されている。
【００９４】また、ｐチャンネルＭＯＳＦＥＴ６４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ６５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ６４のソースはｎチャン
ネルＭＯＳＦＥＴ６５のドレインに接続されており、そ
の接続点は入出力端子ＣＬ１に接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ６５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ６４のソースはｎチャン
ネルＭＯＳＦＥＴ６５のドレインに接続されており、そ
の接続点は入出力端子ＣＬ１に接続されている。
【００９５】次に、ＣＬ入出力バッファＣＢ２は、バッ
ファ７１、ＮＡＮＤゲート７２、ＮＯＲゲート７３、ｐ
チャンネルＭＯＳＦＥＴ７４、およびｎチャンネルＭＯ
ＳＦＥＴ７５からなる入力バッファ回路７０と、バッフ
ァ８１、ＮＡＮＤゲート８２、ＮＯＲゲート８３、ｐチ
ャンネルＭＯＳＦＥＴ８４、およびｎチャンネルＭＯＳ
ＦＥＴ８５からなる出力バッファ回路８０とからなる。
ファ７１、ＮＡＮＤゲート７２、ＮＯＲゲート７３、ｐ
チャンネルＭＯＳＦＥＴ７４、およびｎチャンネルＭＯ
ＳＦＥＴ７５からなる入力バッファ回路７０と、バッフ
ァ８１、ＮＡＮＤゲート８２、ＮＯＲゲート８３、ｐチ
ャンネルＭＯＳＦＥＴ８４、およびｎチャンネルＭＯＳ
ＦＥＴ８５からなる出力バッファ回路８０とからなる。
【００９６】入力バッファ回路７０において、バッファ
７１の入力端子は入出力端子ＣＬ２に接続され、出力端
子はＮＡＮＤ７２ゲートの一方の入力端子とＮＯＲゲー
ト７３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート７２の他方の入力端子はインバータ７の出力端子
に接続されて選択信号ＲＬG が入力され、ＮＯＲゲート
７３の他方の入力端子はインバータ６の出力端子に接続
されて選択信号／ＲＬ G が入力される。ＮＡＮＤゲート
７２の出力端子はｐチャンネルＭＯＳＦＥＴ７４のゲー
トに接続され、ＮＯＲゲート７３の出力端子はｎチャン
ネルＭＯＳＦＥＴ７５のゲートに接続されている。
７１の入力端子は入出力端子ＣＬ２に接続され、出力端
子はＮＡＮＤ７２ゲートの一方の入力端子とＮＯＲゲー
ト７３の一方の入力端子とに接続されている。ＮＡＮＤ
ゲート７２の他方の入力端子はインバータ７の出力端子
に接続されて選択信号ＲＬG が入力され、ＮＯＲゲート
７３の他方の入力端子はインバータ６の出力端子に接続
されて選択信号／ＲＬ G が入力される。ＮＡＮＤゲート
７２の出力端子はｐチャンネルＭＯＳＦＥＴ７４のゲー
トに接続され、ＮＯＲゲート７３の出力端子はｎチャン
ネルＭＯＳＦＥＴ７５のゲートに接続されている。
【００９７】また、ｐチャンネルＭＯＳＦＥＴ７４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ７５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ７４のソースはｎチャン
ネルＭＯＳＦＥＴ７５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の最終段の
ラッチ回路ＬＡＴｉおよび内部ロジック回路に接続され
ている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ７５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ７４のソースはｎチャン
ネルＭＯＳＦＥＴ７５のドレインに接続されており、そ
の接続点は双方向シフトレジスタ回路５６１の最終段の
ラッチ回路ＬＡＴｉおよび内部ロジック回路に接続され
ている。
【００９８】出力バッファ回路８０において、バッファ
８１の入力端子は双方向シフトレジスタ回路５６１の最
終段のラッチ回路ＬＡＴｉおよび内部ロジック回路に接
続され、出力端子はＮＡＮＤゲート８２の一方の入力端
子とＮＯＲゲート８３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート８２の他方の入力端子はインバー
タ６の出力端子に接続されて選択信号／ＲＬG が入力さ
れ、ＮＯＲゲート８３の他方の入力端子はインバータ７
の出力端子に接続されて選択信号ＲＬG が入力される。
ＮＡＮＤゲート８２の出力端子はｐチャンネルＭＯＳＦ
ＥＴ８４のゲートに接続され、ＮＯＲゲート８３の出力
端子はｎチャンネルＭＯＳＦＥＴ８５のゲートに接続さ
れている。
８１の入力端子は双方向シフトレジスタ回路５６１の最
終段のラッチ回路ＬＡＴｉおよび内部ロジック回路に接
続され、出力端子はＮＡＮＤゲート８２の一方の入力端
子とＮＯＲゲート８３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート８２の他方の入力端子はインバー
タ６の出力端子に接続されて選択信号／ＲＬG が入力さ
れ、ＮＯＲゲート８３の他方の入力端子はインバータ７
の出力端子に接続されて選択信号ＲＬG が入力される。
ＮＡＮＤゲート８２の出力端子はｐチャンネルＭＯＳＦ
ＥＴ８４のゲートに接続され、ＮＯＲゲート８３の出力
端子はｎチャンネルＭＯＳＦＥＴ８５のゲートに接続さ
れている。
【００９９】また、ｐチャンネルＭＯＳＦＥＴ８４のド
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ８５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ８４のソースはｎチャン
ネルＭＯＳＦＥＴ８５のドレインに接続されており、そ
の接続点は入出力端子ＣＬ２に接続されている。
レインは電源端子ＶＣＣ２に接続されて“Ｈｉｇｈ”レ
ベルの電位ＶＣＣに保持されており、ｎチャンネルＭＯ
ＳＦＥＴ８５のソースは電源端子ＧＮＤ２に接続されて
“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さら
に、ｐチャンネルＭＯＳＦＥＴ８４のソースはｎチャン
ネルＭＯＳＦＥＴ８５のドレインに接続されており、そ
の接続点は入出力端子ＣＬ２に接続されている。
【０１００】上記の構成のＣＬ入出力バッファＣＢ１・
ＣＢ２において、選択信号ＲＬG が“Ｌｏｗ”レベルの
場合、ＣＬ入出力バッファＣＢ１は、入力バッファ回路
５０のｐチャンネルＭＯＳＦＥＴ５４およびｎチャンネ
ルＭＯＳＦＥＴ５５のいずれか一方がＯＮ状態で他方が
ハイインピーダンス状態となる一方、出力バッファ回路
６０のｐチャンネルＭＯＳＦＥＴ６４およびｎチャンネ
ルＭＯＳＦＥＴ６５がいずれもハイインピーダンス状態
となることにより入力バッファとして動作する。このと
き同様に、ＣＬ入出力バッファＣＢ２は出力バッファと
して動作する。選択信号ＲＬG が“Ｈｉｇｈ”レベルの
場合、上記の逆となり、ＣＬ入出力バッファＣＢ１は出
力バッファとして動作し、ＣＬ入出力バッファＣＢ２は
入力バッファとして動作する。
ＣＢ２において、選択信号ＲＬG が“Ｌｏｗ”レベルの
場合、ＣＬ入出力バッファＣＢ１は、入力バッファ回路
５０のｐチャンネルＭＯＳＦＥＴ５４およびｎチャンネ
ルＭＯＳＦＥＴ５５のいずれか一方がＯＮ状態で他方が
ハイインピーダンス状態となる一方、出力バッファ回路
６０のｐチャンネルＭＯＳＦＥＴ６４およびｎチャンネ
ルＭＯＳＦＥＴ６５がいずれもハイインピーダンス状態
となることにより入力バッファとして動作する。このと
き同様に、ＣＬ入出力バッファＣＢ２は出力バッファと
して動作する。選択信号ＲＬG が“Ｈｉｇｈ”レベルの
場合、上記の逆となり、ＣＬ入出力バッファＣＢ１は出
力バッファとして動作し、ＣＬ入出力バッファＣＢ２は
入力バッファとして動作する。
【０１０１】以上の選択信号ＲＬG の論理レベルに対す
るＳＰ入出力バッファＳＢ１・ＳＢ２およびＣＬ入出力
バッファＣＢ１・ＣＢ２の入出力モードを表１にまとめ
て示す。
るＳＰ入出力バッファＳＢ１・ＳＢ２およびＣＬ入出力
バッファＣＢ１・ＣＢ２の入出力モードを表１にまとめ
て示す。
【０１０２】
【表１】
【０１０３】このように、入力機能と出力機能との切り
換えが可能な入出力バッファを用いることにより、以下
で述べるスタートパルス信号ＳＰG およびクロック信号
ＣＬ G の伝搬方向の設定に対して容易に回路を構成する
ことができる。
換えが可能な入出力バッファを用いることにより、以下
で述べるスタートパルス信号ＳＰG およびクロック信号
ＣＬ G の伝搬方向の設定に対して容易に回路を構成する
ことができる。
【０１０４】また、双方向シフトレジスタ回路５６１に
ついても上記入出力バッファと同様の考えに基づき、例
えばシフトレジスタを構成するフリップフロップ群を正
方向ならびに逆方向に接続した回路双方を用意してお
き、各々を選択信号ＲＬG によりいずれか一方向のフリ
ップフロップ群を選択する構成とすることができる。あ
るいは、各フリップフロップごとに入出力バッファのよ
うな入出力を切り換える回路を挿入した構成としてもよ
い。
ついても上記入出力バッファと同様の考えに基づき、例
えばシフトレジスタを構成するフリップフロップ群を正
方向ならびに逆方向に接続した回路双方を用意してお
き、各々を選択信号ＲＬG によりいずれか一方向のフリ
ップフロップ群を選択する構成とすることができる。あ
るいは、各フリップフロップごとに入出力バッファのよ
うな入出力を切り換える回路を挿入した構成としてもよ
い。
【０１０５】次に、上記の構成のゲートドライバ群２に
おけるスタートパルス信号ＳＰG およびクロック信号Ｃ
ＬG の伝搬について、図５および図６を用いて説明す
る。
おけるスタートパルス信号ＳＰG およびクロック信号Ｃ
ＬG の伝搬について、図５および図６を用いて説明す
る。
【０１０６】図５はゲートドライバＧＤｋ（ｋ＝１，
２，…，ｍ−１）とゲートドライバＧＤ（ｋ＋１）との
縦続接続が行われている状態を示した回路ブロック図で
ある。同図においては、スタートパルス信号ＳＰG をゲ
ートドライバＧＤｋからゲートドライバＧＤ（ｋ＋１）
の方向へ伝搬させるとともに、クロック信号ＣＬG をゲ
ートドライバＧＤ（ｋ＋１）からゲートドライバＧＤｋ
の方向へ伝搬させるために、選択信号ＲＬG が“Ｈｉｇ
ｈ”レベルに設定されている。すなわち、ＳＰ入出力バ
ッファＳＢ１およびＣＬ入出力バッファＣＢ２は入力バ
ッファとして動作し、ＳＰ入出力バッファＳＢ２および
ＣＬ入出力バッファＣＢ１は出力バッファとして動作す
る。また、これに伴って入出力端子ＳＰ１・ＣＬ２は入
力端子として機能し、入出力端子ＳＰ２・ＣＬ１は出力
端子として機能する。
２，…，ｍ−１）とゲートドライバＧＤ（ｋ＋１）との
縦続接続が行われている状態を示した回路ブロック図で
ある。同図においては、スタートパルス信号ＳＰG をゲ
ートドライバＧＤｋからゲートドライバＧＤ（ｋ＋１）
の方向へ伝搬させるとともに、クロック信号ＣＬG をゲ
ートドライバＧＤ（ｋ＋１）からゲートドライバＧＤｋ
の方向へ伝搬させるために、選択信号ＲＬG が“Ｈｉｇ
ｈ”レベルに設定されている。すなわち、ＳＰ入出力バ
ッファＳＢ１およびＣＬ入出力バッファＣＢ２は入力バ
ッファとして動作し、ＳＰ入出力バッファＳＢ２および
ＣＬ入出力バッファＣＢ１は出力バッファとして動作す
る。また、これに伴って入出力端子ＳＰ１・ＣＬ２は入
力端子として機能し、入出力端子ＳＰ２・ＣＬ１は出力
端子として機能する。
【０１０７】ゲートドライバＧＤｋおよびゲートドライ
バＧＤ（ｋ＋１）の双方向シフトレジスタ回路５６１
は、フリップフロップＦ／Ｆ１からフリップフロップＦ
／Ｆｉまでの多段のフリップフロップがラッチ回路とし
て接続された状態に構成されている。ゲートドライバＧ
Ｄｋの双方向シフトレジスタ回路５６１内では隣接する
フリップフロップのＤ端子とＱ端子とが接続され、最終
段のフリップフロップＦ／ＦｉのＱ端子はＳＰ入出力バ
ッファＳＢ２および入出力端子ＳＰ２を介して外部に取
り出され、ゲートドライバＧＤ（ｋ＋１）の入出力端子
ＳＰ１およびＳＰ入出力バッファＳＢ１を介してその初
段のフリップフロップＦ／Ｆ１のＤ端子に接続されてい
る。
バＧＤ（ｋ＋１）の双方向シフトレジスタ回路５６１
は、フリップフロップＦ／Ｆ１からフリップフロップＦ
／Ｆｉまでの多段のフリップフロップがラッチ回路とし
て接続された状態に構成されている。ゲートドライバＧ
Ｄｋの双方向シフトレジスタ回路５６１内では隣接する
フリップフロップのＤ端子とＱ端子とが接続され、最終
段のフリップフロップＦ／ＦｉのＱ端子はＳＰ入出力バ
ッファＳＢ２および入出力端子ＳＰ２を介して外部に取
り出され、ゲートドライバＧＤ（ｋ＋１）の入出力端子
ＳＰ１およびＳＰ入出力バッファＳＢ１を介してその初
段のフリップフロップＦ／Ｆ１のＤ端子に接続されてい
る。
【０１０８】また、ゲートドライバＧＤ（ｋ＋１）内の
クロック信号線はＣＬ入出力バッファＣＢ１および入出
力端子ＣＬ１を介して外部に取り出され、入出力端子Ｃ
Ｌ２およびＣＬ入出力バッファＣＢ２を介してゲートド
ライバＧＤｋ内のクロック信号線に接続されている。ク
ロック信号線からは、ゲートドライバＧＤｋ・ＧＤ（ｋ
＋１）内の各フリップフロップのＣＫ端子と内部ロジッ
ク回路とにクロック信号ＣＬG が供給される。スタート
パルス信号ＳＰG は、供給されるクロック信号ＣＬG の
立ち上がりに同期して紙面上の左側のフリップフロップ
から右側のフリップフロップへと順次転送される。さら
に、この場合には各フリップフロップのＱ出力は前述の
レベルシフタ回路５６２にも出力され、ドライバＬＳＩ
がソースドライバの場合には前述の出力回路５７２にも
出力される。
クロック信号線はＣＬ入出力バッファＣＢ１および入出
力端子ＣＬ１を介して外部に取り出され、入出力端子Ｃ
Ｌ２およびＣＬ入出力バッファＣＢ２を介してゲートド
ライバＧＤｋ内のクロック信号線に接続されている。ク
ロック信号線からは、ゲートドライバＧＤｋ・ＧＤ（ｋ
＋１）内の各フリップフロップのＣＫ端子と内部ロジッ
ク回路とにクロック信号ＣＬG が供給される。スタート
パルス信号ＳＰG は、供給されるクロック信号ＣＬG の
立ち上がりに同期して紙面上の左側のフリップフロップ
から右側のフリップフロップへと順次転送される。さら
に、この場合には各フリップフロップのＱ出力は前述の
レベルシフタ回路５６２にも出力され、ドライバＬＳＩ
がソースドライバの場合には前述の出力回路５７２にも
出力される。
【０１０９】今、ゲートドライバＧＤｋ内でのクロック
信号ＣＬG を信号ＣＫ１、フリップフロップＦ／Ｆ（ｉ
−１）のＤ端子に入力されるスタートパルス信号ＳＰG
を信号Ｄ１、フリップフロップＦ／Ｆ（ｉ−１）のＱ端
子から出力されフリップフロップＦ／ＦｉのＤ端子に入
力されるスタートパルス信号ＳＰG を信号Ｄ２、フリッ
プフロップＦ／ＦｉのＱ端子から出力されるスタートパ
ルス信号ＳＰG を信号Ｄ３、ドライバＧＤ（ｋ＋１）内
でのクロック信号ＣＬG を信号ＣＫ２、フリップフロッ
プＦ／Ｆ１のＤ端子に入力されるスタートパルス信号Ｓ
ＰG を信号Ｄ４、フリップフロップＦ／Ｆ１のＱ端子か
ら出力されフリップフロップＦ／Ｆ２のＤ端子に入力さ
れるスタートパルス信号ＳＰG を信号Ｄ５とする。
信号ＣＬG を信号ＣＫ１、フリップフロップＦ／Ｆ（ｉ
−１）のＤ端子に入力されるスタートパルス信号ＳＰG
を信号Ｄ１、フリップフロップＦ／Ｆ（ｉ−１）のＱ端
子から出力されフリップフロップＦ／ＦｉのＤ端子に入
力されるスタートパルス信号ＳＰG を信号Ｄ２、フリッ
プフロップＦ／ＦｉのＱ端子から出力されるスタートパ
ルス信号ＳＰG を信号Ｄ３、ドライバＧＤ（ｋ＋１）内
でのクロック信号ＣＬG を信号ＣＫ２、フリップフロッ
プＦ／Ｆ１のＤ端子に入力されるスタートパルス信号Ｓ
ＰG を信号Ｄ４、フリップフロップＦ／Ｆ１のＱ端子か
ら出力されフリップフロップＦ／Ｆ２のＤ端子に入力さ
れるスタートパルス信号ＳＰG を信号Ｄ５とする。
【０１１０】この場合、上記各信号のタイミングチャー
トは図６のようになる。信号ＣＫ２がＣＬ入出力バッフ
ァＣＢ１・ＣＢ２を介して信号ＣＫ１となるために、そ
の伝搬時間と波形なまりとにより、信号ＣＫ１は信号Ｃ
Ｋ２に対して時間Ｔ（Ｔ＞０）だけ遅延する。すなわ
ち、信号ＣＫ２は信号ＣＫ１に対して時間Ｔに相当する
位相差だけ進んだものとなる。従って、信号Ｄ１・Ｄ２
が信号ＣＫ１の立ち上がりに同期してラッチ・伝搬され
た結果の信号Ｄ３が、ＳＰ入出力バッファＳＢ２・ＳＢ
１を介することによりわずかに遅延した信号Ｄ４として
ゲートドライバＧＤ（ｋ＋１）に供給されると、フリッ
プフロップＦ／Ｆ１は、信号Ｄ４が立ち下がる直前に立
ち上がる信号ＣＫ２によって信号Ｄ４をラッチして信号
Ｄ５を出力する。
トは図６のようになる。信号ＣＫ２がＣＬ入出力バッフ
ァＣＢ１・ＣＢ２を介して信号ＣＫ１となるために、そ
の伝搬時間と波形なまりとにより、信号ＣＫ１は信号Ｃ
Ｋ２に対して時間Ｔ（Ｔ＞０）だけ遅延する。すなわ
ち、信号ＣＫ２は信号ＣＫ１に対して時間Ｔに相当する
位相差だけ進んだものとなる。従って、信号Ｄ１・Ｄ２
が信号ＣＫ１の立ち上がりに同期してラッチ・伝搬され
た結果の信号Ｄ３が、ＳＰ入出力バッファＳＢ２・ＳＢ
１を介することによりわずかに遅延した信号Ｄ４として
ゲートドライバＧＤ（ｋ＋１）に供給されると、フリッ
プフロップＦ／Ｆ１は、信号Ｄ４が立ち下がる直前に立
ち上がる信号ＣＫ２によって信号Ｄ４をラッチして信号
Ｄ５を出力する。
【０１１１】このように、スタートパルス信号ＳＰG と
クロック信号ＣＬG とをゲートドライバの縦続接続方向
に対して互いに逆方向に伝搬させることにより、信号Ｄ
５を正しいタイミングで出力することができ、これを基
に生成されるゲートパルスは正しいタイミングで出力回
路５６３からゲートバスラインに出力されるので、従来
のように液晶モジュール１が誤動作を起こすようなこと
がない。これにより、表示画面の画素数の増加への対
応、つまりゲートドライバ内部のシフトレジスタ回路５
６１の段数の増加や、クロック信号ＣＬG の高速化、ゲ
ートドライバ数の増加を図ることができる。
クロック信号ＣＬG とをゲートドライバの縦続接続方向
に対して互いに逆方向に伝搬させることにより、信号Ｄ
５を正しいタイミングで出力することができ、これを基
に生成されるゲートパルスは正しいタイミングで出力回
路５６３からゲートバスラインに出力されるので、従来
のように液晶モジュール１が誤動作を起こすようなこと
がない。これにより、表示画面の画素数の増加への対
応、つまりゲートドライバ内部のシフトレジスタ回路５
６１の段数の増加や、クロック信号ＣＬG の高速化、ゲ
ートドライバ数の増加を図ることができる。
【０１１２】なお、信号Ｄ４と信号Ｄ５との間には、同
図に示すように時間Ｄなる重なり時間が生じるが、この
時間は数十ｎｓｅｃ（ナノ秒）オーダーの時間である。
従って、これらの信号に基づいて生成された駆動信号が
出力回路５６３などを介してゲートバスラインへのゲー
トパルスとして、あるいはソースドライバの場合にはド
レインバスラインへの表示データに対応する電圧として
液晶パネル５に印加される際には、液晶素子の容量に基
づいた波形なまりによる上記重なり時間の消滅が起こる
とともに、充分長い１水平同期期間の間ＴＦＴが印加電
圧を保持することから、液晶素子へ悪影響が及ぶことが
なく、表示品位の低下などの問題は生じない。
図に示すように時間Ｄなる重なり時間が生じるが、この
時間は数十ｎｓｅｃ（ナノ秒）オーダーの時間である。
従って、これらの信号に基づいて生成された駆動信号が
出力回路５６３などを介してゲートバスラインへのゲー
トパルスとして、あるいはソースドライバの場合にはド
レインバスラインへの表示データに対応する電圧として
液晶パネル５に印加される際には、液晶素子の容量に基
づいた波形なまりによる上記重なり時間の消滅が起こる
とともに、充分長い１水平同期期間の間ＴＦＴが印加電
圧を保持することから、液晶素子へ悪影響が及ぶことが
なく、表示品位の低下などの問題は生じない。
【０１１３】以上の構成の液晶モジュール１は、ゲート
ドライバ群２内でスタートパルス信号ＳＰG をゲートド
ライバＧＤ１からゲートドライバＧＤｍの方向へ、また
クロック信号ＣＬG をゲートドライバＧＤｍからゲート
ドライバＧＤ１の方向へ伝搬させるものであったが、図
７に示すように、両信号をゲートドライバ群２内でそれ
ぞれ上記とは逆に伝搬するように構成した液晶モジュー
ル９１ももちろん可能である。
ドライバ群２内でスタートパルス信号ＳＰG をゲートド
ライバＧＤ１からゲートドライバＧＤｍの方向へ、また
クロック信号ＣＬG をゲートドライバＧＤｍからゲート
ドライバＧＤ１の方向へ伝搬させるものであったが、図
７に示すように、両信号をゲートドライバ群２内でそれ
ぞれ上記とは逆に伝搬するように構成した液晶モジュー
ル９１ももちろん可能である。
【０１１４】この場合は、ゲートドライバＧＤｍのゲー
トドライバ群２端部側の入出力端子ＳＰ２をプリント基
板９２上の配線を介して、ゲートドライバＧＤ１側に配
置したコントローラ４に接続し、ゲートドライバＧＤ１
のゲートドライバ群２端部側の入出力端子ＣＬ１、入力
端子ＲＬ１、および電源端子ＶＤＤ１・ＶＣＣ１・ＧＮ
Ｄ１をコントローラ４に接続する。また、ＳＰ入出力バ
ッファＳＢ１・ＳＢ２およびＣＬ入出力バッファＣＢ１
・ＣＢ２をそれぞれ液晶モジュール１の場合とは逆の状
態で動作させるために、選択信号ＲＬG を“Ｌｏｗ”レ
ベルに設定する。
トドライバ群２端部側の入出力端子ＳＰ２をプリント基
板９２上の配線を介して、ゲートドライバＧＤ１側に配
置したコントローラ４に接続し、ゲートドライバＧＤ１
のゲートドライバ群２端部側の入出力端子ＣＬ１、入力
端子ＲＬ１、および電源端子ＶＤＤ１・ＶＣＣ１・ＧＮ
Ｄ１をコントローラ４に接続する。また、ＳＰ入出力バ
ッファＳＢ１・ＳＢ２およびＣＬ入出力バッファＣＢ１
・ＣＢ２をそれぞれ液晶モジュール１の場合とは逆の状
態で動作させるために、選択信号ＲＬG を“Ｌｏｗ”レ
ベルに設定する。
【０１１５】このように、各信号の伝搬方向が可逆であ
るゲートドライバ群２を用いることによって、コントロ
ーラ４の配置を可変にすることができる。
るゲートドライバ群２を用いることによって、コントロ
ーラ４の配置を可変にすることができる。
【０１１６】最後に各ゲートドライバの各ＴＣＰへの実
装と、各ＴＣＰの液晶モジュール１・９１への実装につ
いて述べる。図８は上記実装の状態を説明する断面図で
ある。内部配線がＡｌで形成されるゲートドライバＧＤ
ｊ（ｊ＝１，２，…，ｍ）の各入出力端子は、絶縁フィ
ルムからなるＴＣＰ基材１０１の一面に設けられたＣｕ
配線１０２のうちスルーホール１０３上に突出させたイ
ンナーリード端子１０２ａ…にバンプ１０４…を介して
接続される。Ｃｕ配線１０２上にはソルダーレジスト１
０５が形成されている。このようにゲートドライバＧＤ
ｊが実装され、可撓性のＴＣＰｇｄｊ（ｊ＝１，２，
…，ｍ）が構成される。
装と、各ＴＣＰの液晶モジュール１・９１への実装につ
いて述べる。図８は上記実装の状態を説明する断面図で
ある。内部配線がＡｌで形成されるゲートドライバＧＤ
ｊ（ｊ＝１，２，…，ｍ）の各入出力端子は、絶縁フィ
ルムからなるＴＣＰ基材１０１の一面に設けられたＣｕ
配線１０２のうちスルーホール１０３上に突出させたイ
ンナーリード端子１０２ａ…にバンプ１０４…を介して
接続される。Ｃｕ配線１０２上にはソルダーレジスト１
０５が形成されている。このようにゲートドライバＧＤ
ｊが実装され、可撓性のＴＣＰｇｄｊ（ｊ＝１，２，
…，ｍ）が構成される。
【０１１７】また、ＴＣＰｇｄｊの液晶パネル５への実
装は、上ガラス５ａよりも大面積とされる下ガラス５ｂ
上に設けられたＩＴＯ（Indium Tin Oxide：インジウム
すず酸化物）からなる端子１０６上に、ＴＣＰｇｄｊの
Ｃｕ配線１０２の出力側に設けられたアウターリード端
子１０２ｂ…がＡＣＦ（Anisotropic Conductive Film
：異方性導電膜）１０７…を介して熱圧着されること
により行われる。
装は、上ガラス５ａよりも大面積とされる下ガラス５ｂ
上に設けられたＩＴＯ（Indium Tin Oxide：インジウム
すず酸化物）からなる端子１０６上に、ＴＣＰｇｄｊの
Ｃｕ配線１０２の出力側に設けられたアウターリード端
子１０２ｂ…がＡＣＦ（Anisotropic Conductive Film
：異方性導電膜）１０７…を介して熱圧着されること
により行われる。
【０１１８】さらに、ＴＣＰｇｄｊのプリント基板３・
９２への実装は、ＴＣＰｇｄｊのＣｕ配線１０２の入力
側に設けられたアウターリード端子１０２ｃ…がハンダ
１０８…によってプリント基板３・９２上の配線と接続
されることにより行われる。なお、ハンダ１０８…の代
りに先のＡＣＦ１０７…を用いることもできる。
９２への実装は、ＴＣＰｇｄｊのＣｕ配線１０２の入力
側に設けられたアウターリード端子１０２ｃ…がハンダ
１０８…によってプリント基板３・９２上の配線と接続
されることにより行われる。なお、ハンダ１０８…の代
りに先のＡＣＦ１０７…を用いることもできる。
【０１１９】〔実施の形態２〕本発明の表示用駆動装置
およびそれを用いた液晶モジュールの実施の他の形態に
ついて図９ないし図１７に基づいて説明すれば、以下の
通りである。なお、説明の便宜上、前記の実施の形態１
の図面に示した構成要素と同一の機能を有する構成要素
については、同一の符号を付し、その説明を省略する。
また、ここでは表示用駆動装置としてゲートドライバ群
を例に挙げるが、その特徴点およびそれを用いた液晶モ
ジュールの特徴点をソースドライバ群に対しても適用す
ることができるのは実施の形態１と同様である。
およびそれを用いた液晶モジュールの実施の他の形態に
ついて図９ないし図１７に基づいて説明すれば、以下の
通りである。なお、説明の便宜上、前記の実施の形態１
の図面に示した構成要素と同一の機能を有する構成要素
については、同一の符号を付し、その説明を省略する。
また、ここでは表示用駆動装置としてゲートドライバ群
を例に挙げるが、その特徴点およびそれを用いた液晶モ
ジュールの特徴点をソースドライバ群に対しても適用す
ることができるのは実施の形態１と同様である。
【０１２０】本実施の形態の液晶モジュール１１１・１
２１の構成をそれぞれ図９および図１０に示す。ゲート
ドライバ群１１２は、コントローラ４から、スタートパ
ルス信号ＳＰG が最初に入力されるゲートドライバの入
出力端子ＳＰ１または入出力端子ＳＰ２に至るまでの配
線を全てプリント基板３・９２上で引き廻していた実施
の形態１とは異なり、入力されたデータをそのまま出力
するデータ用回路が新たに内部に設けられたゲートドラ
イバＧＤ１’・ＧＤ２’・…・ＧＤｍ’からなり、それ
らの縦続接続を利用してコントローラ４から上記入出力
端子ＳＰ１または入出力端子ＳＰ２に至るまでスタート
パルス信号ＳＰG を上記データ用回路を用いて極力ゲー
トドライバ内で伝搬させるものである。また、各ゲート
ドライバは、上記配線の変更に合わせて構成されたＴＣ
Ｐｇｄ１’・ｇｄ２’・…・ｇｄｍ’に実装されてい
る。
２１の構成をそれぞれ図９および図１０に示す。ゲート
ドライバ群１１２は、コントローラ４から、スタートパ
ルス信号ＳＰG が最初に入力されるゲートドライバの入
出力端子ＳＰ１または入出力端子ＳＰ２に至るまでの配
線を全てプリント基板３・９２上で引き廻していた実施
の形態１とは異なり、入力されたデータをそのまま出力
するデータ用回路が新たに内部に設けられたゲートドラ
イバＧＤ１’・ＧＤ２’・…・ＧＤｍ’からなり、それ
らの縦続接続を利用してコントローラ４から上記入出力
端子ＳＰ１または入出力端子ＳＰ２に至るまでスタート
パルス信号ＳＰG を上記データ用回路を用いて極力ゲー
トドライバ内で伝搬させるものである。また、各ゲート
ドライバは、上記配線の変更に合わせて構成されたＴＣ
Ｐｇｄ１’・ｇｄ２’・…・ｇｄｍ’に実装されてい
る。
【０１２１】図９の液晶モジュール１１１は、スタート
パルス信号ＳＰG をゲートドライバＧＤ１’からゲート
ドライバＧＤｍ’の方向へ、またクロック信号ＣＬG を
ゲートドライバＧＤｍ’からゲートドライバＧＤ１’の
方向へ伝搬させる構成において、コントローラ４のスタ
ートパルス信号ＳＰG の出力端子をゲートドライバＧＤ
ｍ’のデータ用回路の入出力端子ＤＡＴＡ２に接続し、
ゲートドライバＧＤ１’のデータ用回路の入出力端子Ｄ
ＡＴＡ１を同じゲートドライバＧＤ１’の入出力端子Ｓ
Ｐ１に接続したものである。各ゲートドライバはデータ
用回路の入出力端子ＤＡＴＡ１・ＤＡＴＡ２に対しても
縦続接続されている。なお、プリント基板１１３はこの
ような接続に対応するため、コントローラ４とゲートド
ライバＧＤｍ’の入出力端子ＤＡＴＡ２との間、各ゲー
トドライバの入出力端子ＤＡＴＡ２と次段のゲートドラ
イバの入出力端子ＤＡＴＡ１との間、およびゲートドラ
イバＧＤ１’の入出力端子ＤＡＴＡ１と入出力端子ＳＰ
１との間に新たな配線が施されたものである。
パルス信号ＳＰG をゲートドライバＧＤ１’からゲート
ドライバＧＤｍ’の方向へ、またクロック信号ＣＬG を
ゲートドライバＧＤｍ’からゲートドライバＧＤ１’の
方向へ伝搬させる構成において、コントローラ４のスタ
ートパルス信号ＳＰG の出力端子をゲートドライバＧＤ
ｍ’のデータ用回路の入出力端子ＤＡＴＡ２に接続し、
ゲートドライバＧＤ１’のデータ用回路の入出力端子Ｄ
ＡＴＡ１を同じゲートドライバＧＤ１’の入出力端子Ｓ
Ｐ１に接続したものである。各ゲートドライバはデータ
用回路の入出力端子ＤＡＴＡ１・ＤＡＴＡ２に対しても
縦続接続されている。なお、プリント基板１１３はこの
ような接続に対応するため、コントローラ４とゲートド
ライバＧＤｍ’の入出力端子ＤＡＴＡ２との間、各ゲー
トドライバの入出力端子ＤＡＴＡ２と次段のゲートドラ
イバの入出力端子ＤＡＴＡ１との間、およびゲートドラ
イバＧＤ１’の入出力端子ＤＡＴＡ１と入出力端子ＳＰ
１との間に新たな配線が施されたものである。
【０１２２】また、図１０の液晶モジュール１２１は、
スタートパルス信号ＳＰG をゲートドライバＧＤｍ’か
らゲートドライバＧＤ１’の方向へ、またクロック信号
ＣＬ G をゲートドライバＧＤ１’からゲートドライバＧ
Ｄｍ’の方向へ伝搬させる構成において、コントローラ
のスタートパルス信号ＳＰG の出力端子をゲートドライ
バＧＤ１’のデータ用回路の入出力端子ＤＡＴＡ１に接
続し、ゲートドライバＧＤｍ’のデータ用回路の入出力
端子ＤＡＴＡ２を同じゲートドライバＧＤ１’の入出力
端子ＳＰ２に接続したものである。各ゲートドライバは
データ用回路の入出力端子ＤＡＴＡ１・ＤＡＴＡ２に対
しても縦続接続されている。なお、プリント基板１２２
はこのような接続に対応するため、コントローラ４とゲ
ートドライバＧＤ１’の入出力端子ＤＡＴＡ１との間、
各ゲートドライバの入出力端子ＤＡＴＡ２と次段のゲー
トドライバの入出力端子ＤＡＴＡ１との間、およびゲー
トドライバＧＤｍ’の入出力端子ＤＡＴＡ２と入出力端
子ＳＰ２との間に新たな配線が施されたものである。
スタートパルス信号ＳＰG をゲートドライバＧＤｍ’か
らゲートドライバＧＤ１’の方向へ、またクロック信号
ＣＬ G をゲートドライバＧＤ１’からゲートドライバＧ
Ｄｍ’の方向へ伝搬させる構成において、コントローラ
のスタートパルス信号ＳＰG の出力端子をゲートドライ
バＧＤ１’のデータ用回路の入出力端子ＤＡＴＡ１に接
続し、ゲートドライバＧＤｍ’のデータ用回路の入出力
端子ＤＡＴＡ２を同じゲートドライバＧＤ１’の入出力
端子ＳＰ２に接続したものである。各ゲートドライバは
データ用回路の入出力端子ＤＡＴＡ１・ＤＡＴＡ２に対
しても縦続接続されている。なお、プリント基板１２２
はこのような接続に対応するため、コントローラ４とゲ
ートドライバＧＤ１’の入出力端子ＤＡＴＡ１との間、
各ゲートドライバの入出力端子ＤＡＴＡ２と次段のゲー
トドライバの入出力端子ＤＡＴＡ１との間、およびゲー
トドライバＧＤｍ’の入出力端子ＤＡＴＡ２と入出力端
子ＳＰ２との間に新たな配線が施されたものである。
【０１２３】上記ゲートドライバ群１１２における一つ
のゲートドライバの回路ブロック図を図１１に示す。こ
のゲートドライバは、実施の形態１で述べたゲートドラ
イバに入出力端子ＤＡＴＡ１（または入出力端子ＤＡＴ
Ａ２）から入力されたデータをそのまま入出力端子ＤＡ
ＴＡ２（または入出力端子ＤＡＴＡ１）から出力するデ
ータ用回路を付加した構成であり、入出力端子ＤＡＴＡ
１にＤＡＴＡ入出力バッファＤＢ１が、また入出力端子
ＤＡＴＡ２にＤＡＴＡ入出力バッファＤＢ２が設けられ
ている。ＤＡＴＡ入出力バッファＤＢ１・ＤＢ２にはイ
ンバータ６・７の出力が入力され、選択信号ＲＬG の論
理レベルに応じて入出力の動作が切り換えられるように
なっている。
のゲートドライバの回路ブロック図を図１１に示す。こ
のゲートドライバは、実施の形態１で述べたゲートドラ
イバに入出力端子ＤＡＴＡ１（または入出力端子ＤＡＴ
Ａ２）から入力されたデータをそのまま入出力端子ＤＡ
ＴＡ２（または入出力端子ＤＡＴＡ１）から出力するデ
ータ用回路を付加した構成であり、入出力端子ＤＡＴＡ
１にＤＡＴＡ入出力バッファＤＢ１が、また入出力端子
ＤＡＴＡ２にＤＡＴＡ入出力バッファＤＢ２が設けられ
ている。ＤＡＴＡ入出力バッファＤＢ１・ＤＢ２にはイ
ンバータ６・７の出力が入力され、選択信号ＲＬG の論
理レベルに応じて入出力の動作が切り換えられるように
なっている。
【０１２４】ＤＡＴＡ入出力バッファＤＢ１・ＤＢ２の
具体的な回路構成を図１２に示す。ＤＡＴＡ入出力バッ
ファＤＢ１は、バッファ１３１、ＮＡＮＤゲート１３
２、ＮＯＲゲート１３３、ｐチャンネルＭＯＳＦＥＴ１
３４、およびｎチャンネルＭＯＳＦＥＴ１３５からなる
入力バッファ回路１３０と、バッファ１４１、ＮＡＮＤ
ゲート１４２、ＮＯＲゲート１４３、ｐチャンネルＭＯ
ＳＦＥＴ１４４、およびｎチャンネルＭＯＳＦＥＴ１４
５からなる出力バッファ回路１４０とからなる。
具体的な回路構成を図１２に示す。ＤＡＴＡ入出力バッ
ファＤＢ１は、バッファ１３１、ＮＡＮＤゲート１３
２、ＮＯＲゲート１３３、ｐチャンネルＭＯＳＦＥＴ１
３４、およびｎチャンネルＭＯＳＦＥＴ１３５からなる
入力バッファ回路１３０と、バッファ１４１、ＮＡＮＤ
ゲート１４２、ＮＯＲゲート１４３、ｐチャンネルＭＯ
ＳＦＥＴ１４４、およびｎチャンネルＭＯＳＦＥＴ１４
５からなる出力バッファ回路１４０とからなる。
【０１２５】入力バッファ回路１３０において、バッフ
ァ１３１は入力端子が入出力端子ＤＡＴＡ１に接続さ
れ、出力端子がＮＡＮＤゲート１３２の一方の入力端子
とＮＯＲゲート１３３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート１３２の他方の入力端子はインバ
ータ６の出力端子に接続されて選択信号／ＲＬG が入力
され、ＮＯＲゲート１３３の他方の入力端子はインバー
タ７の出力端子に接続されて選択信号ＲＬG が入力され
る。ＮＡＮＤゲート１３２の出力端子はｐチャンネルＭ
ＯＳＦＥＴ１３４のゲートに接続され、ＮＯＲゲート１
３３の出力端子はｎチャンネルＭＯＳＦＥＴ１３５のゲ
ートに接続されている。
ァ１３１は入力端子が入出力端子ＤＡＴＡ１に接続さ
れ、出力端子がＮＡＮＤゲート１３２の一方の入力端子
とＮＯＲゲート１３３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート１３２の他方の入力端子はインバ
ータ６の出力端子に接続されて選択信号／ＲＬG が入力
され、ＮＯＲゲート１３３の他方の入力端子はインバー
タ７の出力端子に接続されて選択信号ＲＬG が入力され
る。ＮＡＮＤゲート１３２の出力端子はｐチャンネルＭ
ＯＳＦＥＴ１３４のゲートに接続され、ＮＯＲゲート１
３３の出力端子はｎチャンネルＭＯＳＦＥＴ１３５のゲ
ートに接続されている。
【０１２６】また、ｐチャンネルＭＯＳＦＥＴ１３４の
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１３５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１３４のソースはｎチ
ャンネルＭＯＳＦＥＴ１３５のドレインに接続されてお
り、その接続点は双方向シフトレジスタ回路５６１の初
段のラッチ回路ＬＡＴ１に接続されている。
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１３５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１３４のソースはｎチ
ャンネルＭＯＳＦＥＴ１３５のドレインに接続されてお
り、その接続点は双方向シフトレジスタ回路５６１の初
段のラッチ回路ＬＡＴ１に接続されている。
【０１２７】出力バッファ回路１４０において、バッフ
ァ１４１の入力端子は先述の双方向シフトレジスタ回路
５６１の初段のラッチ回路ＬＡＴ１に接続され、出力端
子はＮＡＮＤゲート１４２の一方の入力端子とＮＯＲゲ
ート１４３の一方の入力端子とに接続されている。ＮＡ
ＮＤゲート１４２の他方の入力端子はインバータ７の出
力端子に接続されて選択信号ＲＬG が入力され、ＮＯＲ
ゲート１４３の他方の入力端子はインバータ６の出力端
子に接続されて選択信号／ＲＬG が入力される。ＮＡＮ
Ｄゲート１４２の出力端子はｐチャンネルＭＯＳＦＥＴ
１４４のゲートに接続され、ＮＯＲゲート１４３の出力
端子はｎチャンネルＭＯＳＦＥＴ１４５のゲートに接続
されている。
ァ１４１の入力端子は先述の双方向シフトレジスタ回路
５６１の初段のラッチ回路ＬＡＴ１に接続され、出力端
子はＮＡＮＤゲート１４２の一方の入力端子とＮＯＲゲ
ート１４３の一方の入力端子とに接続されている。ＮＡ
ＮＤゲート１４２の他方の入力端子はインバータ７の出
力端子に接続されて選択信号ＲＬG が入力され、ＮＯＲ
ゲート１４３の他方の入力端子はインバータ６の出力端
子に接続されて選択信号／ＲＬG が入力される。ＮＡＮ
Ｄゲート１４２の出力端子はｐチャンネルＭＯＳＦＥＴ
１４４のゲートに接続され、ＮＯＲゲート１４３の出力
端子はｎチャンネルＭＯＳＦＥＴ１４５のゲートに接続
されている。
【０１２８】また、ｐチャンネルＭＯＳＦＥＴ１４４の
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１４５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１４４のソースはｎチ
ャンネルＭＯＳＦＥＴ１４５のドレインに接続されてお
り、その接続点は入出力端子ＤＡＴＡ１に接続されてい
る。
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１４５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１４４のソースはｎチ
ャンネルＭＯＳＦＥＴ１４５のドレインに接続されてお
り、その接続点は入出力端子ＤＡＴＡ１に接続されてい
る。
【０１２９】次に、ＤＡＴＡ入出力バッファＤＢ２は、
バッファ１５１、ＮＡＮＤゲート１５２、ＮＯＲゲート
１５３、ｐチャンネルＭＯＳＦＥＴ１５４、およびｎチ
ャンネルＭＯＳＦＥＴ１５５からなる入力バッファ回路
１５０と、バッファ１６１、ＮＡＮＤゲート１６２、Ｎ
ＯＲゲート１６３、ｐチャンネルＭＯＳＦＥＴ１６４、
およびｎチャンネルＭＯＳＦＥＴ１６５からなる出力バ
ッファ回路１６０とからなる。
バッファ１５１、ＮＡＮＤゲート１５２、ＮＯＲゲート
１５３、ｐチャンネルＭＯＳＦＥＴ１５４、およびｎチ
ャンネルＭＯＳＦＥＴ１５５からなる入力バッファ回路
１５０と、バッファ１６１、ＮＡＮＤゲート１６２、Ｎ
ＯＲゲート１６３、ｐチャンネルＭＯＳＦＥＴ１６４、
およびｎチャンネルＭＯＳＦＥＴ１６５からなる出力バ
ッファ回路１６０とからなる。
【０１３０】入力バッファ回路１５０において、バッフ
ァ１５１の入力端子は入出力端子ＤＡＴＡ２に接続さ
れ、出力端子はＮＡＮＤゲート１５２の一方の入力端子
とＮＯＲゲート１５３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート１５２の他方の入力端子はインバ
ータ７の出力端子が接続されて選択信号ＲＬG が入力さ
れ、ＮＯＲゲート１５３の他方の入力端子はインバータ
６の出力端子に接続されて選択信号／ＲＬG が入力され
る。ＮＡＮＤゲート１５２の出力端子はｐチャンネルＭ
ＯＳＦＥＴ１５４のゲートに接続され、ＮＯＲゲート１
５３の出力端子はｎチャンネルＭＯＳＦＥＴ１５５のゲ
ートに接続されている。
ァ１５１の入力端子は入出力端子ＤＡＴＡ２に接続さ
れ、出力端子はＮＡＮＤゲート１５２の一方の入力端子
とＮＯＲゲート１５３の一方の入力端子とに接続されて
いる。ＮＡＮＤゲート１５２の他方の入力端子はインバ
ータ７の出力端子が接続されて選択信号ＲＬG が入力さ
れ、ＮＯＲゲート１５３の他方の入力端子はインバータ
６の出力端子に接続されて選択信号／ＲＬG が入力され
る。ＮＡＮＤゲート１５２の出力端子はｐチャンネルＭ
ＯＳＦＥＴ１５４のゲートに接続され、ＮＯＲゲート１
５３の出力端子はｎチャンネルＭＯＳＦＥＴ１５５のゲ
ートに接続されている。
【０１３１】また、ｐチャンネルＭＯＳＦＥＴ１５４の
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１５５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１５４のソースはｎチ
ャンネルＭＯＳＦＥＴ１５５のドレインに接続されてお
り、その接続点は双方向シフトレジスタ回路５６１の最
終段のラッチ回路ＬＡＴｉに接続されている。
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１５５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１５４のソースはｎチ
ャンネルＭＯＳＦＥＴ１５５のドレインに接続されてお
り、その接続点は双方向シフトレジスタ回路５６１の最
終段のラッチ回路ＬＡＴｉに接続されている。
【０１３２】出力バッファ回路１６０において、バッフ
ァ１６１の入力端子は先述の双方向シフトレジスタ回路
５６１の最終段のラッチ回路ＬＡＴｉに接続され、出力
端子がＮＡＮＤゲート１６２の一方の入力端子とＮＯＲ
ゲート１６３の一方の入力端子とに接続されている。Ｎ
ＡＮＤゲート１６２の他方の入力端子はインバータ６の
出力端子に接続されて選択信号／ＲＬG が入力され、Ｎ
ＯＲゲート１６３の他方の入力端子はインバータ７の出
力端子に接続されて選択信号ＲＬG が入力される。ＮＡ
ＮＤゲート１６２の出力端子はｐチャンネルＭＯＳＦＥ
Ｔ１６４のゲートに接続され、ＮＯＲゲート１６３の出
力端子はｎチャンネルＭＯＳＦＥＴ１６５のゲートに接
続されている。
ァ１６１の入力端子は先述の双方向シフトレジスタ回路
５６１の最終段のラッチ回路ＬＡＴｉに接続され、出力
端子がＮＡＮＤゲート１６２の一方の入力端子とＮＯＲ
ゲート１６３の一方の入力端子とに接続されている。Ｎ
ＡＮＤゲート１６２の他方の入力端子はインバータ６の
出力端子に接続されて選択信号／ＲＬG が入力され、Ｎ
ＯＲゲート１６３の他方の入力端子はインバータ７の出
力端子に接続されて選択信号ＲＬG が入力される。ＮＡ
ＮＤゲート１６２の出力端子はｐチャンネルＭＯＳＦＥ
Ｔ１６４のゲートに接続され、ＮＯＲゲート１６３の出
力端子はｎチャンネルＭＯＳＦＥＴ１６５のゲートに接
続されている。
【０１３３】また、ｐチャンネルＭＯＳＦＥＴ１６４の
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１６５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１６４のソースはｎチ
ャンネルＭＯＳＦＥＴ１６５のドレインに接続されてお
り、その接続点は入出力端子ＤＡＴＡ２に接続されてい
る。
ドレインは電源端子ＶＣＣ１あるいは電源端子ＶＣＣ２
に接続されて“Ｈｉｇｈ”レベルの電位ＶＣＣに保持さ
れており、ｎチャンネルＭＯＳＦＥＴ１６５のソースは
電源端子ＧＮＤ１あるいは電源端子ＧＮＤ２に接続され
て“Ｌｏｗ”レベルの電位ＧＮＤに保持されている。さ
らに、ｐチャンネルＭＯＳＦＥＴ１６４のソースはｎチ
ャンネルＭＯＳＦＥＴ１６５のドレインに接続されてお
り、その接続点は入出力端子ＤＡＴＡ２に接続されてい
る。
【０１３４】上記の構成のＤＡＴＡ入出力バッファＤＢ
１・ＤＢ２において、選択信号ＲＬ G が“Ｌｏｗ”レベ
ルの場合、ＤＡＴＡ入出力バッファＤＢ１は、入力バッ
ファ回路１３０のｐチャンネルＭＯＳＦＥＴ１３４およ
びｎチャンネルＭＯＳＦＥＴ１３５のいずれか一方がＯ
Ｎ状態で他方がハイインピーダンス状態となる一方、出
力バッファ回路１４０のｐチャンネルＭＯＳＦＥＴ１４
４およびｎチャンネルＭＯＳＦＥＴ１４５がいずれもハ
イインピーダンス状態となることにより入力バッファと
して動作する。このとき同様に、ＤＡＴＡ入出力バッフ
ァＤＢ２は出力バッファとして動作する。選択信号ＲＬ
G が“Ｈｉｇｈ”レベルの場合、上記の逆となり、ＤＡ
ＴＡ入出力バッファＤＢ１は出力バッファとして動作
し、ＤＡＴＡ入出力バッファＤＢ２は入力バッファとし
て動作する。
１・ＤＢ２において、選択信号ＲＬ G が“Ｌｏｗ”レベ
ルの場合、ＤＡＴＡ入出力バッファＤＢ１は、入力バッ
ファ回路１３０のｐチャンネルＭＯＳＦＥＴ１３４およ
びｎチャンネルＭＯＳＦＥＴ１３５のいずれか一方がＯ
Ｎ状態で他方がハイインピーダンス状態となる一方、出
力バッファ回路１４０のｐチャンネルＭＯＳＦＥＴ１４
４およびｎチャンネルＭＯＳＦＥＴ１４５がいずれもハ
イインピーダンス状態となることにより入力バッファと
して動作する。このとき同様に、ＤＡＴＡ入出力バッフ
ァＤＢ２は出力バッファとして動作する。選択信号ＲＬ
G が“Ｈｉｇｈ”レベルの場合、上記の逆となり、ＤＡ
ＴＡ入出力バッファＤＢ１は出力バッファとして動作
し、ＤＡＴＡ入出力バッファＤＢ２は入力バッファとし
て動作する。
【０１３５】以上の選択信号ＲＬG の論理レベルに対す
るＤＡＴＡ入出力バッファＤＢ１・ＤＢ２の入出力モー
ドを、ＳＰ入出力バッファＳＢ１・ＳＢ２およびＣＬ入
出力バッファＣＢ１・ＣＢ２の入出力モードとともに表
２にまとめて示す。
るＤＡＴＡ入出力バッファＤＢ１・ＤＢ２の入出力モー
ドを、ＳＰ入出力バッファＳＢ１・ＳＢ２およびＣＬ入
出力バッファＣＢ１・ＣＢ２の入出力モードとともに表
２にまとめて示す。
【０１３６】
【表２】
【０１３７】表２に従い、図９の液晶モジュール１１１
の場合には選択信号ＲＬG を“Ｈｉｇｈ”レベルとし、
ＤＡＴＡ入出力バッファＤＢ１を出力バッファとして、
またＤＡＴＡ入出力バッファＤＢ２を入力バッファとし
て動作させることにより、コントローラ４から出力され
たスタートパルス信号ＳＰG をゲートドライバＧＤｍ’
からゲートドライバＧＤ１’の方向へ伝搬させた後、ゲ
ートドライバＧＤ１’の入出力端子ＳＰ１に入力する。
の場合には選択信号ＲＬG を“Ｈｉｇｈ”レベルとし、
ＤＡＴＡ入出力バッファＤＢ１を出力バッファとして、
またＤＡＴＡ入出力バッファＤＢ２を入力バッファとし
て動作させることにより、コントローラ４から出力され
たスタートパルス信号ＳＰG をゲートドライバＧＤｍ’
からゲートドライバＧＤ１’の方向へ伝搬させた後、ゲ
ートドライバＧＤ１’の入出力端子ＳＰ１に入力する。
【０１３８】また、図１０の液晶モジュール１２１の場
合には選択信号ＲＬG を“Ｌｏｗ”レベルとし、ＤＡＴ
Ａ入出力バッファＤＢ１を入力バッファとして、またＤ
ＡＴＡ入出力バッファＤＢ２を出力バッファとして動作
させることにより、コントローラ４から出力されたスタ
ートパルス信号ＳＰG をゲートドライバＧＤ１’からゲ
ートドライバＧＤｍ’の方向へ伝搬させた後、ゲートド
ライバＧＤｍ’の入出力端子ＳＰ２に入力する。
合には選択信号ＲＬG を“Ｌｏｗ”レベルとし、ＤＡＴ
Ａ入出力バッファＤＢ１を入力バッファとして、またＤ
ＡＴＡ入出力バッファＤＢ２を出力バッファとして動作
させることにより、コントローラ４から出力されたスタ
ートパルス信号ＳＰG をゲートドライバＧＤ１’からゲ
ートドライバＧＤｍ’の方向へ伝搬させた後、ゲートド
ライバＧＤｍ’の入出力端子ＳＰ２に入力する。
【０１３９】液晶モジュール１１１・１２１のいずれの
場合にも、データとしてデータ用回路に入力されたスタ
ートパルス信号ＳＰG は、入出力端子ＳＰ１あるいは入
出力端子ＳＰ２に到達するまでクロック信号ＣＬG と同
一方向に伝搬される。
場合にも、データとしてデータ用回路に入力されたスタ
ートパルス信号ＳＰG は、入出力端子ＳＰ１あるいは入
出力端子ＳＰ２に到達するまでクロック信号ＣＬG と同
一方向に伝搬される。
【０１４０】このように、実施の形態１で述べたプリン
ト基板３上に設けられた外部配線を用いずにデータ用回
路の配線を用いて、スタートパルス信号ＳＰG を極力縦
続接続されたゲートドライバの内部を伝搬させることに
より、プリント基板上の配線を減少させた分プリント基
板の幅を縮小して面積を低減させることができるととも
に、スタートパルス信号ＳＰG が入出力端子ＳＰ１ある
いは入出力端子ＳＰ２に入力されるまでの波形なまりを
低減し、外部からの雑音の影響を受けにくくすることが
できる。
ト基板３上に設けられた外部配線を用いずにデータ用回
路の配線を用いて、スタートパルス信号ＳＰG を極力縦
続接続されたゲートドライバの内部を伝搬させることに
より、プリント基板上の配線を減少させた分プリント基
板の幅を縮小して面積を低減させることができるととも
に、スタートパルス信号ＳＰG が入出力端子ＳＰ１ある
いは入出力端子ＳＰ２に入力されるまでの波形なまりを
低減し、外部からの雑音の影響を受けにくくすることが
できる。
【０１４１】この後、スタートパルス信号ＳＰG とクロ
ック信号ＣＬG とは、実施の形態１と同様にゲートドラ
イバ群１１２の内部を互いに逆方向に伝搬する。従っ
て、スタートパルス信号ＳＰG を正しいタイミングでラ
ッチして出力することができ、これを基に生成されるゲ
ートパルスは正しいタイミングで出力回路５６３からゲ
ートバスラインに出力されるので、従来のように液晶モ
ジュールが誤動作を起こすようなことがない。
ック信号ＣＬG とは、実施の形態１と同様にゲートドラ
イバ群１１２の内部を互いに逆方向に伝搬する。従っ
て、スタートパルス信号ＳＰG を正しいタイミングでラ
ッチして出力することができ、これを基に生成されるゲ
ートパルスは正しいタイミングで出力回路５６３からゲ
ートバスラインに出力されるので、従来のように液晶モ
ジュールが誤動作を起こすようなことがない。
【０１４２】さらに、本実施の形態のゲートドライバ群
１１２を用いると、図１３に示すような実装を行うこと
ができる。同図では、液晶パネル５に用いられる下ガラ
ス５ｂを上ガラス５ａよりも大面積のものとし、下ガラ
ス５ｂの露出部分にゲートドライバＧＤｊ’が実装され
たＴＣＰｇｄｊ’（ｊ＝１，２，…，ｍ）同士を接続す
る配線（ＩＴＯ配線）と、ＴＣＰｇｄｊ’と液晶パネル
５とを接続する配線（ＩＴＯ配線）とを設けている。接
続用配線１７１は、隣接するＴＣＰのアウターリード端
子同士の接続に用いられ、接続用配線１７２はゲートド
ライバＧＤ１’の入出力端子ＤＡＴＡ１から引き出され
たアウターリード端子と入出力端子ＳＰ１から引き出さ
れたアウターリードとの間、あるいはゲートドライバＧ
Ｄｍ’の入出力端子ＤＡＴＡ２から引き出されたアウタ
ーリード端子と入出力端子ＳＰ２から引き出されたアウ
ターリード端子との間の接続に用いられる。
１１２を用いると、図１３に示すような実装を行うこと
ができる。同図では、液晶パネル５に用いられる下ガラ
ス５ｂを上ガラス５ａよりも大面積のものとし、下ガラ
ス５ｂの露出部分にゲートドライバＧＤｊ’が実装され
たＴＣＰｇｄｊ’（ｊ＝１，２，…，ｍ）同士を接続す
る配線（ＩＴＯ配線）と、ＴＣＰｇｄｊ’と液晶パネル
５とを接続する配線（ＩＴＯ配線）とを設けている。接
続用配線１７１は、隣接するＴＣＰのアウターリード端
子同士の接続に用いられ、接続用配線１７２はゲートド
ライバＧＤ１’の入出力端子ＤＡＴＡ１から引き出され
たアウターリード端子と入出力端子ＳＰ１から引き出さ
れたアウターリードとの間、あるいはゲートドライバＧ
Ｄｍ’の入出力端子ＤＡＴＡ２から引き出されたアウタ
ーリード端子と入出力端子ＳＰ２から引き出されたアウ
ターリード端子との間の接続に用いられる。
【０１４３】この場合、ＴＣＰｇｄｊ’の出力側のアウ
ターリード端子１０２ｂ…と液晶パネル５上の接続用配
線１０６との接続と同時に、ＴＣＰｇｄｊ’の入力側の
アウターリード端子１０２ｃ…と液晶パネル５上の接続
用配線１７１・１７２との接続にもＡＣＦの熱圧着を用
いることができるので、コストダウンを図ることができ
る。
ターリード端子１０２ｂ…と液晶パネル５上の接続用配
線１０６との接続と同時に、ＴＣＰｇｄｊ’の入力側の
アウターリード端子１０２ｃ…と液晶パネル５上の接続
用配線１７１・１７２との接続にもＡＣＦの熱圧着を用
いることができるので、コストダウンを図ることができ
る。
【０１４４】このような構成とすることによりプリント
基板１１３・１２２を省略することができ、液晶モジュ
ールの小型化の要求に応えてゲートドライバ群１１２の
実装領域の縮小化を実現することが可能になる。
基板１１３・１２２を省略することができ、液晶モジュ
ールの小型化の要求に応えてゲートドライバ群１１２の
実装領域の縮小化を実現することが可能になる。
【０１４５】なお、図９に示す液晶モジュール１１１
は、ゲートドライバＧＤ１’の入出力端子ＤＡＴＡ１か
ら引き出されたＴＣＰｇｄ１’の入力側アウターリード
端子と、ゲートドライバＧＤ１’の入出力端子ＳＰ１か
ら引き出されたＴＣＰｇｄ１’の入力側アウターリード
端子とを、ＴＣＰｇｄ１’との間に段差を有するプリン
ト基板１１３、すなわちフレキシブル基板上の配線で接
続するものであった。同じく図１０に示す液晶モジュー
ル１２１は、ゲートドライバＧＤｍ’の入出力端子ＤＡ
ＴＡ２から引き出されたＴＣＰｇｄｍ’の入力側アウタ
ーリード端子とゲートドライバＧＤｍ’の入出力端子Ｓ
Ｐ２から引き出されたＴＣＰｇｄｍ’の入力側アウター
リード端子とを、ＴＣＰｇｄｍ’との間に段差を有する
プリント基板（フレキシブル基板）１２２上の配線で接
続するものであった。さらに、図１３に示す実装方法に
おいても、上記入力側アウターリード端子同士を、ＴＣ
Ｐｇｄｊ’との間に段差を有する基板としての下ガラス
５ｂ上の接続用配線１７２で接続していた。
は、ゲートドライバＧＤ１’の入出力端子ＤＡＴＡ１か
ら引き出されたＴＣＰｇｄ１’の入力側アウターリード
端子と、ゲートドライバＧＤ１’の入出力端子ＳＰ１か
ら引き出されたＴＣＰｇｄ１’の入力側アウターリード
端子とを、ＴＣＰｇｄ１’との間に段差を有するプリン
ト基板１１３、すなわちフレキシブル基板上の配線で接
続するものであった。同じく図１０に示す液晶モジュー
ル１２１は、ゲートドライバＧＤｍ’の入出力端子ＤＡ
ＴＡ２から引き出されたＴＣＰｇｄｍ’の入力側アウタ
ーリード端子とゲートドライバＧＤｍ’の入出力端子Ｓ
Ｐ２から引き出されたＴＣＰｇｄｍ’の入力側アウター
リード端子とを、ＴＣＰｇｄｍ’との間に段差を有する
プリント基板（フレキシブル基板）１２２上の配線で接
続するものであった。さらに、図１３に示す実装方法に
おいても、上記入力側アウターリード端子同士を、ＴＣ
Ｐｇｄｊ’との間に段差を有する基板としての下ガラス
５ｂ上の接続用配線１７２で接続していた。
【０１４６】このような段差を介した入力側アウターリ
ード端子同士の接続において、段差部による配線の断線
および接続不良が問題となるような場合には、図１４に
示すようなゲートドライバ群１１３を用いて液晶モジュ
ール１２５を構成するとよい。同図の液晶モジュール１
２５においてゲートドライバ群１１３は、図１５に示す
ように入出力端子ＳＰ１と入出力端子ＤＡＴＡ１とを隣
接させるとともに、入出力端子ＳＰ２と入出力端子ＤＡ
ＴＡ２とを隣接させたゲートドライバＧＤｊ”（ｊ＝
１，２，…，ｍ）からなる。ゲートドライバＧＤｊ”の
その他の構成については図１１と同様である。
ード端子同士の接続において、段差部による配線の断線
および接続不良が問題となるような場合には、図１４に
示すようなゲートドライバ群１１３を用いて液晶モジュ
ール１２５を構成するとよい。同図の液晶モジュール１
２５においてゲートドライバ群１１３は、図１５に示す
ように入出力端子ＳＰ１と入出力端子ＤＡＴＡ１とを隣
接させるとともに、入出力端子ＳＰ２と入出力端子ＤＡ
ＴＡ２とを隣接させたゲートドライバＧＤｊ”（ｊ＝
１，２，…，ｍ）からなる。ゲートドライバＧＤｊ”の
その他の構成については図１１と同様である。
【０１４７】各ゲートドライバＧＤｊ”はＴＣＰｇｄ
ｊ”に実装された状態で入力側アウターリード端子によ
って縦続接続される。ＴＣＰｇｄｊ”間はプリント基板
１２６上の配線によって接続される。そして、ゲートド
ライバＧＤｊ”を実装するＴＣＰｇｄｊ”のうちＴＣＰ
ｇｄｍ”については、入出力端子ＤＡＴＡ２から引き出
される入力側アウターリード端子と、入出力端子ＳＰ２
から引き出される入力側アウターリード端子とをＴＣＰ
ｇｄｍ”上で短絡させて接続するようにする。
ｊ”に実装された状態で入力側アウターリード端子によ
って縦続接続される。ＴＣＰｇｄｊ”間はプリント基板
１２６上の配線によって接続される。そして、ゲートド
ライバＧＤｊ”を実装するＴＣＰｇｄｊ”のうちＴＣＰ
ｇｄｍ”については、入出力端子ＤＡＴＡ２から引き出
される入力側アウターリード端子と、入出力端子ＳＰ２
から引き出される入力側アウターリード端子とをＴＣＰ
ｇｄｍ”上で短絡させて接続するようにする。
【０１４８】コントローラ４はゲートドライバＧＤ１”
側に設けられ、コントローラ４から出力されたスタート
パルス信号ＳＰG はゲートドライバＧＤ１”の入出力端
子ＤＡＴＡ１から入力されてゲートドライバＧＤｍ”の
方向に伝搬し、ゲートドライバＧＤｍ”において入出力
端子ＤＡＴＡ２から入出力端子ＳＰ２に入力されて伝搬
方向が反転される。また、各ゲートドライバＧＤｊ”は
ＴＣＰｇｄｊ”の出力側アウターリード端子によって液
晶パネル５に接続されている。なお、コントローラ４の
配置をゲートドライバＧＤｍ”側とし、ＴＣＰｇｄ１”
上で上記入力側アウターリード端子の短絡を行ってもよ
い。
側に設けられ、コントローラ４から出力されたスタート
パルス信号ＳＰG はゲートドライバＧＤ１”の入出力端
子ＤＡＴＡ１から入力されてゲートドライバＧＤｍ”の
方向に伝搬し、ゲートドライバＧＤｍ”において入出力
端子ＤＡＴＡ２から入出力端子ＳＰ２に入力されて伝搬
方向が反転される。また、各ゲートドライバＧＤｊ”は
ＴＣＰｇｄｊ”の出力側アウターリード端子によって液
晶パネル５に接続されている。なお、コントローラ４の
配置をゲートドライバＧＤｍ”側とし、ＴＣＰｇｄ１”
上で上記入力側アウターリード端子の短絡を行ってもよ
い。
【０１４９】次に、上記ＴＣＰｇｄｊ”の構成および作
製方法について図１６および図１７を用いて説明する。
図１６は一般的なＴＣＰの概念的な平面図である。ＴＣ
Ｐは絶縁性フィルム２００を基材として作製され、絶縁
性フィルム２００の搬送方向に直交する方向の両脇に、
搬送および搬送時の位置決め用のスプロケットホール２
０１…を予め形成する。ＴＣＰの作製時には、まずスプ
ロケットホール２０１…より内側に半導体チップを実装
するための半導体チップ用開口部２０２を形成する。本
実施の形態において半導体チップはゲートドライバに相
当する。そして、絶縁性フィルム２００上に銅箔などの
金属箔のラミネートを行い、エッチングなどにより所定
の配線２０３のパターニングを一括して行う。
製方法について図１６および図１７を用いて説明する。
図１６は一般的なＴＣＰの概念的な平面図である。ＴＣ
Ｐは絶縁性フィルム２００を基材として作製され、絶縁
性フィルム２００の搬送方向に直交する方向の両脇に、
搬送および搬送時の位置決め用のスプロケットホール２
０１…を予め形成する。ＴＣＰの作製時には、まずスプ
ロケットホール２０１…より内側に半導体チップを実装
するための半導体チップ用開口部２０２を形成する。本
実施の形態において半導体チップはゲートドライバに相
当する。そして、絶縁性フィルム２００上に銅箔などの
金属箔のラミネートを行い、エッチングなどにより所定
の配線２０３のパターニングを一括して行う。
【０１５０】配線２０３のうち、半導体チップ用開口部
２０２内に突出する部分が半導体チップに接続されるイ
ンナーリード端子２０３ａ…であり、インナーリード端
子２０３ａ…から反対側に引き出される部分が外部回路
との接続に用いられるアウターリード端子２０３ｂ…〜
２０３ｅ…である。例えば本実施の形態においては、ア
ウターリード端子２０３ｃ…・２０３ｅ…は入力側アウ
ターリード端子に相当し、アウターリード端子２０３ｂ
…は出力側アウターリード端子に相当する。
２０２内に突出する部分が半導体チップに接続されるイ
ンナーリード端子２０３ａ…であり、インナーリード端
子２０３ａ…から反対側に引き出される部分が外部回路
との接続に用いられるアウターリード端子２０３ｂ…〜
２０３ｅ…である。例えば本実施の形態においては、ア
ウターリード端子２０３ｃ…・２０３ｅ…は入力側アウ
ターリード端子に相当し、アウターリード端子２０３ｂ
…は出力側アウターリード端子に相当する。
【０１５１】アウターリード端子２０３ｂ…〜２０３ｅ
…のさらに外側の部分は、半導体チップ用開口部２０２
で半導体チップをインナーリード端子２０３ａ…に接続
した後、ＴＣＰの動作テストを行うための電気的選別用
パッド２０３ｆ…である。通常、絶縁性フィルム２００
において電気的選別用パッド２０３ｆ…が設けられた領
域は、半導体チップを絶縁性フィルム２００に実装して
その動作テストが終了した後、ＴＣＰを１つずつ切り離
す際に図示しないユーザエリアの領域線に沿って切り取
られてしまう不要な部分である。この切り取り工程が終
了するとＴＣＰの作製が終了する。
…のさらに外側の部分は、半導体チップ用開口部２０２
で半導体チップをインナーリード端子２０３ａ…に接続
した後、ＴＣＰの動作テストを行うための電気的選別用
パッド２０３ｆ…である。通常、絶縁性フィルム２００
において電気的選別用パッド２０３ｆ…が設けられた領
域は、半導体チップを絶縁性フィルム２００に実装して
その動作テストが終了した後、ＴＣＰを１つずつ切り離
す際に図示しないユーザエリアの領域線に沿って切り取
られてしまう不要な部分である。この切り取り工程が終
了するとＴＣＰの作製が終了する。
【０１５２】上記の説明を基に、図１４のＴＣＰｇｄ
ｊ”の構成および作製方法をさらに図１７を用いて説明
する。図１７において、絶縁性フィルム２００には、入
力側アウターリード端子に相当するアウターリード端子
２０３ｃ…が形成されることになる領域の一部に、予め
開口部２０４を形成する。なお、同図には図示しない
が、アウターリード端子２０３ｅ…側にも同じように開
口部２０４を形成する。そして、前述のようにして配線
２０３を形成するときに、ＬＳＩチップとして供給され
るゲートドライバＧＤｊ”の入出力端子ＤＡＴＡ２と入
出力端子ＳＰ２とのそれぞれから引き出されるアウター
リード端子２０３ｃ・２０３ｃが、それらの電気的選別
用パッド２０３ｆ・２０３ｆの手前で短絡するように短
絡箇所２０５を形成しておく。
ｊ”の構成および作製方法をさらに図１７を用いて説明
する。図１７において、絶縁性フィルム２００には、入
力側アウターリード端子に相当するアウターリード端子
２０３ｃ…が形成されることになる領域の一部に、予め
開口部２０４を形成する。なお、同図には図示しない
が、アウターリード端子２０３ｅ…側にも同じように開
口部２０４を形成する。そして、前述のようにして配線
２０３を形成するときに、ＬＳＩチップとして供給され
るゲートドライバＧＤｊ”の入出力端子ＤＡＴＡ２と入
出力端子ＳＰ２とのそれぞれから引き出されるアウター
リード端子２０３ｃ・２０３ｃが、それらの電気的選別
用パッド２０３ｆ・２０３ｆの手前で短絡するように短
絡箇所２０５を形成しておく。
【０１５３】次いでゲートドライバＧＤｊ”を絶縁性フ
ィルム２００に実装してその動作テストを行う。動作テ
ストが終了した後、このゲートドライバＧＤｊ”を図１
４におけるゲートドライバＧＤｍ”として用いる場合に
は、このＴＣＰｇｄｊ”、すなわちＴＣＰｇｄｍ”の絶
縁性フィルム２００を、図１７に示すように短絡箇所２
０５と電気的選別用パッド２０３ｆ…との間の切り取り
線Ｑに沿って切り取り、短絡箇所２０５を残すようにす
る。一方、このゲートドライバＧＤｊ”をゲートドライ
バＧＤｊ”（ｊ＝１，２，…，ｍ−１）として用いる場
合には、このＴＣＰｇｄｊ”の絶縁性フィルム２００
を、短絡箇所２０５と開口部２０４との間の切り取り線
Ｐに沿って切り取り、短絡箇所２０５を残さないように
する。
ィルム２００に実装してその動作テストを行う。動作テ
ストが終了した後、このゲートドライバＧＤｊ”を図１
４におけるゲートドライバＧＤｍ”として用いる場合に
は、このＴＣＰｇｄｊ”、すなわちＴＣＰｇｄｍ”の絶
縁性フィルム２００を、図１７に示すように短絡箇所２
０５と電気的選別用パッド２０３ｆ…との間の切り取り
線Ｑに沿って切り取り、短絡箇所２０５を残すようにす
る。一方、このゲートドライバＧＤｊ”をゲートドライ
バＧＤｊ”（ｊ＝１，２，…，ｍ−１）として用いる場
合には、このＴＣＰｇｄｊ”の絶縁性フィルム２００
を、短絡箇所２０５と開口部２０４との間の切り取り線
Ｐに沿って切り取り、短絡箇所２０５を残さないように
する。
【０１５４】このように、全てのＴＣＰｇｄｊ”につい
て所定の２つの入力側アウターリード端子同士を予め短
絡させて配線を形成しておくので、絶縁性フィルム２０
０の切り取り工程前までは全てのＴＣＰｇｄｊ”につい
て同一の製造工程とし、切り取り工程でのみ最終段用と
それ以外とのＴＣＰｇｄｊ”に分けることができる。従
って、図１４のゲートドライバ群１１３を効率よく製造
することができる。また、ゲートドライバＧＤｊ”の入
出力端子の並び方を変更した場合にも、短絡箇所２０５
を変更するだけで対応するＴＣＰｇｄｊ”を作製するこ
とができるので、縦続接続の自由度が向上する。
て所定の２つの入力側アウターリード端子同士を予め短
絡させて配線を形成しておくので、絶縁性フィルム２０
０の切り取り工程前までは全てのＴＣＰｇｄｊ”につい
て同一の製造工程とし、切り取り工程でのみ最終段用と
それ以外とのＴＣＰｇｄｊ”に分けることができる。従
って、図１４のゲートドライバ群１１３を効率よく製造
することができる。また、ゲートドライバＧＤｊ”の入
出力端子の並び方を変更した場合にも、短絡箇所２０５
を変更するだけで対応するＴＣＰｇｄｊ”を作製するこ
とができるので、縦続接続の自由度が向上する。
【０１５５】以上のように、図１４の液晶モジュール１
２５の構成によれば、ＴＣＰｇｄｊ”上の配線のパター
ニング時に入出力端子ＤＡＴＡ２から入出力端子ＳＰ２
まで一続きの配線を形成することにより、入力側アウタ
ーリード端子同士の短絡箇所２０５を形成することがで
きる。従って、入出力端子ＤＡＴＡ２に接続される入力
側アウターリード端子と、入出力端子ＳＰ２に接続され
る入力側アウターリード端子とを、段差を介して基板配
線で接続する必要がない。これにより、断線および接続
不良を防止して電気的な接続時の信頼性向上やこれに伴
う量産性の向上を図ることができる。また以上の構成お
よび製造方法は、図１３の実装に際しても適用すること
ができ、この場合には接続用配線１７２を省略すること
ができる。
２５の構成によれば、ＴＣＰｇｄｊ”上の配線のパター
ニング時に入出力端子ＤＡＴＡ２から入出力端子ＳＰ２
まで一続きの配線を形成することにより、入力側アウタ
ーリード端子同士の短絡箇所２０５を形成することがで
きる。従って、入出力端子ＤＡＴＡ２に接続される入力
側アウターリード端子と、入出力端子ＳＰ２に接続され
る入力側アウターリード端子とを、段差を介して基板配
線で接続する必要がない。これにより、断線および接続
不良を防止して電気的な接続時の信頼性向上やこれに伴
う量産性の向上を図ることができる。また以上の構成お
よび製造方法は、図１３の実装に際しても適用すること
ができ、この場合には接続用配線１７２を省略すること
ができる。
【０１５６】なお、実施の形態１および２では表示用駆
動装置がゲートドライバ群である場合について説明して
きたが、前述したようにソースドライバ群である場合に
も適用することができるのはもちろんである。また、本
発明の要旨を逸脱しない範囲において種々の変更が可能
であることは言うまでもない。
動装置がゲートドライバ群である場合について説明して
きたが、前述したようにソースドライバ群である場合に
も適用することができるのはもちろんである。また、本
発明の要旨を逸脱しない範囲において種々の変更が可能
であることは言うまでもない。
【０１５７】また、本発明は液晶駆動装置に限らず、複
数の同一の半導体素子を縦続接続し、スタートパルス信
号をクロック信号に同期して転送してなるシステム、特
に２次元座標におけるＸ方向およびＹ方向に駆動回路を
具備し、先のスタートパルス信号を基に走査信号を発生
させたり、映像信号を時分割に選択して表示を行う表示
用駆動装置一般にてその特徴を発揮することができる。
数の同一の半導体素子を縦続接続し、スタートパルス信
号をクロック信号に同期して転送してなるシステム、特
に２次元座標におけるＸ方向およびＹ方向に駆動回路を
具備し、先のスタートパルス信号を基に走査信号を発生
させたり、映像信号を時分割に選択して表示を行う表示
用駆動装置一般にてその特徴を発揮することができる。
【０１５８】
【発明の効果】本発明の表示用駆動装置は、以上のよう
に、画像を表示する表示素子の駆動信号を複数の生成段
で生成するとともに、上記駆動信号の生成に使用される
スタートパルス信号およびクロック信号の入出力端子に
対して縦続接続された複数の駆動用半導体素子を有し、
上記駆動用半導体素子は、上記スタートパルス信号およ
び上記クロック信号のそれぞれについて入力端子と出力
端子とが入れ替え可能であって、上記スタートパルス信
号を上記クロック信号に同期させて上記入力端子から上
記出力端子の方向に伝搬させることにより上記駆動信号
の生成源となる信号を複数の上記生成段のそれぞれへ時
系列的に出力する伝搬回路を有する表示用駆動装置にお
いて、上記駆動用半導体素子は、上記スタートパルス信
号と上記クロック信号とが縦続接続された複数の上記駆
動用半導体素子に対して、上記スタートパルス信号の伝
搬方向をいずれに設定しても、互いに逆方向に伝搬され
るようにそれぞれの上記入力端子および上記出力端子が
設けられるとともに、上記スタートパルス信号および上
記クロック信号のそれぞれの上記入力端子に入力バッフ
ァが設けられ、上記スタートパルス信号および上記クロ
ック信号のそれぞれの上記出力端子に出力バッファが設
けられる構成である。
に、画像を表示する表示素子の駆動信号を複数の生成段
で生成するとともに、上記駆動信号の生成に使用される
スタートパルス信号およびクロック信号の入出力端子に
対して縦続接続された複数の駆動用半導体素子を有し、
上記駆動用半導体素子は、上記スタートパルス信号およ
び上記クロック信号のそれぞれについて入力端子と出力
端子とが入れ替え可能であって、上記スタートパルス信
号を上記クロック信号に同期させて上記入力端子から上
記出力端子の方向に伝搬させることにより上記駆動信号
の生成源となる信号を複数の上記生成段のそれぞれへ時
系列的に出力する伝搬回路を有する表示用駆動装置にお
いて、上記駆動用半導体素子は、上記スタートパルス信
号と上記クロック信号とが縦続接続された複数の上記駆
動用半導体素子に対して、上記スタートパルス信号の伝
搬方向をいずれに設定しても、互いに逆方向に伝搬され
るようにそれぞれの上記入力端子および上記出力端子が
設けられるとともに、上記スタートパルス信号および上
記クロック信号のそれぞれの上記入力端子に入力バッフ
ァが設けられ、上記スタートパルス信号および上記クロ
ック信号のそれぞれの上記出力端子に出力バッファが設
けられる構成である。
【０１５９】それゆえ、スタートパルス信号が次段の駆
動用半導体素子に伝搬した際に、駆動信号の生成源とな
る信号を出力するために用いられる同期用のクロック信
号は、スタートパルス信号に対する前段の駆動用半導体
素子で用いられたクロック信号よりも、入力バッファ１
段分と出力バッファ１段分との伝搬時間の和および波形
なまりによる遅延時間に相当する位相差だけ進んだもの
となる。この結果、駆動信号を生成するためにスタート
パルス信号を取り込むタイミングは正確なものとなり、
液晶モジュールを正しく動作させることができるという
効果を奏する。
動用半導体素子に伝搬した際に、駆動信号の生成源とな
る信号を出力するために用いられる同期用のクロック信
号は、スタートパルス信号に対する前段の駆動用半導体
素子で用いられたクロック信号よりも、入力バッファ１
段分と出力バッファ１段分との伝搬時間の和および波形
なまりによる遅延時間に相当する位相差だけ進んだもの
となる。この結果、駆動信号を生成するためにスタート
パルス信号を取り込むタイミングは正確なものとなり、
液晶モジュールを正しく動作させることができるという
効果を奏する。
【０１６０】さらに本発明の表示用駆動装置は、以上の
ように、上記入力バッファおよび上記出力バッファは、
外部から与えられる選択信号により入出力の切り換えが
可能な入出力バッファである構成である。
ように、上記入力バッファおよび上記出力バッファは、
外部から与えられる選択信号により入出力の切り換えが
可能な入出力バッファである構成である。
【０１６１】それゆえ、スタートパルス信号およびクロ
ック信号の伝搬方向の設定を変える場合に、入力バッフ
ァと出力バッファとを取り替えて設置するといった煩わ
しさがなくなるとともに、同じ表示用駆動装置を様々な
伝搬方向モードに設定することができるという効果を奏
する。
ック信号の伝搬方向の設定を変える場合に、入力バッフ
ァと出力バッファとを取り替えて設置するといった煩わ
しさがなくなるとともに、同じ表示用駆動装置を様々な
伝搬方向モードに設定することができるという効果を奏
する。
【０１６２】さらに本発明の表示用駆動装置は、以上の
ように、上記スタートパルス信号の上記入出力バッファ
と上記クロック信号の上記入出力バッファとは、入出力
の方向が互いに逆方向になるように切り換えられる構成
である。
ように、上記スタートパルス信号の上記入出力バッファ
と上記クロック信号の上記入出力バッファとは、入出力
の方向が互いに逆方向になるように切り換えられる構成
である。
【０１６３】それゆえ、スタートパルス信号の伝搬方向
とクロック信号の伝搬方向とを互いに逆方向にする場合
の回路を容易に構成することができるという効果を奏す
る。
とクロック信号の伝搬方向とを互いに逆方向にする場合
の回路を容易に構成することができるという効果を奏す
る。
【０１６４】さらに本発明の表示用駆動装置は、以上の
ように、画像を表示する表示素子の駆動信号を複数の生
成段で生成するとともに、上記駆動信号の生成に使用さ
れるスタートパルス信号およびクロック信号の入出力端
子に対して縦続接続された複数の駆動用半導体素子を有
し、上記駆動用半導体素子は、上記スタートパルス信号
および上記クロック信号のそれぞれについて入力端子と
出力端子とが入れ替え可能であって、上記スタートパル
ス信号を上記クロック信号に同期させて上記入力端子か
ら上記出力端子の方向に伝搬させることにより上記駆動
信号の生成源となる信号を複数の上記生成段のそれぞれ
へ時系列的に出力する伝搬回路を有する表示用駆動装置
において、上記駆動用半導体素子は、上記スタートパル
ス信号と上記クロック信号とが縦続接続された複数の上
記駆動用半導体素子に対して互いに逆方向に伝搬される
ようにそれぞれの上記入力端子および上記出力端子が設
けられるとともに、上記スタートパルス信号および上記
クロック信号のそれぞれの上記入力端子に入力バッファ
が設けられ、上記スタートパルス信号および上記クロッ
ク信号のそれぞれの上記出力端子に出力バッファが設け
られ、複数の上記駆動用半導体素子はそれぞれ入力され
たデータをそのまま出力するデータ用回路をさらに有
し、上記データ用回路のデータ入力端子とデータ出力端
子とは上記データが上記クロック信号と同一方向に伝搬
されるように縦続接続され、上記データの伝搬方向に対
して初段となる上記駆動用半導体素子の上記データ入力
端子に上記スタートパルス信号が入力され、上記データ
の伝搬方向に対して最終段となる上記駆動用半導体素子
の上記データ出力端子は最終段の上記駆動用半導体素子
の上記スタートパルス信号の上記入力端子に接続される
とともに、上記データ入力端子に入力バッファが設けら
れ、上記データ出力端子に出力バッファが設けられる構
成である。
ように、画像を表示する表示素子の駆動信号を複数の生
成段で生成するとともに、上記駆動信号の生成に使用さ
れるスタートパルス信号およびクロック信号の入出力端
子に対して縦続接続された複数の駆動用半導体素子を有
し、上記駆動用半導体素子は、上記スタートパルス信号
および上記クロック信号のそれぞれについて入力端子と
出力端子とが入れ替え可能であって、上記スタートパル
ス信号を上記クロック信号に同期させて上記入力端子か
ら上記出力端子の方向に伝搬させることにより上記駆動
信号の生成源となる信号を複数の上記生成段のそれぞれ
へ時系列的に出力する伝搬回路を有する表示用駆動装置
において、上記駆動用半導体素子は、上記スタートパル
ス信号と上記クロック信号とが縦続接続された複数の上
記駆動用半導体素子に対して互いに逆方向に伝搬される
ようにそれぞれの上記入力端子および上記出力端子が設
けられるとともに、上記スタートパルス信号および上記
クロック信号のそれぞれの上記入力端子に入力バッファ
が設けられ、上記スタートパルス信号および上記クロッ
ク信号のそれぞれの上記出力端子に出力バッファが設け
られ、複数の上記駆動用半導体素子はそれぞれ入力され
たデータをそのまま出力するデータ用回路をさらに有
し、上記データ用回路のデータ入力端子とデータ出力端
子とは上記データが上記クロック信号と同一方向に伝搬
されるように縦続接続され、上記データの伝搬方向に対
して初段となる上記駆動用半導体素子の上記データ入力
端子に上記スタートパルス信号が入力され、上記データ
の伝搬方向に対して最終段となる上記駆動用半導体素子
の上記データ出力端子は最終段の上記駆動用半導体素子
の上記スタートパルス信号の上記入力端子に接続される
とともに、上記データ入力端子に入力バッファが設けら
れ、上記データ出力端子に出力バッファが設けられる構
成である。
【０１６５】それゆえ、スタートパルス信号とクロック
信号とを同じ回路から駆動用半導体素子に供給する場合
に、この回路から最終段の駆動用半導体素子のスタート
パルス信号の入力端子まで、外部配線を用いずにデータ
用回路の配線を用いて、スタートパルス信号を縦続接続
された駆動用半導体素子の内部を伝搬させることができ
る。この結果、外部配線を減少させた分、外部配線の基
板の面積を低減させることができるとともに、スタート
パルス信号が上記最終段の駆動用半導体素子の入力端子
に入力されるまでの波形なまりを低減し、外部からの雑
音の影響を受けにくくすることができるという効果を奏
する。
信号とを同じ回路から駆動用半導体素子に供給する場合
に、この回路から最終段の駆動用半導体素子のスタート
パルス信号の入力端子まで、外部配線を用いずにデータ
用回路の配線を用いて、スタートパルス信号を縦続接続
された駆動用半導体素子の内部を伝搬させることができ
る。この結果、外部配線を減少させた分、外部配線の基
板の面積を低減させることができるとともに、スタート
パルス信号が上記最終段の駆動用半導体素子の入力端子
に入力されるまでの波形なまりを低減し、外部からの雑
音の影響を受けにくくすることができるという効果を奏
する。
【０１６６】さらに本発明の表示用駆動装置は、以上の
ように、上記入力バッファおよび上記出力バッファは、
外部から与えられる選択信号により入出力の切り換えが
可能な入出力バッファである構成である。
ように、上記入力バッファおよび上記出力バッファは、
外部から与えられる選択信号により入出力の切り換えが
可能な入出力バッファである構成である。
【０１６７】それゆえ、スタートパルス信号、クロック
信号、およびデータの伝搬方向の設定を変える場合に、
入力バッファと出力バッファとを取り替えて設置すると
いった煩わしさがなくなるとともに、同じ表示用駆動装
置を様々な伝搬方向モードに設定することができるとい
う効果を奏する。
信号、およびデータの伝搬方向の設定を変える場合に、
入力バッファと出力バッファとを取り替えて設置すると
いった煩わしさがなくなるとともに、同じ表示用駆動装
置を様々な伝搬方向モードに設定することができるとい
う効果を奏する。
【０１６８】さらに本発明の表示用駆動装置は、以上の
ように、上記スタートパルス信号の上記入出力バッファ
と上記クロック信号の上記入出力バッファとは、入出力
の方向が互いに逆方向になるように切り換えられるとと
もに、上記データの上記入出力バッファと上記クロック
信号の上記入出力バッファとは、入出力の方向が互いに
同方向になるように切り換えられる構成である。
ように、上記スタートパルス信号の上記入出力バッファ
と上記クロック信号の上記入出力バッファとは、入出力
の方向が互いに逆方向になるように切り換えられるとと
もに、上記データの上記入出力バッファと上記クロック
信号の上記入出力バッファとは、入出力の方向が互いに
同方向になるように切り換えられる構成である。
【０１６９】それゆえ、スタートパルス信号の伝搬方向
とクロック信号の伝搬方向とを互いに逆方向にし、かつ
データ用の配線を設ける場合の回路を容易に構成するこ
とができるという効果を奏する。
とクロック信号の伝搬方向とを互いに逆方向にし、かつ
データ用の配線を設ける場合の回路を容易に構成するこ
とができるという効果を奏する。
【０１７０】さらに本発明の表示用駆動装置は、以上の
ように、上記駆動用半導体素子は、それぞれ、上記縦続
接続に用いられる入力側アウターリード端子と、上記表
示素子に接続される出力側アウターリード端子とを有す
るテープキャリアパッケージに実装され、上記データの
伝搬方向に対して最終段となる上記駆動用半導体素子の
上記データ出力端子は、上記テープキャリアパッケージ
上で所定の上記入力側アウターリード端子同士が短絡さ
れることにより、上記スタートパルス信号の上記入力端
子に接続される構成である。
ように、上記駆動用半導体素子は、それぞれ、上記縦続
接続に用いられる入力側アウターリード端子と、上記表
示素子に接続される出力側アウターリード端子とを有す
るテープキャリアパッケージに実装され、上記データの
伝搬方向に対して最終段となる上記駆動用半導体素子の
上記データ出力端子は、上記テープキャリアパッケージ
上で所定の上記入力側アウターリード端子同士が短絡さ
れることにより、上記スタートパルス信号の上記入力端
子に接続される構成である。
【０１７１】それゆえ、テープキャリアパッケージ上に
おける配線のパターニング時にデータ出力端子からスタ
ートパルス信号の入力端子まで一続きの配線を形成する
ことにより、入力側アウターリード端子同士の短絡箇所
を形成することができる。従って、データ出力端子に接
続される入力側アウターリード端子と、スタートパルス
信号の入力端子に接続される入力側アウターリード端子
とを、段差を介して基板配線で接続する必要がない。こ
れにより、断線および接続不良を防止して電気的な接続
時の信頼性向上やこれに伴う量産性の向上を図ることが
できるという効果を奏する。
おける配線のパターニング時にデータ出力端子からスタ
ートパルス信号の入力端子まで一続きの配線を形成する
ことにより、入力側アウターリード端子同士の短絡箇所
を形成することができる。従って、データ出力端子に接
続される入力側アウターリード端子と、スタートパルス
信号の入力端子に接続される入力側アウターリード端子
とを、段差を介して基板配線で接続する必要がない。こ
れにより、断線および接続不良を防止して電気的な接続
時の信頼性向上やこれに伴う量産性の向上を図ることが
できるという効果を奏する。
【０１７２】また、本発明の表示用駆動装置の製造方法
は、以上のように、所定の２つの上記入力側アウターリ
ード端子同士を予め短絡させて上記テープキャリアパッ
ケージの配線を形成し、上記データの伝搬方向に対して
最終段となる上記駆動用半導体素子が実装される上記テ
ープキャリアパッケージについては短絡箇所を残すよう
にフィルムを切り取り、他の上記駆動用半導体素子が実
装される上記テープキャリアパッケージについては短絡
箇所を残さないようにフィルムを切り取ることにより、
前項に記載の表示用駆動装置を製造する構成である。
は、以上のように、所定の２つの上記入力側アウターリ
ード端子同士を予め短絡させて上記テープキャリアパッ
ケージの配線を形成し、上記データの伝搬方向に対して
最終段となる上記駆動用半導体素子が実装される上記テ
ープキャリアパッケージについては短絡箇所を残すよう
にフィルムを切り取り、他の上記駆動用半導体素子が実
装される上記テープキャリアパッケージについては短絡
箇所を残さないようにフィルムを切り取ることにより、
前項に記載の表示用駆動装置を製造する構成である。
【０１７３】それゆえ、全てのテープキャリアパッケー
ジについて所定の２つの入力側アウターリード端子同士
を予め短絡させて配線を形成しておくので、フィルムの
切り取り工程前までは全てのテープキャリアパッケージ
について同一の製造工程とし、切り取り工程でのみ最終
段用とそれ以外とのテープキャリアパッケージに分ける
ことができる。従って、前項に記載の表示用駆動装置を
効率よく製造することができるという効果を奏する。ま
た、駆動用半導体素子の入出力端子の並び方を変更した
場合にも、短絡箇所を変更するだけで対応するテープキ
ャリアパッケージを作製することができるので、縦続接
続の自由度が向上するという効果を奏する。
ジについて所定の２つの入力側アウターリード端子同士
を予め短絡させて配線を形成しておくので、フィルムの
切り取り工程前までは全てのテープキャリアパッケージ
について同一の製造工程とし、切り取り工程でのみ最終
段用とそれ以外とのテープキャリアパッケージに分ける
ことができる。従って、前項に記載の表示用駆動装置を
効率よく製造することができるという効果を奏する。ま
た、駆動用半導体素子の入出力端子の並び方を変更した
場合にも、短絡箇所を変更するだけで対応するテープキ
ャリアパッケージを作製することができるので、縦続接
続の自由度が向上するという効果を奏する。
【０１７４】さらに本発明の表示用駆動装置は、以上の
ように、上記表示素子は上記駆動信号が液晶層を有する
画素ごとに供給される液晶パネルである構成である。
ように、上記表示素子は上記駆動信号が液晶層を有する
画素ごとに供給される液晶パネルである構成である。
【０１７５】それゆえ、表示用駆動装置は液晶パネル上
の画素を駆動するゲートドライバ群やソースドライバ群
として供されるので、液晶パネルを正確に駆動すること
ができるという効果を奏する。
の画素を駆動するゲートドライバ群やソースドライバ群
として供されるので、液晶パネルを正確に駆動すること
ができるという効果を奏する。
【０１７６】また、本発明の液晶モジュールは、以上の
ように、前項に記載の表示用駆動装置を有する構成であ
る。
ように、前項に記載の表示用駆動装置を有する構成であ
る。
【０１７７】それゆえ、前項に記載の表示用駆動装置を
搭載することにより、液晶パネルを正確に駆動すること
のできる信頼性の高い液晶モジュールを提供することが
できるという効果を奏する。
搭載することにより、液晶パネルを正確に駆動すること
のできる信頼性の高い液晶モジュールを提供することが
できるという効果を奏する。
【図１】本発明の実施の一形態におけるゲートドライバ
群を用いた液晶モジュールの構成を示す平面図である。
群を用いた液晶モジュールの構成を示す平面図である。
【図２】図１のゲートドライバ群を構成する各ゲートド
ライバの構成を示すブロック図である。
ライバの構成を示すブロック図である。
【図３】図２のゲートドライバのＳＰ入出力バッファの
構成を示す回路図である。
構成を示す回路図である。
【図４】図２のゲートドライバのＣＬ入出力バッファの
構成を示す回路図である。
構成を示す回路図である。
【図５】図１のゲートドライバ群内でスタートパルス信
号およびクロック信号が伝搬される状態を説明する説明
図である。
号およびクロック信号が伝搬される状態を説明する説明
図である。
【図６】図５の説明図におけるスタートパルス信号およ
びクロック信号の伝搬過程を示すタイミングチャートで
ある。
びクロック信号の伝搬過程を示すタイミングチャートで
ある。
【図７】図１の液晶モジュールの変形例の構成を示す平
面図である。
面図である。
【図８】図１および図７の液晶モジュールにおける実装
状態を説明する断面図である。
状態を説明する断面図である。
【図９】本発明の他の実施の形態におけるゲートドライ
バ群を用いた液晶モジュールの構成の一例を示す平面図
である。
バ群を用いた液晶モジュールの構成の一例を示す平面図
である。
【図１０】本発明の他の実施の形態におけるゲートドラ
イバ群を用いた液晶モジュールの構成の他の例を示す平
面図である。
イバ群を用いた液晶モジュールの構成の他の例を示す平
面図である。
【図１１】図９および図１０のゲートドライバ群を構成
する各ゲートドライバの構成を示すブロック図である。
する各ゲートドライバの構成を示すブロック図である。
【図１２】図１１のゲートドライバのＤＡＴＡ入出力バ
ッファの構成を示す回路図である。
ッファの構成を示す回路図である。
【図１３】図９および図１０のゲートドライバ群を液晶
モジュールに実装する方法を説明する平面図である。
モジュールに実装する方法を説明する平面図である。
【図１４】図１０の液晶モジュールの構成の変形例を示
す平面図である。
す平面図である。
【図１５】図１４の液晶モジュールに用いられるゲート
ドライバ群を構成する各ゲートドライバの構成を示すブ
ロック図である。
ドライバ群を構成する各ゲートドライバの構成を示すブ
ロック図である。
【図１６】テープキャリアパッケージの一般的な構成を
示す平面図である。
示す平面図である。
【図１７】図１４の液晶モジュールに用いられるテープ
キャリアパッケージを作製する方法を説明する説明図で
ある。
キャリアパッケージを作製する方法を説明する説明図で
ある。
【図１８】従来の液晶モジュールの構成を示すブロック
図である。
図である。
【図１９】図１８の液晶モジュールにおける液晶パネル
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図２０】図１９の液晶パネルにおける画素の構成を説
明する説明図である。
明する説明図である。
【図２１】図１８の液晶モジュールに用いられるゲート
ドライバ群付近の構成を示す平面図である。
ドライバ群付近の構成を示す平面図である。
【図２２】図２１のゲートドライバ群を構成する各ゲー
トドライバの構成を示すブロック図である。
トドライバの構成を示すブロック図である。
【図２３】図１８の液晶モジュールに用いられるソース
ドライバ群を構成する各ソースドライバの構成を示すブ
ロック図である。
ドライバ群を構成する各ソースドライバの構成を示すブ
ロック図である。
【図２４】図２１のゲートドライバ群内でスタートパル
ス信号およびクロック信号が伝搬される状態を説明する
説明図である。
ス信号およびクロック信号が伝搬される状態を説明する
説明図である。
【図２５】図２４の説明図におけるスタートパルス信号
およびクロック信号の伝搬過程を示すタイミングチャー
トである。
およびクロック信号の伝搬過程を示すタイミングチャー
トである。
１ 液晶モジュール
２ ゲートドライバ群（表示用駆動装置）
３ プリント基板
４ コントローラ
５ 液晶パネル（表示素子）
９１ 液晶モジュール
９２ プリント基板
１１１ 液晶モジュール
１１２ ゲートドライバ群（表示用駆動装置）
１１３ ゲートドライバ群（表示用駆動装置）
１２１ 液晶モジュール
１２２ プリント基板
１２５ 液晶モジュール
１２６ プリント基板
２００ 絶縁性フィルム（フィルム）
２０３ 配線
２０３ｂ アウターリード端子（出力側アウターリー
ド端子） ２０３ｃ アウターリード端子（入力側アウターリー
ド端子） ２０３ｅ アウターリード端子（入力側アウターリー
ド端子） ２０５ 短絡箇所 ５６１ シフトレジスタ回路（伝搬回路） ５６２ レベルシフタ回路 ５６３ 出力回路 ＣＢ１ ＣＬ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＣＢ２ ＣＬ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＣＬ１ 入出力端子（入力端子、出力端子） ＣＬ２ 入出力端子（入力端子、出力端子） ＣＬG クロック信号 ＤＡＴＡ１ 入出力端子（データ入力端子、データ出力
端子） ＤＡＴＡ２ 入出力端子（データ入力端子、データ出力
端子） ＤＢ１ ＤＡＴＡ入出力バッファ（入出力バッフ
ァ、入力バッファ、出力バッファ） ＤＢ２ ＤＡＴＡ入出力バッファ（入出力バッフ
ァ、入力バッファ、出力バッファ） ＧＤ１・ＧＤ２・…・ＧＤｍ ゲートドライバ（駆動用半導体素子） ＧＤ１’・ＧＤ２’・…・ＧＤｍ’ ゲートドライバ（駆動用半導体素子） ＧＤ１”・ＧＤ２”・…・ＧＤｍ” ゲートドライバ（駆動用半導体素子） ｇｄ１・ｇｄ２・…・ｇｄｍ ＴＣＰ ｇｄ１’・ｇｄ２’・…・ｇｄｍ’ ＴＣＰ ｇｄ１”・ｇｄ２”・…・ｇｄｍ” ＴＣＰ（テープキャリアパッケージ） ＧＮＤ１ 電源端子 ＧＮＤ２ 電源端子 ＬＡＴ１・ＬＡＴ２・…・ＬＡＴｉ ラッチ回路 ＬＳ１・ＬＳ２・…・ＬＳｉ レベルシフタ段（生成段） ＯＣ１・ＯＣ２・…・ＯＣｉ 出力段（生成段） ＲＬ１ 入力端子 ＲＬ２ 入力端子 ＲＬG 選択信号 ＳＢ１ ＳＰ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＳＢ２ ＳＰ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＳＰ１ 入出力端子 ＳＰ２ 入出力端子 ＳＰG スタートパルス信号（データ） ＶＣＣ１ 電源端子 ＶＣＣ２ 電源端子 ＶＤＤ１ 電源端子 ＶＤＤ２ 電源端子
ド端子） ２０３ｃ アウターリード端子（入力側アウターリー
ド端子） ２０３ｅ アウターリード端子（入力側アウターリー
ド端子） ２０５ 短絡箇所 ５６１ シフトレジスタ回路（伝搬回路） ５６２ レベルシフタ回路 ５６３ 出力回路 ＣＢ１ ＣＬ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＣＢ２ ＣＬ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＣＬ１ 入出力端子（入力端子、出力端子） ＣＬ２ 入出力端子（入力端子、出力端子） ＣＬG クロック信号 ＤＡＴＡ１ 入出力端子（データ入力端子、データ出力
端子） ＤＡＴＡ２ 入出力端子（データ入力端子、データ出力
端子） ＤＢ１ ＤＡＴＡ入出力バッファ（入出力バッフ
ァ、入力バッファ、出力バッファ） ＤＢ２ ＤＡＴＡ入出力バッファ（入出力バッフ
ァ、入力バッファ、出力バッファ） ＧＤ１・ＧＤ２・…・ＧＤｍ ゲートドライバ（駆動用半導体素子） ＧＤ１’・ＧＤ２’・…・ＧＤｍ’ ゲートドライバ（駆動用半導体素子） ＧＤ１”・ＧＤ２”・…・ＧＤｍ” ゲートドライバ（駆動用半導体素子） ｇｄ１・ｇｄ２・…・ｇｄｍ ＴＣＰ ｇｄ１’・ｇｄ２’・…・ｇｄｍ’ ＴＣＰ ｇｄ１”・ｇｄ２”・…・ｇｄｍ” ＴＣＰ（テープキャリアパッケージ） ＧＮＤ１ 電源端子 ＧＮＤ２ 電源端子 ＬＡＴ１・ＬＡＴ２・…・ＬＡＴｉ ラッチ回路 ＬＳ１・ＬＳ２・…・ＬＳｉ レベルシフタ段（生成段） ＯＣ１・ＯＣ２・…・ＯＣｉ 出力段（生成段） ＲＬ１ 入力端子 ＲＬ２ 入力端子 ＲＬG 選択信号 ＳＢ１ ＳＰ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＳＢ２ ＳＰ入出力バッファ（入出力バッファ、入
力バッファ、出力バッファ） ＳＰ１ 入出力端子 ＳＰ２ 入出力端子 ＳＰG スタートパルス信号（データ） ＶＣＣ１ 電源端子 ＶＣＣ２ 電源端子 ＶＤＤ１ 電源端子 ＶＤＤ２ 電源端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133
Claims (9)
- 【請求項１】画像を表示する表示素子の駆動信号を複数
の生成段で生成するとともに、上記駆動信号の生成に使
用されるスタートパルス信号およびクロック信号の入出
力端子に対して縦続接続された複数の駆動用半導体素子
を有し、上記駆動用半導体素子は、上記スタートパルス
信号および上記クロック信号のそれぞれについて入力端
子と出力端子とが入れ替え可能であって、上記スタート
パルス信号を上記クロック信号に同期させて上記入力端
子から上記出力端子の方向に伝搬させることにより上記
駆動信号の生成源となる信号を複数の上記生成段のそれ
ぞれへ時系列的に出力する伝搬回路を有する表示用駆動
装置において、 上記駆動用半導体素子は、上記スタートパルス信号と上
記クロック信号とが縦続接続された複数の上記駆動用半
導体素子に対して、上記スタートパルス信号の伝搬方向
をいずれに設定しても、互いに逆方向に伝搬されるよう
にそれぞれの上記入力端子および上記出力端子が設けら
れるとともに、上記スタートパルス信号および上記クロ
ック信号のそれぞれの上記入力端子に入力バッファが設
けられ、 上記スタートパルス信号および上記クロック信号のそれ
ぞれの上記出力端子に出力バッファが設けられることを
特徴とする表示用駆動装置。 - 【請求項２】上記入力バッファおよび上記出力バッファ
は、外部から与えられる選択信号により入出力の切り換
えが可能な入出力バッファであり、上記スタートパルス
信号の上記入出力バッファと上記クロック信号の上記入
出力バッファとは、入出力の方向が互いに逆方向になる
ように切り換えられることを特徴とする請求項１に記載
の表示用駆動装置。 - 【請求項３】画像を表示する表示素子の駆動信号を複数
の生成段で生成するとともに、上記駆動信号の生成に使
用されるスタートパルス信号およびクロック信号の入出
力端子に対して縦続接続された複数の駆動用半導体素子
を有し、上記駆動用半導体素子は、上記スタートパルス
信号および上記クロック信号のそれぞれについて入力端
子と出力端子とが入れ替え可能であって、上記スタート
パルス信号を上記クロ ック信号に同期させて上記入力端
子から上記出力端子の方向に伝搬させることにより上記
駆動信号の生成源となる信号を複数の上記生成段のそれ
ぞれへ時系列的に出力する伝搬回路を有する表示用駆動
装置において、 上記駆動用半導体素子は、上記スタートパルス信号と上
記クロック信号とが縦続接続された複数の上記駆動用半
導体素子に対して互いに逆方向に伝搬されるようにそれ
ぞれの上記入力端子および上記出力端子が設けられると
ともに、上記スタートパルス信号および上記クロック信
号のそれぞれの上記入力端子に入力バッファが設けら
れ、上記スタートパルス信号および上記クロック信号の
それぞれの上記出力端子に出力バッファが設けられ、 複数の上記駆動用半導体素子はそれぞれ入力されたデー
タをそのまま出力するデータ用回路をさらに有し、上記
データ用回路のデータ入力端子とデータ出力端子とは上
記データが上記クロック信号と同一方向に伝搬されるよ
うに縦続接続され、上記データの伝搬方向に対して初段
となる上記駆動用半導体素子の上記データ入力端子に上
記スタートパルス信号が入力され、上記データの伝搬方
向に対して最終段となる上記駆動用半導体素子の上記デ
ータ出力端子は最終段の上記駆動用半導体素子の上記ス
タートパルス信号の上記入力端子に接続されるととも
に、上記データ入力端子に入力バッファが設けられ、上
記データ出力端子に出力バッファが設けられることを特
徴とする表示用駆動装置。 - 【請求項４】上記入力バッファおよび上記出力バッファ
は、外部から与えられる選択信号により入出力の切り換
えが可能な入出力バッファであることを特徴とする請求
項３に記載の表示用駆動装置。 - 【請求項５】上記スタートパルス信号の上記入出力バッ
ファと上記クロック信号の上記入出力バッファとは、入
出力の方向が互いに逆方向になるように切り換えられる
とともに、上記データの上記入出力バッファと上記クロ
ック信号の上記入出力バッファとは、入出力の方向が互
いに同方向になるように切り換えられることを特徴とす
る請求項４に記載の表示用駆動装置。 - 【請求項６】上記駆動用半導体素子は、それぞれ、上記
縦続接続に用いられる入力側アウターリード端子と、上
記表示素子に接続される出力側アウターリード端子とを
有するテープキャリアパッケージに実装され、上記デー
タの伝搬方向に対して最終段となる上記駆動用半導体素
子の上記データ出力端子は、上記テープキャリアパッケ
ージ上で所定の上記入力側アウターリード端子同士が短
絡されることにより、上記スタートパルス信号の上記入
力端子に接続されることを特徴とする請求項３ないし５
のいずれかに記載の表示用駆動装置。 - 【請求項７】所定の２つの上記入力側アウターリード端
子同士を予め短絡させて上記テープキャリアパッケージ
の配線を形成し、上記データの伝搬方向に対して最終段
となる上記駆動用半導体素子が実装される上記テープキ
ャリアパッケージについては短絡箇所を残すようにフィ
ルムを切り取り、他の上記駆動用半導体素子が実装され
る上記テープキャリアパッケージについては短絡箇所を
残さないようにフィルムを切り取ることにより、請求項
６に記載の表示用駆動装置を製造することを特徴とする
表示用駆動装置の製造方法。 - 【請求項８】上記表示素子は上記駆動信号が液晶層を有
する画素ごとに供給される液晶パネルであることを特徴
とする請求項１ないし６のいずれかに記載の表示用駆動
装置。 - 【請求項９】請求項８に記載の表示用駆動装置を有する
ことを特徴とする液晶モジュール。
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