JP3957013B2 - スタティックランダムアクセスメモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に高集積度のスタティックランダムアクセスメモリ装置に関する。
【0002】
【従来の技術】
一般に、スタティックランダムアクセスメモリ(Static Random Acess Memory:以下、SRAMという)は、DRAMに比べて集積度は劣るが、高速で動作するため中型または小型コンピューターの分野で広く使用されている。SRAMセルは、通常2つの伝送トランジスタと、2つの駆動トランジスタと、2つの負荷素子とよりなるフリップフロップ回路で構成される。記憶情報は、フリップフロップの入出力端子間の電圧差、即ちセルのノードに蓄積された電荷による電圧で保持される。この電荷は電源(Vcc)から負荷素子を通して常に補充されているため、SRAMでは、DRAMのようなリフラッシュ機能は不要である。
【0003】
SRAMセルの構成には、負荷素子として空乏形NMOSトランジスタを使用する場合もあるが、このタイプのSRAMセルは消費電力が非常に大きいため現在はほとんど使用されていない。その代りに、消費電力が低く製作が簡便な高抵抗のポリシリコンを使用する場合が多い。しかし、メモリ容量がさらに増加され、要求される抵抗値が徐々に高くなることにより、低い動作電圧を確保するためバルク形NMOSトランジスタをメモリセルの負荷素子として使用するフルCMOSタイプのSRAMセルが広く使用されている。フルCMOSタイプのSRAMセルは、待機時(stand−by)の電力消耗が極端に低く、α粒子に対する耐性に優れるという利点を有している。
【0004】
図1は、負荷素子としてPMOSトランジスタを使用したSRAM素子の一般的な回路図である。
【0005】
図1において、1つのSRAMセルは、電源端子Vccと接地端子Vssとの間に並列に連結された1対のインバータと、各インバータの出力端にそのソース領域(またはドレイン領域)が各々接続された第1伝送トランジスタT1及び第2伝送トランジスタT2とで構成される。
【0006】
ここで、第1伝送トランジスタT1のドレイン領域(またはソース領域)及び第2伝送トランジスタT2のドレイン領域(またはソース領域)は、各々第1ビットラインBL及び第2ビットライン/BLと連結される。
【0007】
そして、1対のインバータのうち第1インバータは、PMOSトランジスタよりなる第1負荷トランジスタT5及びNMOSトランジスタよりなる第1駆動トランジスタT3で構成され、第2インバータはPMOSトランジスタよりなる第2負荷トランジスタT6及びNMOSトランジスタよりなる第2駆動トランジスタT4で構成される。
【0008】
また、第1及び第2伝送トランジスタT1、T2は、夫々NMOSトランジスタよりなり、これら第1及び第2伝送トランジスタのゲート電極は、各々第1及び第2ワードラインWL1、WL2に連結される。
【0009】
また、第1及び第2インバータは、1つのラッチ回路を構成するために、第1インバータの入力端が第2インバータの出力端と連結され、第2インバータの入力端が第1インバータの出力端と連結される。
【0010】
フルCMOS形タイプのSRAMセルにおいては、6つのトランジスタ、即ち1対の駆動トランジスタ、1対の伝送トランジスタ及び1対の負荷トランジスタ等が全て平面上に配置されるために集積度が著しく劣る。これは、SRAMセルが優秀な動作特性を有するに拘らず、高集積回路(VLSI)において広く採用されない原因の1つである。
【0011】
バルク形PMOSトランジスタをメモリセルの負荷素子として使用する場合は、メモリセル内にNMOSの駆動トランジスタ及び伝送トランジスタを形成するためのPウェルと、負荷素子のPMOSを形成するためのNウェルが同時に存在することになる。よって、メモリセルを構成するPウェル及びNウェルに夫々特定のバイアス電圧を印加する必要がある。即ち、Pウェルには接地電圧を、NウェルにはVccレベルのバイアス電圧を印加するとセルが正常に動作することになる。
【0012】
このため、従来は、一定の密度のセルアレイを構成した後に、特定の位置にPウェル及びNウェルにバイアス電圧を印加するための領域を形成する必要がある。従って、全体のチップサイズは、セルのウェルバイアスのため別途に設けた領域分だけ大きくなるという短所がある。
【0013】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、高集積化を実現し得るスタティックランダムアクセスメモリ装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
前記目的を達成するための本発明によるスタティックランダムアクセスメモリ装置は、単位メモリセルがマトリックス形に配列されたセルアレイ領域を具備したスタティックランダムアクセスメモリ装置において、前記単位メモリセルは、第1NMOS駆動トランジスタ及び第1NMOS伝送トランジスタよりなる第1NMOSインバータと、第2NMOS駆動トランジスタ及び第2NMOS伝送トランジスタよりなる第2NMOSインバータと、前記第1NMOS駆動トランジスタ及び第1PMOS負荷素子よりなる第1CMOSインバータと、前記第2NMOS駆動トランジスタ及び第2PMOS負荷素子よりなる第2CMOSインバータとを具備し、前記第1及び第2NMOSインバータと前記第1及び第2CMOSインバータが各々フリップフロップ形に連結され、半導体基板に形成された前記メモリセルアレイ領域に特定のバイアス電圧を印加するためのピックアップ領域が前記メモリセルアレイ領域内に含まれていることを特徴とする。
【0015】
前記メモリセルアレイ領域内にはNMOSトランジスタを形成するためのPウェルが形成されており、前記Pウェルに接地電圧を印加するためのPウェルピックアップ領域は前記Pウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはPMOSトランジスタを形成するためのNウェルが形成されており、前記Nウェルに電源電圧を印加するためのNウェルピックアップ領域は前記Nウェル内に形成されていることが望ましい。また、前記メモリセルアレイ領域内にはPウェル及びNウェルが相互隣接するように形成されており、前記Pウェルピックアップ領域及びNウェルピックアップ領域は前記Pウェル及びNウェル内に各々形成されていることが望ましい。前記第1及び第2駆動トランジスタのソースと前記Pウェルピックアップ領域を連結するように形成された第1導電層を具備することが望ましい。前記Nウェルピックアップ領域は、前記PMOSトランジスタのソースと隣接するように形成されているように形成されており、前記Nウェルピックアップ領域と前記PMOSトランジスタのソースを同時に露出させるコンタクトホールを具備し、前記コンタクトホールを通して前記Nウェルピックアップ領域と前記PMOSトランジスタのソースと同時に接触する第2導電層を具備することが望ましく、前記第1及び第2導電層は同一層の導電層よりなることが望ましい。前記第1CMOSインバータの出力ノードと第2CMOSインバータの入力ノード及び前記第2CMOSインバータの出力ノードと第1CMOSインバータの入力ノードとが1つのコンタクトホールとして連結される。また、前記第1CMOSインバータの出力ノードと第2CMOSインバータの入力ノードとが1つのコンタクトホールとして連結され、前記第2CMOSインバータの出力ノードと第1CMOSインバータの入力ノードとが1つのコンタクトホールとして各々連結され、第1及び第2CMOSインバータの出力端を形成するための駆動トランジスタのドレインとPMOS負荷トランジスタのドレインが1つのコンタクトホールを介して連結されることが望ましい。そして、前記駆動トランジスタのドレインとPMOS負荷トランジスタのドレインとを連結するコンタクトホールを介して相互フリップフロップ形に連結された先方のCMOSインバータのゲートが同時に連結される。
【0016】
前記目的を達成するため本発明による他のスタティックランダムアクセスメモリ装置は、Y軸方向に隣接したセルはX軸に対して線対称であり、X軸方向に隣接したセルはY軸に対して線対称となるように複数の単位セルがマトリックス形で配列されたセルアレイ領域を有するスタティックランダムアクセスメモリ装置において、前記1つの単位セルは、四角形の領域内に、所定間隔に離れた2つのPウェル及び前記2つのPウェルの間に配置された1つのNウェルと、前記Pウェルに各々位置し、前記四角形の四隅中、相面する1対の角部に各々配置された1対のPウェルピックアップ領域と、前記Pウェル内に各々位置し、前記それぞれのPウェルピックアップ領域から一定距離を保ちながら前記四角形の中心に対して点対称となるように配置された第1及び第2活性領域と、前記第1活性領域及び第2活性領域の間に形成されたNウェルに各々配置され、Y軸方向と平行したバー形のパターンを有しながら前記それぞれのバー形のパターンの一端が前記Nウェルの縁部まで延長され前記四角形の中心に対して相互点対称である第3及び第4活性領域と、前記第3活性領域の両端部のうち前記Nウェルの縁部まで延長された一端部及び前記第4活性領域の両端部のうち前記Nウェルの縁部まで延長された一端部が各々接するように配置された第1及び第2Nウェルピックアップ領域と、前記第1活性領域及びこれと隣接した第3活性領域を横切しながら、前記第2活性領域と接するように配置された第1ゲート電極と、
前記第2活性領域及びこれと隣接した第4活性領域を横切しながら、前記第1活性領域と接するように配置された第2ゲート電極と、前記第1活性領域及び第2活性領域を横切しながらY軸方向に配置された第1ワードライン及び第2ワードラインと、前記第1及び第2ゲート電極と前記第1及び第2活性領域とを各々電気的に連結させるための第1コンタクトと、前記第1及び第2ゲート電極と前記第3及び第4活性領域とを各々電気的に連結させるための第2コンタクトと、前記第1Nウェルピックアップ領域とこれと隣接した第3活性領域とを露出させる第1電源コンタクト及び前記第2Nウェルピックアップ領域とこれと隣接した第4活性領域とを露出させる第2電源コンタクトと、前記第1及び第2電源コンタクトを覆いながらY軸方向に配置された電源ラインと、前記第1ゲート電極と接しながら前記第1Nウェルピックアップ領域の縁部に位置した第1活性領域及びこれと隣接したPウェルピックアップ領域を露出させる第1接地コンタクトと、前記第2ゲート電極と接しながら前記第2Nウェルピックアップ領域の縁部に位置した第2活性領域及びこれと隣接したPウェルピックアップ領域を露出させる第2接地コンタクトと、前記第1接地コンタクトを覆いながらY軸方向に配置された第1接地ラインと、前記第2接地コンタクトを覆いながらY軸方向に配置された第2接地ラインと、前記第1ワードラインと接しながら前記第1Pウェル領域の縁部に位置した第1活性領域を露出させる第1ビットラインコンタクトと、前記第1ビットラインコンタクトを覆いながらX軸方向に配置された第1ビットラインと、
前記第2ワードラインと接しながら前記第2Pウェル領域の縁部に位置した第2活性領域を露出させる第2ビットラインコンタクトと、前記第2ビットラインコンタクトを覆いながらX軸方向に配置された第2ビットラインとを含むことを特徴とする。
【0017】
前記第1電源コンタクトは前記第1Nウェルピックアップ領域と前記第3活性領域を同時に露出させ、前記第2電源コンタクトは前記第2Nウェルピックアップ領域と前記第4活性領域を同時に露出させる。
【0018】
前記目的を達成するため本発明によるさらに他のスタティックランダムアクセスメモリ装置は、半導体基板の非活性領域に形成された素子分離膜と、前記半導体基板の活性領域に交代に形成されたNウェル及びPウェルと、前記Nウェル及びPウェルに各々形成されたNウェルフリップフロップピックアップ領域及びPウェルピックアップ領域と、前記半導体基板上に形成された第1乃至第4ゲート電極と分離された第5及び第6ゲート電極と、前記Nウェル内に形成された第1及び第2ソース/ドレインと、前記Pウェル内に形成された第3乃至第6ソース/ドレインと、前記第1及び第2ソース/ドレインと接続された電源ラインと、前記第3及び第4ソース/ドレインと接続された接地ラインと、前記第5及び第6ソース/ドレインと接続された第1及び第2ビットラインとを具備することを特徴とする。
【0019】
前記素子分離膜は前記半導体基板に形成されたトレンチに埋込まれた酸化膜よりなることが望ましい。
【0020】
そして、前記Nウェルピックアップ領域は前記第1及び第2ソース/ドレインと隣接して形成され、前記第1及び第3ゲート電極は1つの導電層よりなり、前記第2及び第4ゲート電極は1つの導電層よりなることが望ましい。
【0021】
前記第1及び第3ゲート電極は第1及び第2PMOS負荷トランジスタのゲート電極であり、前記第2及び第4ゲート電極は第1及び第2駆動トランジスタのゲート電極であり、前記第5及び第6ゲート電極は第1及び第2伝送トランジスタのゲート電極であることが望ましい。特に、前記第5及び第6ゲート電極は前記第1乃至第4ゲート電極と直交する。
【0022】
そして、前記電源ライン及び接地ラインの下部に、前記第5及び第6ゲート電極が形成された結果物を覆う第2層間絶縁膜と、前記第1ゲート電極と第5ソース/ドレイン、前記第2ゲート電極と第6ソース/ドレインを各々同時に露出させるコンタクトホールを覆う2つの第1プラグと、前記第1プラグが形成された結果物を覆う第3層間絶縁膜と、前記第3層間絶縁膜を貫通し、前記第1及び第2ソース/ドレインと前記Nウェルピックアップ領域を同時に露出させるコンタクトホールを覆う2つの第2プラグと、前記第3層間絶縁膜を貫通し、前記第3及び第4ソース/ドレインを各々露出させるコンタクトホールを覆う2つの第3プラグと、前記第3層間絶縁膜を貫通し前記Pウェルピックアップ領域を露出させるコンタクトホールを覆う第4プラグと、前記第3層間絶縁膜を貫通し、前記第5及び第6ソース/ドレインを各々露出させるコンタクトホールを覆う2つの第5プラグとをさらに具備することが望ましい。
【0023】
前記第1及び第2ビットラインは前記2つの第5プラグと各々接続された第1及び第2パッドを通して前記第5及び第6ソース/ドレインと各々接続され、前記接地ラインは前記第3及び第4プラグと同時に接続されたことが望ましい。
【0024】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態に係るSRAMセル及びその製造方法をさらに詳しく説明する。
【0025】
図2A乃至図2Hは本発明によるSRAMセルを詳しく説明するためのレイアウト図であって、1つのブロックを成す4つのメモリセルが示されている。
【0026】
部材符号AはPMOSトランジスタが形成されるNウェルを示し、BはNMOSトランジスタが形成されるPウェルを示す。1つの単位メモリセルは相互に分離されている2つのPウェルBと、該2つのPウェルBの間に配置された1つのNウェルAよりなる。
【0027】
図2Aは、活性領域を形成するためのマスクパターンを示すレイアウト図である。
【0028】
第1活性領域を形成するためのマスクパターン110、112は、4つの単位メモリセルが接する領域と、該4つの単位メモリセルよりなるブロックの角部に配置されている。部材番号110は、第1駆動トランジスタ(図1のT3)及び第1伝送トランジスタ(図1のT1)の活性領域を形成するためのマスクパターンである。部材番号112は、第2駆動トランジスタ(図1のT4)及び第2伝送トランジスタ(図1のT2)の活性領域を形成するためのマスクパターンである。
【0029】
第2活性領域を形成するためのマスクパターン114、116は、2つの単位メモリセルが接する領域に交互に反復されるように配置されている。部材番号114は、第1PMOS負荷トランジスタ(図1のT5)の活性領域を形成するためのマスクパターンである。部材番号116は、第2PMOS負荷トランジスタ(図1のT6)の活性領域を形成するためのマスクパターンである。
【0030】
第3活性領域を形成するためのマスクパターン118は、PウェルBに第1活性領域を形成するためのマスクパターン110、112に取囲まれるように配置されており、PウェルBにバイアス電圧を印加するためのPウェルピックアップ領域を形成するためのものである。Pウェルピックアップ領域118は、4つの隣接するメモリセルにより共有されるように配置されている。
【0031】
第4活性領域を形成するためのマスクパターン119は、NウェルAに第2活性領域を形成するためのマスクパターン114、116に接触するように配置されており、NウェルAにバイアス電圧を印加するためのNウェルピックアップ領域を形成するためのものである。
【0032】
図2Bは、第1及び第2駆動トランジスタ、第1及び第2伝送トランジスタ及び第1及び第2PMOS負荷トランジスタのゲートを各々形成するためのマスクパターンを示すレイアウト図である。
【0033】
マスクパターン120は、活性領域110と114とを横切るように配置され、マスクパターン122は、活性領域112と116とを横切るように配置されている。部材番号120は、第1駆動トランジスタ(図1のT3)のゲート及び第1PMOS負荷トランジスタ(図1のT5)のゲートを形成するためのマスクパターンであり、122は、第2駆動トランジスタ(図1のT4)のゲート及び第2PMOS負荷トランジスタ(図1のT6)のゲートを形成するためのマスクパターンである。
【0034】
第1及び第2伝送トランジスタのゲートを形成するためのマスクパターン130、132は、活性領域110及び112を各々横切るように配置されている。部材番号130は、第1ワードラインの役割をする第1伝送トランジスタ(図1のT1)のゲートを形成するためのマスクパターンである。部材番号132は、第2ワードラインの役割をする第2伝送トランジスタ(図1のT2)のゲートを形成するためのマスクパターンである。
【0035】
駆動トランジスタのゲートと負荷トランジスタのゲートは各々同一の導電層に形成されるように配置されている。そして、駆動トランジスタのゲートと伝送トランジスタのゲートは各々異なる導電層に形成されると共に相互に直交するように配置されている。
【0036】
図2A及び図2Bに示すように、マスクパターン110とマスクパターン120とが重なった部分は、第1駆動トランジスタ(図1のT3)のゲートとなる部分であり、その上側はソース、下側はドレインが形成される部分である。
【0037】
マスクパターン110とマスクパターン130とが重なった部分は、第1伝送トランジスタ(図1のT1)のゲートとなる部分であり、その左側はソース(またはドレイン)、右側はドレイン(またはソース)が形成される部分である。
【0038】
マスクパターン112とマスクパターン122とが重なった部分は、第2駆動トランジスタ(図1のT4)のゲートとなる部分であり、その上側はドレイン、下側はソースが形成される部分である。
【0039】
マスクパターン112とマスクパターン132とが重なった部分は、第2伝送トランジスタ(図1のT2)のゲートとなる部分であり、その左側はソース(またはドレイン)、その右側はドレイン(またはソース)が形成される部分である。
【0040】
マスクパターン114とマスクパターン120とが重なった部分は、第1PMOS負荷トランジスタ(図1のT5)のゲートとなる部分であり、その上側はソース、その下側はドレインが形成される部分である。
【0041】
マスクパターン116とマスクパターン122とが重なった部分は、第2PMOS負荷トランジスタ(図1のT6)のゲートとなる部分であり、その上側はドレイン、その下側はソースが形成される部分である。
【0042】
第1伝送トランジスタのソース(またはドレイン)と第1駆動トランジスタのドレインは同一の活性領域110に形成されて連結され、第2伝送トランジスタのソース(またはドレイン)と第2駆動トランジスタのドレインは同一の活性領域112に形成されて相互に連結される。
【0043】
図2Cは、駆動トランジスタ、伝送トランジスタ及び負荷トランジスタのソース/及びドレインと、Nウェルピックアップ領域及びPウェルピックアップ領域を形成するためのマスクパターン等を示すレイアウト図である。
【0044】
部材番号140は、PMOS負荷トランジスタのソース/及びドレインを形成するためのマスクパターンである。部材番号142は、Pウェル(B)に所定のバイアス電圧、即ち0Vを印加するためのPウェルピックアップ領域を形成するためのマスクパターンである。部材番号140及び142以外の領域は、駆動トランジスタ及び伝送トランジスタのソース/ドレイン、そしてNウェルピックアップ領域を形成するためN形の不純物が高濃度N+で注入される領域である。
【0045】
図2Dは、ノードコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【0046】
部材番号150及び152は、第1ノードコンタクト(図1のNC1)を形成するためのマスクパターンを、154及び156は、第2ノードコンタクト(図1のNC2)を形成するためのマスクパターンを示す。
【0047】
より詳しくは、部材番号150は、第1駆動トランジスタT3のドレインと第2PMOS負荷トランジスタT6のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。部材番号152は、第1PMOS負荷トランジスタT5のドレインと第2PMOS負荷トランジスタT6のゲートを接続させるコンタクトホールを形成するためのマスクパターンを示す。
【0048】
第2PMOS負荷トランジスタT6のゲートは、第2駆動トランジスタT4のゲートと同一の導電層に形成されて連結される。従って、第1ノードコンタクト150+152(図1のNC1)により第1伝送トランジスタT1のソース(またはドレイン)、第1駆動トランジスタT3のドレイン(またはソース)、第1PMOS負荷トランジスタT5のドレインと、第2駆動トランジスタT4及び第2PMOS負荷トランジスタT6のゲートが接続される。
【0049】
部材番号154は、第2PMOS負荷トランジスタT6のドレインと第1PMOS負荷トランジスタT5のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号156は、第2伝送トランジスタT2のドレイン(またはソース)と第1PMOS負荷トランジスタT5のゲートを接続させるコンタクトホールを形成するためのマスクパターンである。
【0050】
第2駆動トランジスタT4のドレインと第2伝送トランジスタT2のソース(またはドレイン)は、同一の活性領域112に形成されて連結される。第1駆動トランジスタT3のゲートと第1PMOS負荷トランジスタT5のゲートとは同一の導電層120に形成されて連結される。従って、第2ノードコンタクト154+156(図1のNC2)により第2伝送トランジスタT2のソース(またはドレイン)、第2駆動トランジスタT4のドレイン、第2PMOS負荷トランジスタT6のドレインと、第1駆動トランジスタT3及び第1PMOS負荷トランジスタT5のゲートが接続される。
【0051】
図2Eは、メタルコンタクトを形成するためのマスクパターンを示すレイアウト図である。
【0052】
部材番号161は、第1伝送トランジスタのドレインと第1ビットライン(BL)とを接続させる第1ビットコンタクトホールを形成するためのマスクパターンである。部材番号162は、第2伝送トランジスタのドレインと第2ビットライン(/BL)とを接続させる第2ビットコンタクトホールを形成するためのマスクパターンである。
【0053】
部材番号163は、第1PMOS負荷トランジスタのソース及びNウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。部材番号164は、第2PMOS負荷トランジスタのソース及びNウェルピックアップ領域を電源ラインVccに接続させるコンタクトホールを形成するためのマスクパターンである。第2PMOS負荷トランジスタのソースとNウェルピックアップ領域は、1つのコンタクトホールを通して電源ラインVccと接続される。
【0054】
部材番号165は、第1駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号166は、第2駆動トランジスタのソースと接地ラインVssを接続させるコンタクトホールを形成するためのマスクパターンである。
【0055】
部材番号168は、Pウェルピックアップ領域と接地ラインVssとを接続させるコンタクトホールを形成するためのマスクパターンである。
【0056】
図2Fは、電源ライン(Vcc line)、接地ライン(Vss line)及びパッドを形成するためのマスクパターンを示すレイアウト図である。
【0057】
電源ラインを形成するためのマスクパターン170は、コンタクトホール163及び164の上部を覆うように配置されている。また、電源ラインを形成するためのマスクパターン170と平行に接地ラインを形成するためのマスクパターン172、174が配置されている。電源ラインを形成するためのマスクパターン170と接地ラインを形成するためのマスクパターン172、174は、セルアレイ領域に交代に配置されている。
【0058】
部材番号176は、第1伝送トランジスタのドレイン(またはソース)と第1ビットライン(BL)を中間接続させる第1パッドを形成するためのマスクパターンである。部材番号178は、第2伝送トランジスタのドレイン(またはソース)と第2ビットライン(/BL)を中間接続させる第2パッドを形成するためのマスクパターンである。
【0059】
図2Gは、第1及び第2パッドと第1及び第2ビットラインとを各々接続させるコンタクトホールを形成するためのマスクパターンを示すレイアウト図である。
【0060】
部材番号180は、第1パッドと第1ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。部材番号182は、第2パッドと第2ビットラインとを接続させるコンタクトホールを形成するためのマスクパターンである。
【0061】
第1パッドは、第1伝送トランジスタのドレイン(またはソース)と接続されているため、マスクパターン180を用いて形成されたコンタクトホールにより第1伝送トランジスタのドレイン(またはソース)と第1ビットラインとが接続される。そして、第2パッドは、第2伝送トランジスタのドレイン(またはソース)と接続されているため、マスクパターン182を用いて形成されたコンタクトホールにより第2伝送トランジスタのドレイン(またはソース)と第2ビットラインとが接続される。
【0062】
図2Hは、第1及び第2ビットラインを形成するためのマスクパターンを示すレイアウト図である。
【0063】
部材番号190は、第1ビットライン(BL)を形成するためのマスクパターンであり、192は第2ビットライン(/BL)を形成するためのマスクパターンであって、相互に平行に配置されている。
【0064】
図2A乃至図2Hに示すレイアウトにおいては、NMOSを形成するためのN形活性領域110、112とPMOSを形成するためのP形活性領域114、116がメモリセル内で最適のサイズを有するように適切に配置されている。また、Pウェルピックアップ領域118は、4つの隣接するメモリセルが相接する領域及び前記4つの隣接するメモリセルよりなる単位ブロックの中心部と角部に配置される。Nウェルピックアップ領域119は、2つの隣接するメモリセルが接する領域に配置される。従って、メモリセルの外部にPウェル及びNウェルピックアップ領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく小さくすることができる。
【0065】
次いで、図2A乃至図2Hに示すレイアウトに基づいて、本発明の好適な実施の形態に係るSRAMセルの製造方法を詳しく説明する。図3A乃至図3H、図4A乃至図4Hは、本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、夫々図2A乃至図2HのIII−III’及びIV−IV’線の断面図である。
【0066】
図3A乃至図4Aは、素子分離膜53、Nウェル(A)及びPウェル(B)を形成するを示す。
【0067】
詳しくは、図2Aの第1乃至第4活性領域を形成するためのマスクパターン110乃至119を用いた写真工程により、半導体基板50の活性領域を限定する。先ず、通常の素子分離工程を適用して半導体基板50の非活性領域に素子分離膜52を形成する。素子分離膜52は集積度の向上のためシャロートレンチ素子分離(Shallow Trench Isolation:STI)方法を使用して形成することが望ましい。
【0068】
次いで、半導体基板50の活性領域に所定深さのNウェル(A)を形成した後、このNウェル形成工程と同一な方法でPウェル(B)を形成する。
【0069】
なお、Nウェル(A)とPウェル(B)とは逆の順番で形成してもよい。
【0070】
図3B及び図4Bは、ゲート電極58、62a、62bを形成する工程を示す。
【0071】
詳しくは、この工程では、先ず、素子分離膜及びウェルが形成された半導体基板50上に薄い酸化膜を成長させて、ゲート絶縁膜(図示せず)を形成する。このゲート絶縁膜上に、ドーピングされたポリシリコンを蒸着した後に、図2Bの駆動トランジスタ及びPMOS負荷トランジスタのゲートを形成するためのマスクパターン120、122を用いて該ポリシリコン膜をパタニングすることにより第1ゲート電極58を形成する。これにより、第2駆動トランジスタと第2PMOS負荷トランジスタの共通ゲートとして使用される第1ゲート電極58が形成される。この際、第1駆動トランジスタ及び第1PMOS負荷トランジスタの共通ゲートとして使用されるゲートも同時に形成される。
【0072】
次いで、第1ゲート電極58が形成された結果物の全面に、薄い絶縁膜60を形成し、更に、この絶縁膜上に、ドーピングされたポリシリコン膜を形成する。次いで、図2Bの伝送トランジスタのゲートを形成するためのマスクパターン130、132を用いて該ポリシリコン膜をパタニングすることにより、第2及び第3のゲート電極62a、62bを形成する。
【0073】
図3B及び図4Bに示された第2ゲート電極62aは、第1伝送トランジスタのゲート電極として使用され、第3ゲート電極62bは第2伝送トランジスタのゲート電極として使用される。そして、絶縁膜60は、第2及び第3ゲート電極62a、62bのゲート絶縁膜として使用されると共に第1ゲート電極と、第2及び第3ゲート電極とを絶縁させる役割をする。
【0074】
図3C及び図4Cは、各トランジスタのソース/及びドレインと、Nウェルピックアップ領域及びPウェルピックアップ領域を形成する工程を示す。
【0075】
詳しくは、この工程では、先ず、図2Cのマスクパターン140、142を用いた写真工程を適用してN+不純物領域を限定する。すなわち、N形の不純物イオンを高濃度で注入して第1乃至第3N+不純物領域64a、64b、64cを形成する。次いで、マスクパターン140及び142の逆マスクパターンを用いた写真工程を行った後に、P形の不純物イオンを高濃度で注入して第1及び第2P+不純物領域66a、66bを形成する。
【0076】
図3C及び図4Cに示された第1N+不純物領域64aは、第1伝送トランジスタ及び第1駆動トランジスタのソース/及びドレインとして使用される。第2N+不純物領域64bは、第2伝送トランジスタ及び第2駆動トランジスタのソース/ドレインとして使用される。第3N+不純物領域64cは、Nウェル(A)のバイアス電圧を印加するためのNウェルピックアップ領域として使用される。
【0077】
そして、第1P+不純物領域66aは、第1及び第2PMOS負荷トランジスタのソース/及びドレインとして使用される。第2P+不純物領域66bは、Pウェル(B)のバイアス電圧を印加するためのPウェルピックアップ領域として使用される。
【0078】
図3D及び図4Dは、第1プラグ70を形成する工程を示す。
【0079】
詳しくは、この工程では、先ず、図3C及び図4Cに示す結果物上に、絶縁物質を厚く蒸着した後に、これを平坦化して第1層間絶縁膜68を形成する。次いで、図2Dに示すノードコンタクトを形成するためのマスクパターン150、152、154、156を用いて、第1層間絶縁膜68を部分的に蝕刻することにより、第1ゲート電極58の一部と第1N+不純物領域64aの一部の双方を露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に配線用の金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第1プラグ70を形成する。
【0080】
図4Dに示された第1プラグ70は、第1駆動トランジスタのドレイン(またはソース)を第1ゲート58に接続させる。
【0081】
図3E及び図4Eは、第2プラグ74a、74b、74c、74dを形成する工程を示す。
【0082】
詳しくは、この工程では、第1プラグ70が形成された結果物上に絶縁物質を蒸着した後に、これを平坦化して第2層間絶縁膜72を形成する。次いで、図2Eに示すメタルコンタクトを形成するためのマスクパターン(161、162、163、164、165、166及び168)を用いて、第2層間絶縁膜72を部分的に蝕刻することにより、N+不純物領域64a、64b、64c及びP+不純物領域66a、66bを露出させるコンタクトホールを形成する。次いで、該コンタクトホールが形成された結果物上に金属を蒸着した後に、これをエッチバックすることにより、コンタクトホールを埋込む第2プラグ74a、74b、74c、74dを形成する。
【0083】
部材番号74aは、第2PMOS負荷トランジスタのソース66a及びNウェルピックアップ領域64cと後続工程で形成される電源ラインVccを接続する。部材番号74bは、第2駆動トランジスタのソース64bと接地ラインVssを接続する。部材番号74cは、第1伝送トランジスタのドレイン64aとパッドとを接続する。部材番号74dは、Pウェルピックアップ領域66bとその接地ラインとを接続する役割をする。
【0084】
図3F及び図4Fは、パッド76、接地ライン78及び電源ライン80を形成する工程を示す。
【0085】
詳しくは、この工程では、第2プラグ74a、74b、74cまで形成された結果物上に金属膜、例えばアルミニウム膜を形成する。図2Fの電源ラインを形成するためのマスクパターン170、接地ラインを形成するためのマスクパターン172、174及びパッドを形成するためのマスクパターン176、178を用いて前記金属膜をパタニングすることによりパッド76、接地ライン78及び電源ライン80を形成する。
【0086】
パッド76は、第1伝送トランジスタのドレイン64aをビットラインに接続する。接地ライン78は、第2プラグ74bを通して、第1駆動トランジスタのソース(図示せず)及び第2駆動トランジスタのソース64bと接続される。電源ライン80は、第2プラグ74aを通して、第1PMOS負荷トランジスタのソース/ドレイン(図示せず)、第2PMOS負荷トランジスタのソース/ドレイン(66a)及びNウェルピックアップ領域64cと接続される。
【0087】
また、図3F及び図4Fにおいて、PMOS負荷トランジスタのソース66aとNウェルピックアップ領域64cが接するように形成されており、1つのコンタクトホールを通して双方が電源ライン80に接続されている。そして、接地ライン78は、駆動トランジスタのソース64bとPウェルピックアップ領域66bの双方に接続されている。また、接地ライン78と電源ライン80は、同一層の導電層よりなる。
【0088】
図3G及び図4Gは、ビットラインコンタクトを形成する工程を示す。
【0089】
詳しくは、この工程では、パッド76、接地ライン78及び電源ライン80が形成された結果物上に、例えば酸化膜を蒸着して第3層間絶縁膜82を形成する。次いで、図2Gに示すビットラインコンタクトを形成するためのマスクパターン(180、182)を用いて、第3層間絶縁膜82を部分的に蝕刻することにより、パッド76を露出させるコンタクトホールを形成する。次いで、コンタクトホールが形成された結果物上に金属、例えばアルミニウムを蒸着した後に、これをエッチバックすることによりコンタクトホールを埋込んでパッド76と接続された第3プラグ84を形成する。
【0090】
第3プラグ84は、以降に形成されるビットラインとパッド76とを連結させる役割をする。
【0091】
図3H及び図4Hは、第1及び第2ビットラインBL及び/BLを形成する工程を示す。
【0092】
詳しくは、この工程では、第3プラグ84が形成された結果物上に金属膜、例えばアルミニウム膜を形成した後に、図2Hに示すビットライン用のマスクパターン(190、192)を用いた写真蝕刻工程により、該金属膜をパタニングすることによりビットライン86を形成する。ビットライン86は、第3プラグ84、パッド76及び第2プラグ74Cを通して第1伝送トランジスタのドレイン64aと接続される。
【0093】
ところで、第3プラグ84を形成せずにパッド76を露出させるコンタクトホールを形成して、金属膜、例えばアルミニウム膜を蒸着した後に、マスクパターン(190、192)(図2H参照)を用いたパタニング工程でビットライン86を形成しても良い。
【0094】
上記工程の後、一般的な後続工程を経ることにより本発明の好適な実施の形態に係るSRAMセルを完成させることができる。
【0095】
図5は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を製造するためのレイアウト図であって、図2Dに対応する部分が示されている。
【0096】
図5において、第1駆動トランジスタと第1伝送トランジスタよりなる第1NMOSインバータの出力ノードと、第1PMOS負荷トランジスタのドレインノードと、第2駆動トランジスタと第2伝送トランジスタよりなる第2NMOSインバータの入力ノードとが1つのコンタクトホール157を通して連結されている。
【0097】
そして、第2駆動トランジスタと第2伝送トランジスタよりなる第2NMOSインバータの出力ノードと、第2PMOS負荷トランジスタのドレインノードと、第1駆動トランジスタと第1伝送トランジスタよりなる第1NMOSインバータの入力ノードは1つのコンタクトホール159を通して連結されている。
【0098】
従来は、NMOSインバータの出力ノードであるN形活性領域とPMOS負荷素子のドレインノードであるP形活性領域とを連結させる場合、夫々のノードにコンタクトホールを形成した後に、このコンタクトホールを連結する導電層により該ノードを連結した。従って、ノードの数だけコンタクトホールの数が増加してセルの構成が複雑であった。しかし、図5に示すように、この実施の形態によれば、1つのコンタクトホールを通して3つのノードを同時に連結することができるため、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【0099】
図6は、本発明の他の実施の形態に係るスタティックランダムアクセスメモリ装置を説明するためのものであって、図5のVIーVI’線に沿った断面図である。部材番号80は半導体基板を、82は素子分離膜を、84はNウェルを、86はPウェルを、88は第1駆動トランジスタ及び第1PMOS負荷トランジスタの共有ゲート電極を、90は第1伝送トランジスタのソースと第1駆動トランジスタのドレインの共有活性領域を、92は第1PMOS負荷トランジスタのドレイン(またはソース)を、94は層間絶縁膜を、そして96は導電性プラグを各々示す。
【0100】
図6の断面図によれば、第1駆動トランジスタと第1伝送トランジスタよりなる第1NMOSインバータの出力ノードと第1PMOS負荷トランジスタのドレインノード、第2駆動トランジスタと第2伝送トランジスタよりなる第2NMOSインバータの入力端子とが1つのコンタクトホールにより露出し、このコンタクトホールを埋込む導電層プラグ96により連結されている。
【0101】
以上、本発明は上記の各実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【0102】
【発明の効果】
本発明に係るスタティックランダムアクセスメモリ装置によれば、NMOSを形成するための活性領域とPMOSを形成するための活性領域とがメモリセル内で最適のサイズを有するように適切に配置する。従って、Pウェルピックアップ領域及びNウェルピックアップ領域をメモリセル内に形成することができる。よって、メモリセル以外の領域にPウェル及びNウェルバイアス用の不純物領域を形成するための領域を別に確保することが不要なため、チップのサイズを著しく減少させることができる。
【0103】
また、ウェルバイアス電圧を各メモリセル内で印加することができるため、従来に比べて抵抗による電圧降下を減らすことができ、これにより素子の電圧特性を向上させることができる。
【0104】
また、一方のCMOSインバータの出力ノードと他方のCMOSインバータの入力ノードを1つのコンタクトホールで連結することにより、コンタクトホールの数を減少させ、メモリセルの構成を単純化することができる。
【0105】
また、コンタクトホールの数が少なくなり、コンタクトホールの形成工程を減らして工程を単純化することができる。
【0106】
【図面の簡単な説明】
【図1】 PMOSトランジスタを負荷素子として使用したSRAMセルの一般的な回路図である。
【図2A】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2B】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2C】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2D】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2E】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2F】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2G】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図2H】本発明の好適な実施の形態に係るSRAMセルを説明するためレイアウト図である。
【図3A】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3B】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3C】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3D】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3E】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3F】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3G】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図3H】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、III−III’線に沿って見た断面図である。
【図4A】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4B】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4C】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4D】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4E】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4F】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4G】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図4H】本発明の好適な実施の形態に係るSRAMセルの製造方法を説明するための断面図であって、IV−IV’線に沿って見た断面図である。
【図5】本発明の他の好適な実施の形態係るSRAMを製造するためのレイアウト図である。
【図6】図5に示すレイアウトパターンを用いて製造されるたSRAMの断面図である。
【符号の説明】
T1 第1伝送トランジスタ
T2 第2伝送トランジスタ
T3 第1駆動トランジスタ
T4 第2駆動トランジスタ
T5 第1負荷トランジスタ
T6 第2負荷トランジスタ
BL 第1ビットライン
/BL 第2ビットライン
WL1 第1ワードライン
WL2 第2ワードライン
NC1 第1ノードコンタクト
NC2 第2ノードコンタクト
50 半導体基板
52 素子分離膜
58 ゲート電極
60 絶縁膜
62a 第2ゲート電極
62b 第3ゲート電極
64a 第1N+不純物領域
64b 第2N+不純物領域
64c 第3N+不純物領域
66a 第1P+不純物領域
66b 第2P+不純物領域
68 第1層間絶縁膜
70 第1プラグ
72 第2層間絶縁膜
74a 第2プラグ
74b 第2プラグ
74c 第2プラグ
74d 第2プラグ
76 パッド
78 接地ライン
80 電源ライン
82 第3層間絶縁膜
84 第3プラグ
86 ビットライン
88 共有ゲート電極
90 共有活性領域
92 ドレイン(ソース)
94 層間絶縁膜
96 導電性プラグ
110 N型活性領域
112 N型活性領域
114 P型活性領域
116 P型活性領域
118 Pウェルピックアップ領域
119 Nウェルピックアップ領域
A Nウェル
B Pウェル
120 第1駆動トランジスタのゲート
122 第2駆動トランジスタのゲート
130 第1伝送トランジスタのゲート(第1ワードライン)
132 第2伝送トランジスタのゲート(第2ワードライン)
140 駆動トランジスタ及び伝送トランジスタのソース/ドレイン
142 Pウェルピックアップ領域
150,152 第1ノードコンタクト
154,156 第2ノードコンタクト
157,159 コンタクトホール
161〜168 メタルコンタクト
170 電源ライン
172,174 接地ライン
176,178 パッド
180,182 ビットラインコンタクト
190,192 ビットライン
Claims (4)
- Y軸方向に隣接したセルはX軸に対して線対称であり、X軸方向に隣接したセルはY軸に対して線対称となるように複数の単位セルがマトリックス形で配列されたセルアレイ領域を有するスタティックランダムアクセスメモリ装置において、前記単位セルは、
四角形の領域内に、所定間隔に離れた第1及び第2Pウェル及び前記第1及び第2Pウェルの間に配置された1つのNウェルと、
前記第1及び第2Pウェルに各々位置し、前記四角形の領域の四隅のうち対角をなす第1及び第2角部に各々配置された第1及び第2Pウェルピックアップ領域と、
前記第1及び第2Pウェル内に各々位置し、前記第1及び第2Pウェルピックアップ領域から距離を隔てて、かつ、前記四角形の領域の中心に対して点対称となるように配置された第1及び第2活性領域と、
前記第1活性領域及び第2活性領域の間に形成されたNウェルに各々配置され、Y軸方向と平行したバー形のパターンを有しながら前記それぞれのバー形のパターンの一端が前記四角形の縁部まで延長され前記四角形の中心に対して相互に点対称である第3及び第4活性領域と、
前記第3活性領域の両端部のうち前記四角形の縁部まで延長された一端部及び前記第4活性領域の両端部のうち前記四角形の縁部まで延長された一端部に各々接するように配置された第1及び第2Nウェルピックアップ領域と、を備え、
前記単位セルの第1Pウェルピックアップ領域は、前記第1Pウェルピックアップ領域に隣接する3つの単位セルのそれぞれの第1ウェルピックアップ領域と結合されて1つのウェルピックアップ領域を構成し、
前記単位セルの第2Pウェルピックアップ領域は、前記第2Pウェルピックアップ領域に隣接する3つの単位セルのそれぞれの第2ウェルピックアップ領域と結合されて1つのウェルピックアップ領域を構成する、
ことを特徴とするスタティックランダムアクセスメモリ装置。 - 前記単位セルが、
前記第1活性領域及びこれと隣接した第3活性領域を横切りながら、前記第2活性領域と接するように配置された第1ゲート電極と、
前記第2活性領域及びこれと隣接した第4活性領域を横切りながら、前記第1活性領域と接するように配置された第2ゲート電極と、
前記第1活性領域を横切りながらY軸方向に配置された第1ワードライン及び前記第2活性領域を横切りながらY軸方向に配置された第2ワードラインと、
前記第1ゲート電極と前記第2活性領域及び前記第2ゲート電極と前記第1活性領域を各々電気的に連結させるための第1コンタクトと、
前記第1ゲート電極と前記第4活性領域及び前記第2ゲート電極と前記第3活性領域を各々電気的に連結させるための第2コンタクトと、
前記第1Nウェルピックアップ領域とこれと隣接した第3活性領域とを露出させる第1電源コンタクト及び前記第2Nウェルピックアップ領域とこれと隣接した第4活性領域とを露出させる第2電源コンタクトと、
前記第1及び第2電源コンタクトを覆いながらY軸方向に配置された電源ラインと、
前記第1活性領域及び前記第1Pウェルピックアップ領域を露出させる第1接地コンタクトと、
前記第2活性領域及び前記第2Pウェルピックアップ領域を露出させる第2接地コンタクトと、
前記第1接地コンタクトを覆いながらY軸方向に配置された第1接地ラインと、
前記第2接地コンタクトを覆いながらY軸方向に配置された第2接地ラインと、
前記第1活性領域を露出させる第1ビットラインコンタクトと、
前記第1ビットラインコンタクトを覆いながらX軸方向に配置された第1ビットラインと、
前記第2活性領域を露出させる第2ビットラインコンタクトと、
前記第2ビットラインコンタクトを覆いながらX軸方向に配置された第2ビットラインとを含むことを特徴とする請求項1に記載のスタティックランダムアクセスメモリ装置。 - 前記第1電源コンタクトは1つの開口内に前記第1Nウェルピックアップ領域と前記第3活性領域との双方を露出させることを特徴とする請求項2に記載のスタティックランダムアクセスメモリ装置。
- 前記第2電源コンタクトは1つの開口内に前記第2Nウェルピックアップ領域と前記第4活性領域との双方を露出させることを特徴とする請求項2に記載のスタティックランダムアクセスメモリ装置。
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