JP2927463B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2927463B2 JP2927463B2 JP1250477A JP25047789A JP2927463B2 JP 2927463 B2 JP2927463 B2 JP 2927463B2 JP 1250477 A JP1250477 A JP 1250477A JP 25047789 A JP25047789 A JP 25047789A JP 2927463 B2 JP2927463 B2 JP 2927463B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に係り、特に、完全CMOS型スタテ
ィクRAMに関するものである。
ィクRAMに関するものである。
（従来の技術） MOSトランジスタを利用したスタティクRAM（以下、SR
AMと略する）には、nMOSとpMOSとでセルを構成する完全
CMOS型SRAMと、高抵抗負荷とnMOSとでセルを構成する周
辺CMOS型SRAMとがある。
AMと略する）には、nMOSとpMOSとでセルを構成する完全
CMOS型SRAMと、高抵抗負荷とnMOSとでセルを構成する周
辺CMOS型SRAMとがある。
第８図（ａ）は完全CMOS型SRAMの等価回路、同図
（ｂ）は周辺CMOS型SRAMの等価回路である。
（ｂ）は周辺CMOS型SRAMの等価回路である。
同図（ａ）において、完全CMOS型SRAMは、良く知られ
るように、負荷MOSトランジスタ（pMOS）Q5とドライバM
OSトランジスタ（nMOS）Q3とによって構成される第１の
インバータ、負荷MOSトランジスタ（pMOS）Q6とドライ
バMOSトランジスタ（nMOS）Q4とによって構成される第
２のインバータ、およびトランスファMOSトランジスタ
（nMOS）Q1,Q2によって構成される。なお、図に付した
符号は、後に第７図と対応させて説明する。
るように、負荷MOSトランジスタ（pMOS）Q5とドライバM
OSトランジスタ（nMOS）Q3とによって構成される第１の
インバータ、負荷MOSトランジスタ（pMOS）Q6とドライ
バMOSトランジスタ（nMOS）Q4とによって構成される第
２のインバータ、およびトランスファMOSトランジスタ
（nMOS）Q1,Q2によって構成される。なお、図に付した
符号は、後に第７図と対応させて説明する。
一方、周辺CMOS型SRAMは、同図（ｂ）に示したよう
に、完全CMOS型SRAMの負荷MOSトランジスタQ5、Q6が、
それぞれ高抵抗R1、R2に置き変わった構成となってい
る。
に、完全CMOS型SRAMの負荷MOSトランジスタQ5、Q6が、
それぞれ高抵抗R1、R2に置き変わった構成となってい
る。
このような抵抗負荷型スタティク・メモリに関して
は、例えば特開昭60−189253号公報および特開昭63−55
55号公報において、ドライバMOSトランジスタのゲート
電極とトランスファMOSトランジスタのゲート電極とを
平行に配置した構造が開示されている。
は、例えば特開昭60−189253号公報および特開昭63−55
55号公報において、ドライバMOSトランジスタのゲート
電極とトランスファMOSトランジスタのゲート電極とを
平行に配置した構造が開示されている。
これまでは、セル面積を小さくでき、高集積化が容易
なことから周辺CMOS型SRAMが主流であったが、近年で
は、信頼性が高いこと、待機時の消費電流が小さいこ
と、使用温度範囲が広いこと、低い電源電圧でも動作で
きること等の理由から、ディープサブミクロン時代のメ
モリセルとして完全CMOS型SRAMへの関心が高まりつつあ
る。
なことから周辺CMOS型SRAMが主流であったが、近年で
は、信頼性が高いこと、待機時の消費電流が小さいこ
と、使用温度範囲が広いこと、低い電源電圧でも動作で
きること等の理由から、ディープサブミクロン時代のメ
モリセルとして完全CMOS型SRAMへの関心が高まりつつあ
る。
完全CMOS型SRAMに関しては種々の構成が提案されてお
り、例えば、1986年アイ・イー・イー・イー インター
ナショナル ソリッドステイトサーキッツ コンファレ
ンス ダイジェスト オブ テクニカル ペーパーズ第
204頁〜第205頁（1986 IEEE International Solid−Sta
te Circuits Conference Digesi of Technical Papers
pp204〜205）には、第７図に示したようなレイアウトを
有する完全CMOS型SRAMが提案されている。
り、例えば、1986年アイ・イー・イー・イー インター
ナショナル ソリッドステイトサーキッツ コンファレ
ンス ダイジェスト オブ テクニカル ペーパーズ第
204頁〜第205頁（1986 IEEE International Solid−Sta
te Circuits Conference Digesi of Technical Papers
pp204〜205）には、第７図に示したようなレイアウトを
有する完全CMOS型SRAMが提案されている。
同図において、トランスファMOSトランジスタ（以
下、TR−MOSと略する）Q1は、ソース・ドレイン領域7
1、72、およびワード線83（太線で囲まれた部分）を構
成するゲート電極84によって構成されている。TR−MOSQ
2は、ソース・ドレイン領域75、76、およびワード線83
を構成するゲート電極85によって構成されている。
下、TR−MOSと略する）Q1は、ソース・ドレイン領域7
1、72、およびワード線83（太線で囲まれた部分）を構
成するゲート電極84によって構成されている。TR−MOSQ
2は、ソース・ドレイン領域75、76、およびワード線83
を構成するゲート電極85によって構成されている。
ドライバMOSトランジスタ（以下、DV−MOSと略する）
Q3は、ソース・ドレイン領域73、74、および接続配線86
（太線で囲まれた部分）を構成するゲート電極87によっ
て構成されている。DV−MOSQ4は、ソース・ドレイン領
域76、77、および接続配線88（太線で囲まれた部分）を
構成するゲート電極89によって構成されている。
Q3は、ソース・ドレイン領域73、74、および接続配線86
（太線で囲まれた部分）を構成するゲート電極87によっ
て構成されている。DV−MOSQ4は、ソース・ドレイン領
域76、77、および接続配線88（太線で囲まれた部分）を
構成するゲート電極89によって構成されている。
負荷MOSトランジスタ（以下、FK−MOSと略する）Q5
は、ソース・ドレイン領域79、80、および接続配線86を
構成するゲート電極89によって構成されている。FK−MO
SQ6は、ソース・ドレイン領域81、82、および接続配線8
8を構成するゲート電極90によって構成されている。
は、ソース・ドレイン領域79、80、および接続配線86を
構成するゲート電極89によって構成されている。FK−MO
SQ6は、ソース・ドレイン領域81、82、および接続配線8
8を構成するゲート電極90によって構成されている。
TR−MOSQ1（DV−MOSQ3）のソース・ドレイン領域72
（74）とFK−MOSQ5のソース・ドレイン領域80とは接続
配線68を介して接続され、各ソース・ドレイン領域72
（74）、80と該接続配線68とは、それぞれコンタクト孔
92、97において接続されている。
（74）とFK−MOSQ5のソース・ドレイン領域80とは接続
配線68を介して接続され、各ソース・ドレイン領域72
（74）、80と該接続配線68とは、それぞれコンタクト孔
92、97において接続されている。
同様に、TR−MOSQ2（DV−MOSQ4）のソース・ドレイン
領域76（78）とFK−MOSQ6のソース・ドレイン領域81と
は接続配線67を介して接続され、各ソース・ドレイン領
域76（78）、81と該接続配線67とは、それぞれコンタク
ト孔94、98を介して接続されている。
領域76（78）とFK−MOSQ6のソース・ドレイン領域81と
は接続配線67を介して接続され、各ソース・ドレイン領
域76（78）、81と該接続配線67とは、それぞれコンタク
ト孔94、98を介して接続されている。
FK−MOSQ5、Q6のソース・ドレイン領域79、82は、そ
れぞれコンタクト孔95、96を介して電源供給ライン66と
接続されている。
れぞれコンタクト孔95、96を介して電源供給ライン66と
接続されている。
DV−MOSQ3のソース・ドレイン領域73はコンタクト孔9
1を介してグランドライン70と接続され、DV−MOSQ4のソ
ース・ドレイン領域77はコンタクト孔93を介してグラン
ドライン69と接続されている。
1を介してグランドライン70と接続され、DV−MOSQ4のソ
ース・ドレイン領域77はコンタクト孔93を介してグラン
ドライン69と接続されている。
TR−MOSQ1のソース・ドレイン領域71は、コンタクト
孔65を介してデータ線62（第８図参照）と接続され、TR
−MOSQ2のソース・ドレイン領域75は、コンタクト孔64
を介してデータ線63と接続されている。
孔65を介してデータ線62（第８図参照）と接続され、TR
−MOSQ2のソース・ドレイン領域75は、コンタクト孔64
を介してデータ線63と接続されている。
このような構成の6MOSでは、良く知られるように、DV
−MOSQ3のソース・ドレイン領域72の寄生容量と、該ソ
ース・ドレイン領域72に接続される接続配線68、ゲート
電極等の寄生容量が一方の記憶ノードとして機能し、DV
−MOSQ4のソース・ドレイン領域76の寄生容量と、該ソ
ース・ドレイン領域76に接続される接続配線67、ゲート
電極等の寄生容量が他方の記憶ノードとして機能する。
−MOSQ3のソース・ドレイン領域72の寄生容量と、該ソ
ース・ドレイン領域72に接続される接続配線68、ゲート
電極等の寄生容量が一方の記憶ノードとして機能し、DV
−MOSQ4のソース・ドレイン領域76の寄生容量と、該ソ
ース・ドレイン領域76に接続される接続配線67、ゲート
電極等の寄生容量が他方の記憶ノードとして機能する。
（発明が解決しようとする課題） 上記した従来技術は、次のような問題点を有してい
た。
た。
（１）完全CMOS型SRAMにおいて、外部からのノイズ等に
よって記憶内容が変化しないようにするためには、セル
内の記憶ノードの容量値が均一であることが望ましい。
よって記憶内容が変化しないようにするためには、セル
内の記憶ノードの容量値が均一であることが望ましい。
第７図を用いて具体的に説明すると、TR−MOSQ1（DV
−MOSQ3）のソース・ドレイン領域72（74）とTR−MOSQ2
（DV−MOSQ4）のソース・ドレイン領域76（78）との容
量値、並びにFK−MOSQ5のソース・ドレイン領域80とFK
−MOSQ6のソース・ドレイン領域81との容量値が、それ
ぞれ同じであることが望ましい。
−MOSQ3）のソース・ドレイン領域72（74）とTR−MOSQ2
（DV−MOSQ4）のソース・ドレイン領域76（78）との容
量値、並びにFK−MOSQ5のソース・ドレイン領域80とFK
−MOSQ6のソース・ドレイン領域81との容量値が、それ
ぞれ同じであることが望ましい。
ところが、上記した従来技術では、たとえばソース・
ドレイン領域72（74）とソース・ドレイン領域76（78）
とを比較すると、接続配線86の下方には拡散層を形成す
ることができないことから、ソース・ドレイン領域76
（78）の容量値はソース・ドレイン領域72（74）のそれ
よりも小さくなってしまう。同様に、ソース・ドレイン
領域80の容量値はFK−MOSQ6のソース・ドレイン領域81
のそれよりも小さくなってしまう。
ドレイン領域72（74）とソース・ドレイン領域76（78）
とを比較すると、接続配線86の下方には拡散層を形成す
ることができないことから、ソース・ドレイン領域76
（78）の容量値はソース・ドレイン領域72（74）のそれ
よりも小さくなってしまう。同様に、ソース・ドレイン
領域80の容量値はFK−MOSQ6のソース・ドレイン領域81
のそれよりも小さくなってしまう。
この結果、ノイズ等によって記憶内容が“1"あるいは
“0"のいずれかの状態に遷移しやすくなってしまうとい
う問題であった。
“0"のいずれかの状態に遷移しやすくなってしまうとい
う問題であった。
（２）完全CMOS型SRAMでは、１つのセル内にnMOSトラン
ジスタとpMOSトランジスタとが形成されるために、両者
のソース・ドレイン領域を互いにアイソレーションする
ための分離領域が必要となり、これが高集積化の大きな
妨げとなってしまうという問題があった。
ジスタとpMOSトランジスタとが形成されるために、両者
のソース・ドレイン領域を互いにアイソレーションする
ための分離領域が必要となり、これが高集積化の大きな
妨げとなってしまうという問題があった。
本発明の目的は、以上に述べた問題点を解決し、寄生
容量が等しく、集積度が高い完全CMOS型スタティクRAM
を提供することである。
容量が等しく、集積度が高い完全CMOS型スタティクRAM
を提供することである。
（課題を解決するための手段） 前記の問題点を解決するために、本発明では以下のよ
うな手段を講じた。
うな手段を講じた。
（１）２つの負荷MOSFET、２つのドライバMOSFET、およ
び２つのトランスファMOSFETとによって構成される半導
体記憶装置において、少なくとも、第１および第２の負
荷MOSFETのソース・ドレイン領域およびゲート電極同
士、第１および第２のドライバMOSFETのソース・ドレイ
ン領域およびゲート電極同士、ならびに第１および第２
のトランスファMOSFETのソース・ドレイン領域およびゲ
ート電極同士が、それぞれ対称の関係をほぼ満足するよ
うに配置されるようにした。
び２つのトランスファMOSFETとによって構成される半導
体記憶装置において、少なくとも、第１および第２の負
荷MOSFETのソース・ドレイン領域およびゲート電極同
士、第１および第２のドライバMOSFETのソース・ドレイ
ン領域およびゲート電極同士、ならびに第１および第２
のトランスファMOSFETのソース・ドレイン領域およびゲ
ート電極同士が、それぞれ対称の関係をほぼ満足するよ
うに配置されるようにした。
（２）前記６つのMOSFETのゲート電極が、全て略平行に
配置されるようにした。
配置されるようにした。
（３）さらに、MOSFETのソース・ドレイン引き出し電極
を、フィールド絶縁膜をマスクとしたセルフアラインに
よって形成するようにした。
を、フィールド絶縁膜をマスクとしたセルフアラインに
よって形成するようにした。
（作用） 上記した構成によれば、寄生容量が蓄積される部分の
構造も互いに対称となるので、寄生容量が同じになって
記憶状態が安定する。
構造も互いに対称となるので、寄生容量が同じになって
記憶状態が安定する。
また、ゲート電極を全て略平行に配置し、MOSFETのソ
ース・ドレイン引き出し電極をセルフアラインで形成す
るようにすれば、ゲート電極に直交する方向でのソース
・ドレイン領域の長さを狭くすることができ、集積度を
向上させることができる。
ース・ドレイン引き出し電極をセルフアラインで形成す
るようにすれば、ゲート電極に直交する方向でのソース
・ドレイン領域の長さを狭くすることができ、集積度を
向上させることができる。
（実施例） 以下に、図面を参照して本発明を詳細に説明するが、
以下に説明する各実施例では、MOSトランジスタのソー
ス・ドレイン引き出し電極が、フィールド絶縁膜をマス
クとしたセルフアラインによって形成されるものとして
説明する。
以下に説明する各実施例では、MOSトランジスタのソー
ス・ドレイン引き出し電極が、フィールド絶縁膜をマス
クとしたセルフアラインによって形成されるものとして
説明する。
このような構成のセルフアラインMOSによれば、ゲー
ト電極に直交する方向でのソース・ドレイン領域の長さ
を狭くすることができるので、ゲート電極に直交する方
向にMOSを形成するようにすれば、換言すれば、ゲート
電極が互いに略平行になるようにMOSを形成するように
すれば、その集積度を向上させることができる。
ト電極に直交する方向でのソース・ドレイン領域の長さ
を狭くすることができるので、ゲート電極に直交する方
向にMOSを形成するようにすれば、換言すれば、ゲート
電極が互いに略平行になるようにMOSを形成するように
すれば、その集積度を向上させることができる。
しかも、nMOSとpMOSとを隣接して形成する場合、従来
技術では、引き出し電極を最小レイアウトルールで形成
してしまうと、nMOSとpMOSとのアイソレーションに必要
な間隔を確保することができなくなるために、実質上、
引き出し電極で最小レイアウトルールで形成することが
できなかった。
技術では、引き出し電極を最小レイアウトルールで形成
してしまうと、nMOSとpMOSとのアイソレーションに必要
な間隔を確保することができなくなるために、実質上、
引き出し電極で最小レイアウトルールで形成することが
できなかった。
ところが、上記したセルフアラインMOSの技術を適用
すれば、ゲート電極と直交する方向でのソース・ドレイ
ン領域の幅を小さくできるので、引き出し電極を最小レ
イアウトルールで形成しても、両者のソース・ドレイン
領域の間にはアイソレーションに必要なだけの間隔を確
保できる。したがって、特にアイソレーションのための
手段を講じなくても、小さい面積でアイソレーションが
可能になる。
すれば、ゲート電極と直交する方向でのソース・ドレイ
ン領域の幅を小さくできるので、引き出し電極を最小レ
イアウトルールで形成しても、両者のソース・ドレイン
領域の間にはアイソレーションに必要なだけの間隔を確
保できる。したがって、特にアイソレーションのための
手段を講じなくても、小さい面積でアイソレーションが
可能になる。
第１図は本発明の一実施例である完全CMOS型SRAMの平
面図、第２図は第１図の主要部のみを示した略図、第３
図は第１図のＡ−Ｂ線での断面斜視図であり、各図にお
いて同一の部分には同一の符号を付した。
面図、第２図は第１図の主要部のみを示した略図、第３
図は第１図のＡ−Ｂ線での断面斜視図であり、各図にお
いて同一の部分には同一の符号を付した。
第１図において、TR−MOSQ1は、ソース・ドレイン領
域17、18、およびゲート電極11によって構成されてい
る。DV−MOSQ3は、ソース・ドレイン領域19、20、およ
びゲート電極12によって構成されている。FK−MOSQ6
は、ソース・ドレイン領域21、22、およびゲート電極13
によって構成されている。
域17、18、およびゲート電極11によって構成されてい
る。DV−MOSQ3は、ソース・ドレイン領域19、20、およ
びゲート電極12によって構成されている。FK−MOSQ6
は、ソース・ドレイン領域21、22、およびゲート電極13
によって構成されている。
FK−MOSQ5は、ソース・ドレイン領域23、24、および
ゲート電極14によって構成されている。DV−MOSQ4は、
ソース・ドレイン領域25、26、およびゲート電極15によ
って構成されている。TR−MOSQ2は、ソース・ドレイン
領域27、28、およびゲート電極16によって構成されてい
る。
ゲート電極14によって構成されている。DV−MOSQ4は、
ソース・ドレイン領域25、26、およびゲート電極15によ
って構成されている。TR−MOSQ2は、ソース・ドレイン
領域27、28、およびゲート電極16によって構成されてい
る。
単一層内に連続して形成される接続配線38は、TR−MO
SQ1のソース・ドレイン領域18およびDV−MOSQ3のソース
・ドレイン領域19とはコンタクト孔29を介して接続さ
れ、FK−MOSQ6のゲート電極13とはコンタクト孔32を介
して接続され、FK−MOSQ5のソース・ドレイン領域24と
はコンタクト孔34を介して接続され、DV−MOSQ4のゲー
ト電極15とはコンタクト孔35を介して接続されている。
SQ1のソース・ドレイン領域18およびDV−MOSQ3のソース
・ドレイン領域19とはコンタクト孔29を介して接続さ
れ、FK−MOSQ6のゲート電極13とはコンタクト孔32を介
して接続され、FK−MOSQ5のソース・ドレイン領域24と
はコンタクト孔34を介して接続され、DV−MOSQ4のゲー
ト電極15とはコンタクト孔35を介して接続されている。
同様に、接続配線37は、DV−MOSQ3のゲート電極12と
はコンタクト孔30を介して接続され、FK−MOSQ6のソー
ス・ドレイン領域21とはコンタクト孔31を介して接続さ
れ、FK−MOSQ5のゲート電極14とはコンタクト孔33を介
して接続され、DV−MOSQ4のソース・ドレイン領域26お
よびTR−MOSQ2のソース・ドレイン領域27とはコンタク
ト孔26を介して接続されている。
はコンタクト孔30を介して接続され、FK−MOSQ6のソー
ス・ドレイン領域21とはコンタクト孔31を介して接続さ
れ、FK−MOSQ5のゲート電極14とはコンタクト孔33を介
して接続され、DV−MOSQ4のソース・ドレイン領域26お
よびTR−MOSQ2のソース・ドレイン領域27とはコンタク
ト孔26を介して接続されている。
また、DV−MOSQ3のソース・ドレイン領域20の引き出
し電極39およびDV−MOSQ4のソース・ドレイン領域25の
引き出し電極40がグランドラインとなり、FK−MOSQ6の
ソース・ドレイン領域22およびFK−MOSQ5のソース・ド
レイン領域23の引き出し電極47は電源供給ラインとなっ
ている。
し電極39およびDV−MOSQ4のソース・ドレイン領域25の
引き出し電極40がグランドラインとなり、FK−MOSQ6の
ソース・ドレイン領域22およびFK−MOSQ5のソース・ド
レイン領域23の引き出し電極47は電源供給ラインとなっ
ている。
TR−MOSQ1のソース・ドレイン領域17の引き出し電極4
1およびTR−MOSQ2のソース・ドレイン領域28の引き出し
電極42は、それぞれ図示しないデータ線に接続される。
1およびTR−MOSQ2のソース・ドレイン領域28の引き出し
電極42は、それぞれ図示しないデータ線に接続される。
第２図では、第１図を見易くするために前記接続配線
37、38を別に表すと共に前記コンタクト孔29〜36を省略
している。また、第２図では、第１図で省略した各ソー
ス・ドレイン領域の引き出し電極を追加して記載した。
37、38を別に表すと共に前記コンタクト孔29〜36を省略
している。また、第２図では、第１図で省略した各ソー
ス・ドレイン領域の引き出し電極を追加して記載した。
同図において、引き出し電極43はTR−MOSQ1のソース
・ドレイン領域18およびDV−MOSQ3のソース・ドレイン
領域19に接続され、引き出し電極44はFK−MOSQ6のソー
ス・ドレイン領域21に接続され、引き出し電極45はFK−
MOSQ5のソース・ドレイン領域24に接続され、引き出し
電極46はTR−MOSQ2のソース・ドレイン領域27およびDV
−MOSQ4のソース・ドレイン領域26に接続されている。
・ドレイン領域18およびDV−MOSQ3のソース・ドレイン
領域19に接続され、引き出し電極44はFK−MOSQ6のソー
ス・ドレイン領域21に接続され、引き出し電極45はFK−
MOSQ5のソース・ドレイン領域24に接続され、引き出し
電極46はTR−MOSQ2のソース・ドレイン領域27およびDV
−MOSQ4のソース・ドレイン領域26に接続されている。
第３図において、ｐ型基板100の表面にはｐウェル4
8、ｎウェル49、ｐウェル50が形成されており、各ウェ
ルの表面に前記各MOSトランジスタQ1〜Q6が形成され
る。
8、ｎウェル49、ｐウェル50が形成されており、各ウェ
ルの表面に前記各MOSトランジスタQ1〜Q6が形成され
る。
第１図ないし第３図より明らかなように、本実施例の
構成には以下のような特徴がある。
構成には以下のような特徴がある。
全てのMOSトランジスタQ1〜Q6のゲート電極11〜16が
全て平行に形成されている。
全て平行に形成されている。
各ゲート電極とソース・ドレイン領域とを接続する接
続配線37、38が直線状に形成され、かつ両者が平行であ
る。
続配線37、38が直線状に形成され、かつ両者が平行であ
る。
各MOSトランジスタのソース・ドレイン領域、ゲート
電極、および接続配線の平面構造が、セルの中心点Ｃに
対して点対称であり、その結果、記憶ノードの容量値が
同じ（具体的には、拡散層18、19による容量値と拡散層
27、26による容量値とが同じであり、拡散層21による容
量値と拡散層24による容量値とが同じ）である。
電極、および接続配線の平面構造が、セルの中心点Ｃに
対して点対称であり、その結果、記憶ノードの容量値が
同じ（具体的には、拡散層18、19による容量値と拡散層
27、26による容量値とが同じであり、拡散層21による容
量値と拡散層24による容量値とが同じ）である。
このような構成にしたので、MOSトランジスタを近接
して配置できるようになり、集積度を向上させることが
できる。
して配置できるようになり、集積度を向上させることが
できる。
さらに、セルの平面構造が点対称となっており、寄生
容量が蓄積される部分の構造も互いに対称となっている
ので、蓄積容量が同じになって、記憶状態が、“H"レベ
ル、あるいは“L"レベルの一方に遷移し易くなるといっ
たことがない。
容量が蓄積される部分の構造も互いに対称となっている
ので、蓄積容量が同じになって、記憶状態が、“H"レベ
ル、あるいは“L"レベルの一方に遷移し易くなるといっ
たことがない。
第４図は本発明の第２の実施例の平面図であり、第１
図ないし第３図と同一の符号は同一または同等部分を表
している。
図ないし第３図と同一の符号は同一または同等部分を表
している。
本実施例を第１図に示した実施例と比較すると、本実
施例では接続配線38と接続配線37とが平行でなく、か
つ、いずれの接続配線も直線状ではない。また、TR−MO
SQ1、Q2のゲート電極が共通であって、ワード線51を構
成し、DV−MOSQ3のソース・ドレイン領域20の引き出し
電極とDV−MOSQ4のソース・ドレイン領域25の引き出し
電極とが共通であって、グランドライン52を構成してい
る。
施例では接続配線38と接続配線37とが平行でなく、か
つ、いずれの接続配線も直線状ではない。また、TR−MO
SQ1、Q2のゲート電極が共通であって、ワード線51を構
成し、DV−MOSQ3のソース・ドレイン領域20の引き出し
電極とDV−MOSQ4のソース・ドレイン領域25の引き出し
電極とが共通であって、グランドライン52を構成してい
る。
そして、本実施例の構成には以下のような特徴があ
る。
る。
全てのMOSトランジスタQ1〜Q6のゲート電極11〜16が
全て平行に形成されている。
全て平行に形成されている。
各MOSトランジスタのソース・ドレイン領域およびゲ
ート電極の平面構造が中心線に対して左右対称であり、
その結果、記憶ノードの容量値が同じ（拡散層18、19に
よる容量値と拡散層27、26による容量値とが同じであ
り、拡散層21による容量値と拡散層24による容量値とが
同じ）である。
ート電極の平面構造が中心線に対して左右対称であり、
その結果、記憶ノードの容量値が同じ（拡散層18、19に
よる容量値と拡散層27、26による容量値とが同じであ
り、拡散層21による容量値と拡散層24による容量値とが
同じ）である。
したがって、本実施例においても、前記した実施例の
場合と同様の効果が達成される。
場合と同様の効果が達成される。
なお、上記した２つの実施例では、各ゲート電極が正
確に平行状態を保って配置されるように図示したが、本
発明はこれのみに限定されず、蓄積容量の対称性、ある
いはセルフアライン方法を利用することによって得られ
る高蓄積性を損なわない範囲内であれば、ある程度のず
れは本発明の趣旨を損なうものではない。
確に平行状態を保って配置されるように図示したが、本
発明はこれのみに限定されず、蓄積容量の対称性、ある
いはセルフアライン方法を利用することによって得られ
る高蓄積性を損なわない範囲内であれば、ある程度のず
れは本発明の趣旨を損なうものではない。
第５図は、第１図に示したような平面構造を有する6M
OSメモリにトレンチアイソレーションを適用した実施例
の断面図であり、第１図ないし第３図と同一の符号は同
一または同等部分を表している。
OSメモリにトレンチアイソレーションを適用した実施例
の断面図であり、第１図ないし第３図と同一の符号は同
一または同等部分を表している。
同図において、Ｐ型基板100の表面にはＰウエル48お
よびＮウエル49が絶縁体117で互いに分離されて形成さ
れている。
よびＮウエル49が絶縁体117で互いに分離されて形成さ
れている。
Ｐウエル48およびＮウエル49の表面には、それぞれN+
拡散層59、P+拡散層60をソース・ドレイン領域とし、ポ
リシリコン112とタングステンポリサイド113との２層構
造配線を引き出し電極およびゲート電極とするnMOS57お
よびpMOS58が形成されている。
拡散層59、P+拡散層60をソース・ドレイン領域とし、ポ
リシリコン112とタングステンポリサイド113との２層構
造配線を引き出し電極およびゲート電極とするnMOS57お
よびpMOS58が形成されている。
本実施例によればnMOSとpMOSとのアイソレーションを
さらに確実に行えるようになる。
さらに確実に行えるようになる。
第６図は、第１図に示した平面構造を有する6MOSメモ
リにSOI（シリコン・オン・インシュレータ）の技術を
適用した実施例の断面図であり、第１図ないし第５図と
同一の符号は同一または同等部分を表している。
リにSOI（シリコン・オン・インシュレータ）の技術を
適用した実施例の断面図であり、第１図ないし第５図と
同一の符号は同一または同等部分を表している。
本実施例では、各MOSトランジスタが絶縁基板118上に
形成され、Ｐウエル48およびＮウエル49への給電を、絶
縁体117内に埋設したポリシリコン119、120によって行
っている点に特徴がある。
形成され、Ｐウエル48およびＮウエル49への給電を、絶
縁体117内に埋設したポリシリコン119、120によって行
っている点に特徴がある。
本実施例によれば、α線による悪影響を防止でき、さ
らにはウエルへの給電が確実に行えるようになるので信
頼性が向上する。
らにはウエルへの給電が確実に行えるようになるので信
頼性が向上する。
（発明の効果） 以上の説明から明らかなように、本発明によれば、次
のような効果が達成される。
のような効果が達成される。
（１）寄生容量が蓄積される部分の構造が対称となるの
で、蓄積容量が同じになって記憶状態が安定する。
で、蓄積容量が同じになって記憶状態が安定する。
（２）ゲート電極を全て略平行に配置し、MOSトランジ
スタのソース・ドレイン引き出し電極をセルフアライン
で形成するようにすれば、ゲート電極に直交する方向で
のソース・ドレイン領域の長さを狭くして各MOSトラン
ジスタを近接配置できるようになるので集積度を向上さ
せることができる。
スタのソース・ドレイン引き出し電極をセルフアライン
で形成するようにすれば、ゲート電極に直交する方向で
のソース・ドレイン領域の長さを狭くして各MOSトラン
ジスタを近接配置できるようになるので集積度を向上さ
せることができる。
（３）接線配線をセル上で対称に配置するようにすれ
ば、接続配線に蓄積される寄生容量も等しくなるので、
記憶状態をさらに安定させることができる。
ば、接続配線に蓄積される寄生容量も等しくなるので、
記憶状態をさらに安定させることができる。
第１図は本発明の第１の実施例である完全CMOS型SRAMの
平面図、第２図は第１図の主要部のみを示した略図、第
３図は第１図のＡ−Ｂ線での断面斜視図、第４図は本発
明の第２の実施例である完全CMOS型SRAMの平面図、第５
図は本発明の第３の実施例の断面図、第６図は本発明の
第４の実施例の断面図、第７図は従来技術の完全CMOS型
SRAMの平面図、第８図はスタティクRAMの等価回路図で
ある。 11〜16……ゲート電極、17〜28……ソース・ドレイン領
域、29〜36……コンタクト孔、39〜47……引き出し電
極、Q1、Q2……トランスファMOSトランジスタ、Q3、Q4
……ドライバMOSトランジスタ、Q5、Q6……負荷MOSトラ
ンジスタ
平面図、第２図は第１図の主要部のみを示した略図、第
３図は第１図のＡ−Ｂ線での断面斜視図、第４図は本発
明の第２の実施例である完全CMOS型SRAMの平面図、第５
図は本発明の第３の実施例の断面図、第６図は本発明の
第４の実施例の断面図、第７図は従来技術の完全CMOS型
SRAMの平面図、第８図はスタティクRAMの等価回路図で
ある。 11〜16……ゲート電極、17〜28……ソース・ドレイン領
域、29〜36……コンタクト孔、39〜47……引き出し電
極、Q1、Q2……トランスファMOSトランジスタ、Q3、Q4
……ドライバMOSトランジスタ、Q5、Q6……負荷MOSトラ
ンジスタ
フロントページの続き (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−254631（ＪＰ，Ａ) 特開 平１−218058（ＪＰ，Ａ) 特開 昭63−193558（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (15)
- 【請求項１】第１の一方導電型負荷MOSFETと第１の他方
導電型ドライバMOSFETとを直列接続した第１のインバー
タ回路、第２の一方導電型負荷MOSFETと第２の他方導電
型ドライバMOSFETとを直列接続した第２のインバータ回
路、ならびに前記第１および第２のインバータ回路をそ
れぞれ制御する第１および第２の他方導電型トランスフ
ァMOSFETによって１セルを構成する半導体記憶装置にお
いて、 少なくとも、第１および第２の負荷MOSFET同士、第１お
よび第２のドライバMOSFET同士、ならびに第１および第
２のトランスファMOSFET同士が、それぞれ所定の点に対
して点対称に配置されたことを特徴とする半導体記憶装
置。 - 【請求項２】前記第１および第２の負荷MOSFET同士、第
１のドライバMOSFETと第１のトランスファMOSFET、およ
び第２のドライバMOSFETと第２のトランスファMOSFET
が、それぞれ隣接配置されたことを特徴とする特許請求
の範囲第１記載の半導体記憶装置。 - 【請求項３】第１の一方導電型負荷MOSFETと第１の他方
導電型ドライバMOSFETとを直列接続した第１のインバー
タ回路、第２の一方導電型負荷MOSFETと第２の他方導電
型ドライバMOSFETとを直列接続した第２のインバータ回
路、ならびに前記第１および第２のインバータ回路をそ
れぞれ制御する第１および第２の他方導電型トランスフ
ァMOSFETによって１セルを構成する半導体記憶装置にお
いて、 少なくとも、前記第１および第２の負荷MOSFETの各ソー
ス・ドレイン領域同士およびゲート電極同士、前記第１
および第２のドライバMOSFETの各ソース・ドレイン領域
同士およびゲート電極同士、ならびに前記第１および第
２のトランスファMOSFETの各ソース・ドレイン領域同士
およびゲート電極同士が、それぞれ所定の点に対して点
対称に配置されたことを特徴とする半導体記憶装置。 - 【請求項４】前記所定の点が、前記セルの中心点である
ことを特徴とする特許請求の範囲第１項ないし第３項の
いずれかに記載の半導体記憶装置。 - 【請求項５】前記６つのMOSFETのゲート電極が、全て平
行に配置されたことを特徴とする特許請求の範囲第１項
ないし第４項のいずれかに記載の半導体記憶装置。 - 【請求項６】単一層内に連続して形成され、前記第１の
一方導電型負荷MOSFETのゲート電極、前記第１の他方導
電型ドライバMOSFETのゲート電極、前記第２の一方導電
型負荷MOSFETのソース・ドレイン領域、前記第２の他方
導電型ドライバMOSFETのソース・ドレイン領域、および
前記第２の他方導電型トランスファMOSFETのソース・ド
レイン領域とを互いに接続する第１の接続配線と、 単一層内に連続して形成され、前記第２の一方導電型負
荷MOSFETのゲート電極、前記第２の他方導電型ドライバ
MOSFETのゲート電極、前記第１の一方導電型負荷MOSFET
のソース・ドレイン領域、前記第１の他方導電型ドライ
バMOSFETのソース・ドレイン領域、および前記第１の他
方導電型トランスファMOSFETのソース・ドレイン領域と
を互いに接続する第２の接続配線とをさらに具備したこ
とを特徴とする特許請求の範囲第１項ないし第５項のい
ずれかに記載の半導体記憶装置。 - 【請求項７】前記第１および第２の接続配線は直線形状
であり、かつ互いに平行に配置されたことを特徴とする
特許請求の範囲第６項記載の半導体記憶装置。 - 【請求項８】直列接続された第１の一方導電型負荷MOSF
ETおよび第１の他方導電型ドライバMOSFET、ならびに該
負荷MOSFETおよびドライバMOSFETの各ゲート電極に接続
された第２の他方導電型トランスファMOSFETによって構
成された第１の記憶部と、 直列接続された第２の一方導電型負荷MOSFETおよび第２
の他方導電型ドライバMOSFET、ならびに該負荷MOSFETお
よびドライバMOSFETの各ゲート電極に接続された第１の
他方導電型トランスファMOSFETによって構成された第２
の記憶部とを有する半導体記憶装置において、 前記第１の記憶部と第２の記憶部とが、所定の点に対し
て点対称の関係を満足するように配置されたことを特徴
とする特許請求の範囲第３項記載の半導体記憶装置。 - 【請求項９】前記所定の点が、前記セルの中心点である
ことを特徴とする特許請求の範囲第８項記載の半導体記
憶装置。 - 【請求項１０】前記６つのMOSFETのゲート電極が、全て
平行に配置されたことを特徴とする特許請求の範囲第８
項または第９項に記載の半導体記憶装置。 - 【請求項１１】一方導電型の２つの負荷MOSFET、他方導
電型の２つのドライバMOSFETおよび他方導電型の２つの
トランスファMOSFETによって１セルが構成された半導体
記憶装置において、 所定の線を挟んで一方の側および他方の側の各々に、前
記負荷MOSFET、ドライバMOSFETおよびトランスファMOSF
ETがそれぞれ１つずつ形成され、 前記一方の側の負荷MOSFET、ドライバMOSFETおよびトラ
ンスファMOSFETの各ゲート電極およびソース・ドレイン
領域の平面レイアウトを上下左右に反転した平面レイア
ウトが、前記他方の側の負荷MOSFET、ドライバMOSFETお
よびトランスファMOSFETの各ゲート電極およびソース・
ドレイン領域の平面レイアウトと一致することを特徴と
する半導体記憶装置。 - 【請求項１２】一方導電型の２つの負荷MOSFET、他方導
電型の２つのドライバMOSFETおよび他方導電型の２つの
トランスファMOSFETによって１セルが構成された半導体
記憶装置において、 前記６つのMOSFETの各ゲート電極およびソース・ドレイ
ン領域の平面レイアウトが、前記セルを２分する所定の
線を挟んだ一方の側を上下左右に反転すると他方の側と
一致するレイアウトであることを特徴とする半導体記憶
装置。 - 【請求項１３】前記所定の線が、前記セルの中心点を通
ることを特徴とする特許請求の範囲第11項または第12項
に記載の半導体記憶装置。 - 【請求項１４】２つの一方導電型MOSFETと、４つの他方
導電型MOSFETとで１セルが構成された完全CMOS型SRAMを
有する半導体記憶装置において、 前記計６つのMOSFETのゲート電極、拡散層および所定の
MOSFET間を互いに接続する接続配線の平面レイアウトを
上下左右に反転した平面レイアウトが、元の平面レイア
ウトと同一となることを特徴とする半導体記憶装置。 - 【請求項１５】前記６つのMOSFETのゲート電極が、全て
平行に配置されたことを特徴とする特許請求の範囲第11
項ないし第14項のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250477A JP2927463B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体記憶装置 |
| US07/587,974 US5072286A (en) | 1989-09-28 | 1990-09-25 | Semiconductor memory device having memory cells including IG FETs in a symmetrical arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250477A JP2927463B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114256A JPH03114256A (ja) | 1991-05-15 |
| JP2927463B2 true JP2927463B2 (ja) | 1999-07-28 |
Family
ID=17208436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250477A Expired - Lifetime JP2927463B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072286A (ja) |
| JP (1) | JP2927463B2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2789931B2 (ja) * | 1991-05-27 | 1998-08-27 | 日本電気株式会社 | 半導体装置 |
| JP2914010B2 (ja) * | 1991-06-06 | 1999-06-28 | 日本電気株式会社 | 半導体記憶装置 |
| JP2585708Y2 (ja) * | 1991-10-01 | 1998-11-25 | ソニー株式会社 | 半導体メモリ |
| TW215975B (ja) * | 1991-12-30 | 1993-11-11 | American Telephone & Telegraph | |
| EP0550177B1 (en) * | 1991-12-30 | 2002-04-10 | AT&T Corp. | Static RAM memory integrated circuit with balanced resistance |
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-
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- 1989-09-28 JP JP1250477A patent/JP2927463B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-25 US US07/587,974 patent/US5072286A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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