JP3891063B2 - 半導体集積回路装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims description 181
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 8
- 230000005260 alpha ray Effects 0.000 description 8
- 239000000969 carrier Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、高集積化が要求される半導体集積回路装置及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体集積回路を含む半導体基板内に放射線が入射すると、半導体基板原子との相互作用により入射する放射線粒子がエネルギーを失う過程で電子・正孔対を発生する。発生した電子あるいは正孔による信号はノイズとなって半導体集積回路装置の誤動作を引き起こすことがある。
【0003】
特にα線は半導体基板内に多数の電子・正孔対(以下、キャリアという)を発生させる。例えば、α線がシリコンに入射した場合、飛程は約25μmであり、その軌跡に沿って1.4×106個の電子・正孔対が発生する。発生した少数キャリアが集積回路素子領域に流れ込むと、集積回路素子領域の不純物領域の電位が変化してソフトエラーを引き起こすことになる。
【0004】
例えば、P型基板上にN+拡散層が形成されている場合、少数キャリア捕集過程は次のようである。空乏層内で発生した少数キャリア(この場合は電子である)は空乏層内に印加されている電界により集積回路素子領域に流れ込む。基板で発生した少数キャリアは拡散により基板内部に広がっていく。拡散した少数キャリアのうち空乏層に到達したものは不純物領域に流れ込み、その他は、半導体基板内で正孔と再結合するか半導体基板側の電極に流れ込むことになる。
【0005】
半導体集積回路装置の場合、半導体パッケージ材や配線の金属中に微量に含まれる放射性元素からα線が出る場合がある。このα線が、半導体集積回路装置に入射した時に多量の電子・正孔対を生成し、半導体メモリ等の半導体集積回路に記憶された情報を破壊する場合がある。このような場合、半導体集積回路装置は、α線ソフトエラーを引き起こす場合がある。
【0006】
そこで、このようなα線ソフトエラー対策のため、埋め込み不純物層を設ける技術が知られている。すなわち、メモリセルアレイを構成する集積回路素子の下部全体に埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【0007】
半導体集積回路のうち、DRAM(ダイナミックRAM)に比べて大集積化が困難なSRAM(スタティック型ランダムアクセスメモリ)においても、高集積化が推し進められている。SRAMは高速読み出しに利点があり、携帯機器等の部品数が制限されるシステムやパーソナルコンピュータ、ワークステーションなどのキャッシュメモリに適している。SRAMには、α線ソフトエラー対策のために、埋め込み不純物層を有するものが多い。
【0008】
SRAMの1ビット情報を記憶する単位回路(メモリセル)は、フリップフロップ回路を基本構成とし、CMOS回路が不可欠である。半導体基板にNウェル領域、Pウェル領域を設け、メモリセルを形成する。
【0009】
図4(a),(b)は、それぞれSRAMのメモリセル領域を示し、(a)はウェルの平面図、(b)は(a)の4B−4B線に沿う断面図である。図4(a)に示すように、Nウェル領域NWEL、Pウェル領域PWELが交互に配列されている。斜線部が1つのメモリセルに使われる領域であり、少なくとも各ウェルが図示しない素子分離膜(例えば、トレンチアイソレーション等)で絶縁分離されている。この斜線部領域を単位領域として、メモリセル(図示せず)がアレイ状に集積される。
【0010】
図4(b)に示すように、NWEL、PWELの各ウェル領域下に、各ウェル領域に隣接して埋め込み不純物層が設けられている。ここでは、埋め込み不純物層としてN型層B−Nが設けられている。N型層B-Nは、例えばP型基板P-subにディープ・ウェルを形成することにより構成される。N型層B−Nは、例えば1つのメモリセルブロック全体に敷設される。これにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【0011】
図5は、SRAMのメモリセルの一例を示す回路図である。電源−接地間のPチャネルMISトランジスタQp1(Qp2)、NチャネルMISトランジスタQn1(Qn2)で構成される互いのCMISインバータの入出力を接続し合い、フリップフロップFF1,FF2が構成されている。
【0012】
選択用トランジスタQsは、ワード線WLの電位制御によって、ビット線BLLとBLRにおける各信号(書き込みまたは読み出しのデータ)の伝達に寄与する。選択用トランジスタQsは、PチャネルMISトランジスタで構成される場合、またはNチャネルMISトランジスタで構成される場合がある。
【0013】
SRAMセルはこのような構成により、電源電圧VDDを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。CMOS回路によって、スタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【0014】
PチャネルMISトランジスタQp1、Qp2及びNチャネルMISトランジスタQn1、Qn2は、それぞれ図4(a),(b)のNウェル領域NWEL、Pウェル領域NWELのいずれかに形成される。また、選択用トランジスタQsも上記Nウェル領域NWELまたはPウェル領域NWELのいずれかに形成される。
【0015】
上述のような構成のSRAMセルにおいて、電源電圧VDDは、Nウェル領域NWEL及びその上に構成されるPチャネルMISトランジスタQp1、Qp2のソース領域となる不純物領域に供給される。電源電圧VDDは、図示しない電源パッドに繋がるそれぞれ所定箇所に配された電源ラインからビアを介して供給される。
【0016】
一方、接地電位VSSは、Pウェル領域PWEL及びその上に構成されるNチャネルMISトランジスタQn1、Qn2のドレイン領域となる不純物領域につながる。また、Pウェル領域PWELには高濃度P型領域のP+タップがセル毎(あるいは所定距離おき)にとられる。各セルのP+タップはそれぞれ所定箇所に配された配線と電気的に接続され、図示しないグランドパッドに接続される。
【0017】
【発明が解決しようとする課題】
上述のSRAMセルにおいて、α線ソフトエラー対策のため、第1の導電型の埋め込み不純物層が設けられている。この場合、第1の導電型の不純物領域である各第1のウェル領域は、埋め込み不純物層に電気的に接続される。この場合、埋め込み不純物層と複数の第1のウェル領域には、一の配線で電位を供給することができる。対して、第2の導電型の不純物領域である第2のウェル領域には、各第2のウェル領域に配線及び配線接続領域に高濃度の第2の導電型の不純物領域(以下、この不純物領域をタップという)を設けていた。すなわち、配線(及びタップ)の配設が、所定の距離毎に必要となっている。配線またはタップの配備は、セル面積の縮小化を妨げる要因の一つとなっていた。
【0018】
本発明は上記のような事情を考慮してなされたもので、α線ソフトエラー対策の埋め込み不純物層を設けつつ、第2のウェル領域毎の配線または接地用タップを省略することができ、必要な配線(及びタップ)を少なくすることができるSRAMを有する半導体装置を提供しようとするものである。
【0019】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板と、 前記半導体基板に設けられた第1の導電型の埋め込み不純物層と、 前記半導体基板において、前記埋め込み不純物層の上方に設けられた第1のウェル領域となる第1の導電型の第1の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第1の不純物領域に近接して設けられ、第2のウェル領域となる前記第1の導電型と逆導電型の第2の導電型の第2の不純物領域と、前記半導体基板において、前記第1の不純物領域と前記第2の不純物領域とを含む領域の周囲に設けられ、前記第2の不純物領域に電気的に接続するガードリング領域となる前記第2の導電型の第3の不純物領域と、を具備することを特徴とする。
【0020】
本発明に係る半導体集積回路装置によれば、第1の不純物領域及び第2の不純物領域の周囲に第2の不純物領域に電位を供給するためのガードリング領域となる第3の不純物領域が設けられる。これにより、ソフトエラー対策の第2の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第2の不純物領域に電位を供給することができる。
【0021】
また、本発明の集積回路素子の製造方法は、
半導体基板に第1の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、 前記半導体基板に前記第1の導電型の不純物を注入することにより、前記埋め込み不純物層の上方に、第1のウェル領域となる第1の不純物領域を形成する工程と、 前記半導体基板に前記第1の導電型と逆導電型の第2の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第1の不純物領域に近接する領域に、第2のウェル領域となる第2の不純物領域を形成する工程と、 前記半導体基板に前記第2の導電型の不純物を注入することにより、前記第1の不純物領域と前記第2の不純物領域とを含む領域の周囲に、前記第2の不純物領域に電気的に接続するガードリング領域となる第3の不純物領域を形成する工程と、を具備することを特徴とする。
【0022】
本発明に係る半導体集積回路装置の製造方法によれば、第1の不純物領域及び第2の不純物領域の周囲に第2の不純物領域に電位を供給するためのガードリング領域となる第3の不純物領域が設けられる。これにより、ソフトエラー対策の第2の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第2の不純物領域に電位を供給できる半導体集積回路装置を供給することができる。
【0023】
【発明の実施の形態】
図1は、本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、セルブロックを示す回路図である。図1において、セルブロックは、SRAMセルブロックを示す。セルブロックは、半導体基板に中間層として埋め込まれる第1の導電型の不純物領域である埋め込み不純物層を含む。埋め込み不純物層の上方には、第1のウェル領域となる第1の導電型の不純物領域(以下、第1の不純物領域という)と、第2のウェル領域となる第2の導電型の不純物領域(以下、第2の不純物領域という)が設けられている。第1の導電型は、第2の導電型の逆導電型である。図1に示すように、第1のウェル領域及び第2のウェル領域とは、それぞれ、Pウェル領域(PWEL)及びNウェル領域(NWEL)のいずれか一方である。図1に示すように、1つのセルブロック内には、第1のウェル領域と第2のウェル領域とが、それぞれ複数設けられていてもよい。また、第1のウェル領域と第2のウェル領域とが、交互に複数設けられていてもよい。例えば、図1に示すように、埋め込み不純物層の上に、Nウェル領域NWEL、Pウェル領域PWELが交互に配列されていてもよい。例えば、図1に示す斜線部が、1つのメモリセルに使われる領域である。1つのメモリセルは、少なくとも第1の不純物領域と第2の不純物領域を含み、少なくとも6つの集積回路素子を有している。各ウェル領域、または、各集積回路素子領域の間には、図示しない素子分離絶縁膜が設けられている。メモリセルは、斜線部領域を単位領域として、アレイ状に集積されている。
【0024】
図2は、図1のF2−F2線に沿う要部を示す断面図である。第1及び第2の不純物領域は、埋め込み不純物層に接していてもよいし、重複していてもよい。少なくとも、第1の不純物領域が埋め込み不純物層に接しているか、重複している場合、第1の不純物領域に電位を供給すれば、埋め込み不純物層にも同電位を供給することができる。例えば、図1、2で示すように、Nウェル領域NWEL、Pウェル領域PWELが、B−Nに接して設けられている。
【0025】
このように埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止することができる。
第1のウェル領域においては、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnのいずれか一方が設けられており、第2のウェル領域において、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnの他方が設けられている。これらのトランジスタQn、Qpは、各ウェル領域に複数個設けられていてもよい。セルブロックには、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnを含むCMIS回路を有するセルが複数構成される。
【0026】
セルを構成するCMOS回路において、電源電圧VDDは、PチャネルMISトランジスタQpのソース領域及びNウェル領域NWELに供給される。また、接地電位VSSはNチャネルMISトランジスタのソース領域及びウェル領域PWELに供給される。なお、N型層B−NはNウェル領域NWELに電気的に接続されているため、N型層B−NにはNWEL電位が供給される。
【0027】
図1、図2に示すように、この実施形態においては、半導体基板に、少なくとも第1の不純物領域と第2の不純物領域とを含む領域を囲んだガードリング領域GRとなる第2の導電型の第3の不純物領域が設けられている。ガードリング領域GRとなる不純物領域は、埋め込み不純物層となる不純物領域と逆の導電型を示す。第3の不純物領域は、少なくとも第2の不純物領域に接している、または、重複している。すなわち、第3の不純物領域と第2の不純物領域とは、電気的に接続している。従って、例えば、図1から3に示すように、埋め込み不純物層がN型の不純物領域である場合、P型の不純物領域であるガードリング領域が設けられ、ガードリング領域GRに電気的に接続した配線により、Pウェル領域(PWEL)に接地電位VSSを供給する。配線は、金属配線でもよいし、ポリシリコン等からなる配線であってもよい。これによれば、ガードリング領域GRから、第2のウェル領域に電位が供給される。ガードリング領域GRとなる第3の不純物領域は、図3に示すように、埋め込み不純物層の上方に設けられていてもよい。この場合、アルファ線によるソフトエラーをより効果的に防ぐことができる。ガードリング領域は、第1のウェル領域と第2のウェル領域とが交互に複数設けられている領域の周囲に設けられてもよい。半導体基板のガードリング領域GRにおける配線接続箇所には、タップ領域TAPが設けられてもよい。タップ領域TAPとは、ガードリング領域GRにおける第2の導電型の不純物の濃度よりも高濃度の第2の導電型の不純物を含む領域である。例えば、図1に示すように、半導体基板のガードリング領域GRに、P+タップTAPが配設されてもよい。
【0028】
これにより、ソフトエラー対策の第1の導電型の埋め込み不純物層が設けられたまま、ガードリング領域GRから第2のウェル領域に電位を供給することができる。従って、第2のウェル領域毎に配線を設ける必要がなくなる。
【0029】
すなわち、複数のCMIS型回路、ここではSRAMのメモリセルブロックに関する電位がガードリング領域GRにおいてまとめて取れる。例えば、複数のPウェル領域に供給する基準電位をガードリング領域において、一括してとることができる。この結果、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルの基準バイアスを全体的に与えることができる。また、タップを設ける場合は、各第2のウェル領域毎にタップを設ける必要がなくなる。このため、集積回路素子の面積の縮小化に寄与する。
【0030】
図3は、本発明を適用したSRAMのメモリセルの一例を示す回路図である。電源−接地間のPチャネルMISトランジスタQp1(Qp2)、NチャネルMISトランジスタQn1(Qn2)で構成される互いのCMISインバータの入出力を接続し合い、フリップフロップFF1,FF2が構成されている。
【0031】
選択用トランジスタQsは、ワード線WLの電位制御によりビット線BLLとBLRにおける各相補信号(書き込みまたは読み出しのデータ)の伝達に寄与する。選択用トランジスタQsはPチャネルMISトランジスタで構成される場合、またはNチャネルMISトランジスタで構成される場合がある。
【0032】
SRAMセルはこのような構成により、電源電圧VDDを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。CMIS回路によってスタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【0033】
上記PチャネルMISトランジスタQp1、Qp2及びNチャネルMISトランジスタQn1、Qn2は、それぞれ図1のNウェル領域NWEL、Pウェル領域NWELに形成される。また、選択用トランジスタQsも上記NWELまたはPWELいずれかに形成される。
【0034】
上記のような構成のSRAMセルにおいて通常、電源電圧VDDはNウェル領域NWEL及びその上に構成されるPチャネルMISトランジスタQp1、Qp2のソース領域に供給される。電源電圧VDDは、図示しないそれぞれ所定箇所に配された電源ラインからビアを介して伝達され、一方が電源パッドに繋がっている。
【0035】
一方、接地電位VSSはPウェル領域PWEL及びその上に構成されるNチャネルMOSトランジスタQn1、Qn2のドレイン領域につながる。ここで、Pウェル領域PWELへの接地電位VSS供給は、ウェル領域PWELの周囲に設けられたガードリング領域GRで達成される。すなわち、ガードリング領域GRに接地電位VSSを供給する配線が接続される。また、ガードリング領域GRにおいて、P+タップTAPが配設されてもよい。これにより、各セルの接地電位を供給する配線は、ガードリング領域GRに電気的に接続し、図示しないグランドパッドへと電気的に接続されるものである。
【0036】
上記構成によれば、α線ソフトエラー対策のための埋め込み不純物層が設けられるSRAMセルブロックに関し、各セル毎の第2のウェル領域に対する電位供給のための配線の接続が不要になる。さらに、タップを設ける場合は、各セル毎の第2のウェル領域にタップを設ける必要がなくなる。これにより、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルアレイの基準電位(接地電位)VSS又は電源電圧VDDをセルブロック周囲でまとめて取れる。これにより、半導体装置の面積を縮小化することができる。
【0037】
次に、上記半導体装置の製造方法について、説明する。
まず、半導体基板に埋め込み不純物層を形成する。埋め込み不純物層は、第1の導電型の不純物を半導体基板に注入することにより形成する。例えば、埋め込み不純物層は、第2の導電型の不純物を含む半導体基板に、第1の導電型のディープ・ウェルを形成することにより構成される。または、埋め込み不純物層は、イオン注入条件を制御することにより、所望の深さに不純物注入することにより設けてもよい。半導体基板には、予め、第2の導電型の不純物が注入されていてもよい。例えば、図1から3に示すように、P型の半導体基板にN型の不純物を注入することにより、埋め込みN型層B−Nを形成する。
次に、第1の導電型の不純物を注入することにより、半導体基板の埋め込み不純物領域の上方に第1のウェル領域となる第1の導電型の第1の不純物領域を形成し、第2の導電型の不純物を注入することにより、半導体基板の埋め込み不純物層の上方に第2のウェル領域となる第2の導電型の第2の不純物層を形成する。複数の第1のウェル領域または第2のウェル領域が、同一工程によって設けられてもよい。第1の不純物領域は、第2の不純物領域を形成する前に設けてもよいし、第2の不純物領域を形成した後に設けてもよい。また、第1の不純物領域または第2の不純物領域は、埋め込み不純物層の形成前に形成してもよい。第1の不純物領域は、埋め込み不純物層に接するか、少なくとも一部が重複するように設けられる。例えば、図1から3に示すように、埋め込みN型層B−Nの上方に、Pウェル領域(PWEL)とNウェル領域(NWEL)とを、埋め込みN型層B−Nに接するように形成してもよい。
【0038】
次に、半導体基板の第1の半導体領域と第2の半導体領域を含むメモリセルアレイを囲む領域に、第2の導電型の不純物を注入することにより、ガードリング領域となる第3の半導体領域を形成する。第3の半導体領域は、第2の半導体領域に接するか、少なくとも一部が重複するように設けられる。例えば、図1から3に示すように、Pウェル領域(PWEL)を、P型のガードリング領域GRに接するように形成してもよい。
次に、各ウェル領域、または、各集積回路素子領域の間に素子分離絶縁膜を設け、各集積回路素子領域にPチャネルMISトランジスタQpまたはNチャネルMISトランジスタQnを形成する。
この後、このように形成された半導体集積回路装置をプリント配線基板に実装して、半導体パッケージを形成してもよい。このような半導体パッケージにおいては、α線によるソフトエラーをより効果的に防ぐことができる。
【0039】
【発明の効果】
以上に説明したように、本発明によれば、第1の導電型の埋め込み不純物層の上に、第1の導電型の第1のウェル領域と第1の導電型と逆導電型の第2の導電型の第2のウェル領域とを設け、第1のウェル領域と第2のウェル領域とを含むメモリセルアレイの周囲に第2の導電型のガードリング領域を設け、ガードリング領域を介して第2のウェル領域に電位を供給する。これにより、ソフトエラー対策の埋め込み不純物層が敷設されたまま、各第2のウェル領域に同時に電位を供給することができ、さらに、第2のウェル領域毎にタップを設ける必要もなくなる。この結果、α線ソフトエラー対策の埋め込み不純物層を設けつつ、電位供給のための配線又はタップを少なくすることができるため、半導体装置を小面積化することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、SRAMのメモリセルブロックを示す回路図である。
【図2】 本発明の一実施形態に係る半導体集積回路装置の要部であり、図1のF2−F2線に沿う要部を示す断面図である。
【図3】 本発明を適用したSRAMのメモリセルの一例を示す回路図である。
【図4】 (a),(b)は、それぞれSRAMのメモリセル領域を示し、(a)はウェルの平面図、(b)は(a)の4B−4B線に沿う断面図である。
【図5】 SRAMのメモリセルの一例を示す回路図である。
【符号の説明】
P-sub…P型の半導体基板
B−N…埋め込みN型層
PWEL…Pウェル領域
NWEL…Nウェル領域
Qp,Qp1,Qp2…PチャネルMOSトランジスタ
Qn,Qn1,Qn2…NチャネルMOSトランジスタ
Qs…選択用トランジスタ
FF1,FF2…フリップフロップ
GR…ガードリング領域
TAP…P+タップ
VDD…電源電圧
VSS…接地電位
【発明の属する技術分野】
本発明は、高集積化が要求される半導体集積回路装置及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体集積回路を含む半導体基板内に放射線が入射すると、半導体基板原子との相互作用により入射する放射線粒子がエネルギーを失う過程で電子・正孔対を発生する。発生した電子あるいは正孔による信号はノイズとなって半導体集積回路装置の誤動作を引き起こすことがある。
【0003】
特にα線は半導体基板内に多数の電子・正孔対(以下、キャリアという)を発生させる。例えば、α線がシリコンに入射した場合、飛程は約25μmであり、その軌跡に沿って1.4×106個の電子・正孔対が発生する。発生した少数キャリアが集積回路素子領域に流れ込むと、集積回路素子領域の不純物領域の電位が変化してソフトエラーを引き起こすことになる。
【0004】
例えば、P型基板上にN+拡散層が形成されている場合、少数キャリア捕集過程は次のようである。空乏層内で発生した少数キャリア(この場合は電子である)は空乏層内に印加されている電界により集積回路素子領域に流れ込む。基板で発生した少数キャリアは拡散により基板内部に広がっていく。拡散した少数キャリアのうち空乏層に到達したものは不純物領域に流れ込み、その他は、半導体基板内で正孔と再結合するか半導体基板側の電極に流れ込むことになる。
【0005】
半導体集積回路装置の場合、半導体パッケージ材や配線の金属中に微量に含まれる放射性元素からα線が出る場合がある。このα線が、半導体集積回路装置に入射した時に多量の電子・正孔対を生成し、半導体メモリ等の半導体集積回路に記憶された情報を破壊する場合がある。このような場合、半導体集積回路装置は、α線ソフトエラーを引き起こす場合がある。
【0006】
そこで、このようなα線ソフトエラー対策のため、埋め込み不純物層を設ける技術が知られている。すなわち、メモリセルアレイを構成する集積回路素子の下部全体に埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【0007】
半導体集積回路のうち、DRAM(ダイナミックRAM)に比べて大集積化が困難なSRAM(スタティック型ランダムアクセスメモリ)においても、高集積化が推し進められている。SRAMは高速読み出しに利点があり、携帯機器等の部品数が制限されるシステムやパーソナルコンピュータ、ワークステーションなどのキャッシュメモリに適している。SRAMには、α線ソフトエラー対策のために、埋め込み不純物層を有するものが多い。
【0008】
SRAMの1ビット情報を記憶する単位回路(メモリセル)は、フリップフロップ回路を基本構成とし、CMOS回路が不可欠である。半導体基板にNウェル領域、Pウェル領域を設け、メモリセルを形成する。
【0009】
図4(a),(b)は、それぞれSRAMのメモリセル領域を示し、(a)はウェルの平面図、(b)は(a)の4B−4B線に沿う断面図である。図4(a)に示すように、Nウェル領域NWEL、Pウェル領域PWELが交互に配列されている。斜線部が1つのメモリセルに使われる領域であり、少なくとも各ウェルが図示しない素子分離膜(例えば、トレンチアイソレーション等)で絶縁分離されている。この斜線部領域を単位領域として、メモリセル(図示せず)がアレイ状に集積される。
【0010】
図4(b)に示すように、NWEL、PWELの各ウェル領域下に、各ウェル領域に隣接して埋め込み不純物層が設けられている。ここでは、埋め込み不純物層としてN型層B−Nが設けられている。N型層B-Nは、例えばP型基板P-subにディープ・ウェルを形成することにより構成される。N型層B−Nは、例えば1つのメモリセルブロック全体に敷設される。これにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【0011】
図5は、SRAMのメモリセルの一例を示す回路図である。電源−接地間のPチャネルMISトランジスタQp1(Qp2)、NチャネルMISトランジスタQn1(Qn2)で構成される互いのCMISインバータの入出力を接続し合い、フリップフロップFF1,FF2が構成されている。
【0012】
選択用トランジスタQsは、ワード線WLの電位制御によって、ビット線BLLとBLRにおける各信号(書き込みまたは読み出しのデータ)の伝達に寄与する。選択用トランジスタQsは、PチャネルMISトランジスタで構成される場合、またはNチャネルMISトランジスタで構成される場合がある。
【0013】
SRAMセルはこのような構成により、電源電圧VDDを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。CMOS回路によって、スタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【0014】
PチャネルMISトランジスタQp1、Qp2及びNチャネルMISトランジスタQn1、Qn2は、それぞれ図4(a),(b)のNウェル領域NWEL、Pウェル領域NWELのいずれかに形成される。また、選択用トランジスタQsも上記Nウェル領域NWELまたはPウェル領域NWELのいずれかに形成される。
【0015】
上述のような構成のSRAMセルにおいて、電源電圧VDDは、Nウェル領域NWEL及びその上に構成されるPチャネルMISトランジスタQp1、Qp2のソース領域となる不純物領域に供給される。電源電圧VDDは、図示しない電源パッドに繋がるそれぞれ所定箇所に配された電源ラインからビアを介して供給される。
【0016】
一方、接地電位VSSは、Pウェル領域PWEL及びその上に構成されるNチャネルMISトランジスタQn1、Qn2のドレイン領域となる不純物領域につながる。また、Pウェル領域PWELには高濃度P型領域のP+タップがセル毎(あるいは所定距離おき)にとられる。各セルのP+タップはそれぞれ所定箇所に配された配線と電気的に接続され、図示しないグランドパッドに接続される。
【0017】
【発明が解決しようとする課題】
上述のSRAMセルにおいて、α線ソフトエラー対策のため、第1の導電型の埋め込み不純物層が設けられている。この場合、第1の導電型の不純物領域である各第1のウェル領域は、埋め込み不純物層に電気的に接続される。この場合、埋め込み不純物層と複数の第1のウェル領域には、一の配線で電位を供給することができる。対して、第2の導電型の不純物領域である第2のウェル領域には、各第2のウェル領域に配線及び配線接続領域に高濃度の第2の導電型の不純物領域(以下、この不純物領域をタップという)を設けていた。すなわち、配線(及びタップ)の配設が、所定の距離毎に必要となっている。配線またはタップの配備は、セル面積の縮小化を妨げる要因の一つとなっていた。
【0018】
本発明は上記のような事情を考慮してなされたもので、α線ソフトエラー対策の埋め込み不純物層を設けつつ、第2のウェル領域毎の配線または接地用タップを省略することができ、必要な配線(及びタップ)を少なくすることができるSRAMを有する半導体装置を提供しようとするものである。
【0019】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板と、 前記半導体基板に設けられた第1の導電型の埋め込み不純物層と、 前記半導体基板において、前記埋め込み不純物層の上方に設けられた第1のウェル領域となる第1の導電型の第1の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第1の不純物領域に近接して設けられ、第2のウェル領域となる前記第1の導電型と逆導電型の第2の導電型の第2の不純物領域と、前記半導体基板において、前記第1の不純物領域と前記第2の不純物領域とを含む領域の周囲に設けられ、前記第2の不純物領域に電気的に接続するガードリング領域となる前記第2の導電型の第3の不純物領域と、を具備することを特徴とする。
【0020】
本発明に係る半導体集積回路装置によれば、第1の不純物領域及び第2の不純物領域の周囲に第2の不純物領域に電位を供給するためのガードリング領域となる第3の不純物領域が設けられる。これにより、ソフトエラー対策の第2の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第2の不純物領域に電位を供給することができる。
【0021】
また、本発明の集積回路素子の製造方法は、
半導体基板に第1の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、 前記半導体基板に前記第1の導電型の不純物を注入することにより、前記埋め込み不純物層の上方に、第1のウェル領域となる第1の不純物領域を形成する工程と、 前記半導体基板に前記第1の導電型と逆導電型の第2の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第1の不純物領域に近接する領域に、第2のウェル領域となる第2の不純物領域を形成する工程と、 前記半導体基板に前記第2の導電型の不純物を注入することにより、前記第1の不純物領域と前記第2の不純物領域とを含む領域の周囲に、前記第2の不純物領域に電気的に接続するガードリング領域となる第3の不純物領域を形成する工程と、を具備することを特徴とする。
【0022】
本発明に係る半導体集積回路装置の製造方法によれば、第1の不純物領域及び第2の不純物領域の周囲に第2の不純物領域に電位を供給するためのガードリング領域となる第3の不純物領域が設けられる。これにより、ソフトエラー対策の第2の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第2の不純物領域に電位を供給できる半導体集積回路装置を供給することができる。
【0023】
【発明の実施の形態】
図1は、本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、セルブロックを示す回路図である。図1において、セルブロックは、SRAMセルブロックを示す。セルブロックは、半導体基板に中間層として埋め込まれる第1の導電型の不純物領域である埋め込み不純物層を含む。埋め込み不純物層の上方には、第1のウェル領域となる第1の導電型の不純物領域(以下、第1の不純物領域という)と、第2のウェル領域となる第2の導電型の不純物領域(以下、第2の不純物領域という)が設けられている。第1の導電型は、第2の導電型の逆導電型である。図1に示すように、第1のウェル領域及び第2のウェル領域とは、それぞれ、Pウェル領域(PWEL)及びNウェル領域(NWEL)のいずれか一方である。図1に示すように、1つのセルブロック内には、第1のウェル領域と第2のウェル領域とが、それぞれ複数設けられていてもよい。また、第1のウェル領域と第2のウェル領域とが、交互に複数設けられていてもよい。例えば、図1に示すように、埋め込み不純物層の上に、Nウェル領域NWEL、Pウェル領域PWELが交互に配列されていてもよい。例えば、図1に示す斜線部が、1つのメモリセルに使われる領域である。1つのメモリセルは、少なくとも第1の不純物領域と第2の不純物領域を含み、少なくとも6つの集積回路素子を有している。各ウェル領域、または、各集積回路素子領域の間には、図示しない素子分離絶縁膜が設けられている。メモリセルは、斜線部領域を単位領域として、アレイ状に集積されている。
【0024】
図2は、図1のF2−F2線に沿う要部を示す断面図である。第1及び第2の不純物領域は、埋め込み不純物層に接していてもよいし、重複していてもよい。少なくとも、第1の不純物領域が埋め込み不純物層に接しているか、重複している場合、第1の不純物領域に電位を供給すれば、埋め込み不純物層にも同電位を供給することができる。例えば、図1、2で示すように、Nウェル領域NWEL、Pウェル領域PWELが、B−Nに接して設けられている。
【0025】
このように埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止することができる。
第1のウェル領域においては、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnのいずれか一方が設けられており、第2のウェル領域において、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnの他方が設けられている。これらのトランジスタQn、Qpは、各ウェル領域に複数個設けられていてもよい。セルブロックには、PチャネルMISトランジスタQp、NチャネルMISトランジスタQnを含むCMIS回路を有するセルが複数構成される。
【0026】
セルを構成するCMOS回路において、電源電圧VDDは、PチャネルMISトランジスタQpのソース領域及びNウェル領域NWELに供給される。また、接地電位VSSはNチャネルMISトランジスタのソース領域及びウェル領域PWELに供給される。なお、N型層B−NはNウェル領域NWELに電気的に接続されているため、N型層B−NにはNWEL電位が供給される。
【0027】
図1、図2に示すように、この実施形態においては、半導体基板に、少なくとも第1の不純物領域と第2の不純物領域とを含む領域を囲んだガードリング領域GRとなる第2の導電型の第3の不純物領域が設けられている。ガードリング領域GRとなる不純物領域は、埋め込み不純物層となる不純物領域と逆の導電型を示す。第3の不純物領域は、少なくとも第2の不純物領域に接している、または、重複している。すなわち、第3の不純物領域と第2の不純物領域とは、電気的に接続している。従って、例えば、図1から3に示すように、埋め込み不純物層がN型の不純物領域である場合、P型の不純物領域であるガードリング領域が設けられ、ガードリング領域GRに電気的に接続した配線により、Pウェル領域(PWEL)に接地電位VSSを供給する。配線は、金属配線でもよいし、ポリシリコン等からなる配線であってもよい。これによれば、ガードリング領域GRから、第2のウェル領域に電位が供給される。ガードリング領域GRとなる第3の不純物領域は、図3に示すように、埋め込み不純物層の上方に設けられていてもよい。この場合、アルファ線によるソフトエラーをより効果的に防ぐことができる。ガードリング領域は、第1のウェル領域と第2のウェル領域とが交互に複数設けられている領域の周囲に設けられてもよい。半導体基板のガードリング領域GRにおける配線接続箇所には、タップ領域TAPが設けられてもよい。タップ領域TAPとは、ガードリング領域GRにおける第2の導電型の不純物の濃度よりも高濃度の第2の導電型の不純物を含む領域である。例えば、図1に示すように、半導体基板のガードリング領域GRに、P+タップTAPが配設されてもよい。
【0028】
これにより、ソフトエラー対策の第1の導電型の埋め込み不純物層が設けられたまま、ガードリング領域GRから第2のウェル領域に電位を供給することができる。従って、第2のウェル領域毎に配線を設ける必要がなくなる。
【0029】
すなわち、複数のCMIS型回路、ここではSRAMのメモリセルブロックに関する電位がガードリング領域GRにおいてまとめて取れる。例えば、複数のPウェル領域に供給する基準電位をガードリング領域において、一括してとることができる。この結果、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルの基準バイアスを全体的に与えることができる。また、タップを設ける場合は、各第2のウェル領域毎にタップを設ける必要がなくなる。このため、集積回路素子の面積の縮小化に寄与する。
【0030】
図3は、本発明を適用したSRAMのメモリセルの一例を示す回路図である。電源−接地間のPチャネルMISトランジスタQp1(Qp2)、NチャネルMISトランジスタQn1(Qn2)で構成される互いのCMISインバータの入出力を接続し合い、フリップフロップFF1,FF2が構成されている。
【0031】
選択用トランジスタQsは、ワード線WLの電位制御によりビット線BLLとBLRにおける各相補信号(書き込みまたは読み出しのデータ)の伝達に寄与する。選択用トランジスタQsはPチャネルMISトランジスタで構成される場合、またはNチャネルMISトランジスタで構成される場合がある。
【0032】
SRAMセルはこのような構成により、電源電圧VDDを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。CMIS回路によってスタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【0033】
上記PチャネルMISトランジスタQp1、Qp2及びNチャネルMISトランジスタQn1、Qn2は、それぞれ図1のNウェル領域NWEL、Pウェル領域NWELに形成される。また、選択用トランジスタQsも上記NWELまたはPWELいずれかに形成される。
【0034】
上記のような構成のSRAMセルにおいて通常、電源電圧VDDはNウェル領域NWEL及びその上に構成されるPチャネルMISトランジスタQp1、Qp2のソース領域に供給される。電源電圧VDDは、図示しないそれぞれ所定箇所に配された電源ラインからビアを介して伝達され、一方が電源パッドに繋がっている。
【0035】
一方、接地電位VSSはPウェル領域PWEL及びその上に構成されるNチャネルMOSトランジスタQn1、Qn2のドレイン領域につながる。ここで、Pウェル領域PWELへの接地電位VSS供給は、ウェル領域PWELの周囲に設けられたガードリング領域GRで達成される。すなわち、ガードリング領域GRに接地電位VSSを供給する配線が接続される。また、ガードリング領域GRにおいて、P+タップTAPが配設されてもよい。これにより、各セルの接地電位を供給する配線は、ガードリング領域GRに電気的に接続し、図示しないグランドパッドへと電気的に接続されるものである。
【0036】
上記構成によれば、α線ソフトエラー対策のための埋め込み不純物層が設けられるSRAMセルブロックに関し、各セル毎の第2のウェル領域に対する電位供給のための配線の接続が不要になる。さらに、タップを設ける場合は、各セル毎の第2のウェル領域にタップを設ける必要がなくなる。これにより、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルアレイの基準電位(接地電位)VSS又は電源電圧VDDをセルブロック周囲でまとめて取れる。これにより、半導体装置の面積を縮小化することができる。
【0037】
次に、上記半導体装置の製造方法について、説明する。
まず、半導体基板に埋め込み不純物層を形成する。埋め込み不純物層は、第1の導電型の不純物を半導体基板に注入することにより形成する。例えば、埋め込み不純物層は、第2の導電型の不純物を含む半導体基板に、第1の導電型のディープ・ウェルを形成することにより構成される。または、埋め込み不純物層は、イオン注入条件を制御することにより、所望の深さに不純物注入することにより設けてもよい。半導体基板には、予め、第2の導電型の不純物が注入されていてもよい。例えば、図1から3に示すように、P型の半導体基板にN型の不純物を注入することにより、埋め込みN型層B−Nを形成する。
次に、第1の導電型の不純物を注入することにより、半導体基板の埋め込み不純物領域の上方に第1のウェル領域となる第1の導電型の第1の不純物領域を形成し、第2の導電型の不純物を注入することにより、半導体基板の埋め込み不純物層の上方に第2のウェル領域となる第2の導電型の第2の不純物層を形成する。複数の第1のウェル領域または第2のウェル領域が、同一工程によって設けられてもよい。第1の不純物領域は、第2の不純物領域を形成する前に設けてもよいし、第2の不純物領域を形成した後に設けてもよい。また、第1の不純物領域または第2の不純物領域は、埋め込み不純物層の形成前に形成してもよい。第1の不純物領域は、埋め込み不純物層に接するか、少なくとも一部が重複するように設けられる。例えば、図1から3に示すように、埋め込みN型層B−Nの上方に、Pウェル領域(PWEL)とNウェル領域(NWEL)とを、埋め込みN型層B−Nに接するように形成してもよい。
【0038】
次に、半導体基板の第1の半導体領域と第2の半導体領域を含むメモリセルアレイを囲む領域に、第2の導電型の不純物を注入することにより、ガードリング領域となる第3の半導体領域を形成する。第3の半導体領域は、第2の半導体領域に接するか、少なくとも一部が重複するように設けられる。例えば、図1から3に示すように、Pウェル領域(PWEL)を、P型のガードリング領域GRに接するように形成してもよい。
次に、各ウェル領域、または、各集積回路素子領域の間に素子分離絶縁膜を設け、各集積回路素子領域にPチャネルMISトランジスタQpまたはNチャネルMISトランジスタQnを形成する。
この後、このように形成された半導体集積回路装置をプリント配線基板に実装して、半導体パッケージを形成してもよい。このような半導体パッケージにおいては、α線によるソフトエラーをより効果的に防ぐことができる。
【0039】
【発明の効果】
以上に説明したように、本発明によれば、第1の導電型の埋め込み不純物層の上に、第1の導電型の第1のウェル領域と第1の導電型と逆導電型の第2の導電型の第2のウェル領域とを設け、第1のウェル領域と第2のウェル領域とを含むメモリセルアレイの周囲に第2の導電型のガードリング領域を設け、ガードリング領域を介して第2のウェル領域に電位を供給する。これにより、ソフトエラー対策の埋め込み不純物層が敷設されたまま、各第2のウェル領域に同時に電位を供給することができ、さらに、第2のウェル領域毎にタップを設ける必要もなくなる。この結果、α線ソフトエラー対策の埋め込み不純物層を設けつつ、電位供給のための配線又はタップを少なくすることができるため、半導体装置を小面積化することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、SRAMのメモリセルブロックを示す回路図である。
【図2】 本発明の一実施形態に係る半導体集積回路装置の要部であり、図1のF2−F2線に沿う要部を示す断面図である。
【図3】 本発明を適用したSRAMのメモリセルの一例を示す回路図である。
【図4】 (a),(b)は、それぞれSRAMのメモリセル領域を示し、(a)はウェルの平面図、(b)は(a)の4B−4B線に沿う断面図である。
【図5】 SRAMのメモリセルの一例を示す回路図である。
【符号の説明】
P-sub…P型の半導体基板
B−N…埋め込みN型層
PWEL…Pウェル領域
NWEL…Nウェル領域
Qp,Qp1,Qp2…PチャネルMOSトランジスタ
Qn,Qn1,Qn2…NチャネルMOSトランジスタ
Qs…選択用トランジスタ
FF1,FF2…フリップフロップ
GR…ガードリング領域
TAP…P+タップ
VDD…電源電圧
VSS…接地電位
Claims (12)
- 半導体基板と、
前記半導体基板に設けられた第1の導電型の埋め込み不純物層と、
前記半導体基板において、前記埋め込み不純物層の上方に設けられた第1のウェル領域となる第1の導電型の第1の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第1の不純物領域に近接して設けられ、第2のウェル領域となる前記第1の導電型と逆導電型の第2の導電型の第2の不純物領域と、
前記半導体基板において、前記第1の不純物領域と前記第2の不純物領域とを含む領域の周囲に設けられ、前記第2の不純物領域に電気的に接続するガードリング領域となる前記第2の導電型の第3の不純物領域と、
前記第3の不純物領域に電気的に接続する配線と、を具備し、
前記第3の不純物領域において、前記配線が接続する領域における前記第2の導電型の不純物の濃度は、前記配線が接続する領域以外における前記第2の導電型の不純物の濃度よりも高いことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2の不純物領域は、前記第3の不純物領域に接していることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2の不純物領域は、前記第3の不純物領域と重なりを有することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1の不純物領域は、前記埋め込み不純物層に接していることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1の不純物領域は、前記埋め込み不純物層と重なりを有することを特徴とする半導体集積回路装置。 - 請求項1載の半導体集積回路装置において、
前記第1の不純物領域及び第2の不純物領域のいずれか一方の上方に、PチャネルMISトランジスタの少なくとも一部を有し、 前記第1の不純物領域及び第2の不純物領域のいずれか他方の上方に、NチャネルMISトランジスタの少なくとも一部を有することを特徴とする半導体集積回路装置。 - 半導体基板に第1の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、
前記半導体基板に前記第1の導電型の不純物を注入することにより、前記埋め
込み不純物層の上方に、第1のウェル領域となる第1の不純物領域を形成する工程と、
前記半導体基板に前記第1の導電型と逆導電型の第2の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第1の不純物領域に近接する領域に、第2のウェル領域となる第2の不純物領域を形成する工程と、
前記半導体基板に前記第2の導電型の不純物を注入することにより、前記第1
の不純物領域と前記第2の不純物領域とを含む領域の周囲に、前記第2の不純物領域に電気的に接続するガードリング領域となる第3の不純物領域を形成する工程と、
前記第3の不純物領域の形成工程の後に、前記第3の不純物領域に電気的に接続する配線を形成する工程と、
前記配線を形成する工程の前に、前記配線が接続する領域の第2の導電型の不純物の濃度が、前記配線が接続する領域以外の第2の導電型の不純物の濃度よりも高くなるように、前記第3の不純物領域の前記配線が接続する領域に前記第2の導電型の不純物を注入する工程と
を具備することを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第2の不純物領域の形成工程において、前記第2の不純物領域は、前記第3の不純物領域に接するように形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第2の不純物領域の形成工程において、前記第2の不純物領域は、前記第3の不純物領域と重なりを有するように形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第1の不純物領域の形成工程において、前記第1の不純物領域は、前記埋め込み不純物層に接するように形成されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第1の不純物領域の形成工程において、前記第1の不純物領域は、前記埋め込み不純物層と重なりを有するように形成されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第3の不純物領域の形成工程の後に、前記第1の不純物領域及び第2の不純物領域のいずれか一方の上方には、PチャネルMISトランジスタの少なくとも一部を形成し、前記第1の不純物領域及び第2の不純物領域のいずれか他方の上方には、NチャネルMISトランジスタの少なくとも一部を形成することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
US10/198,627 US6730947B2 (en) | 2001-07-18 | 2002-07-18 | Semiconductor integrated circuit apparatus having an periphery impurity layer |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-218787 | 2001-07-18 | ||
JP2001218787 | 2001-07-18 | ||
JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003100904A JP2003100904A (ja) | 2003-04-04 |
JP3891063B2 true JP3891063B2 (ja) | 2007-03-07 |
Family
ID=26618963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002207064A Expired - Fee Related JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6730947B2 (ja) |
JP (1) | JP3891063B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4755405B2 (ja) * | 2004-10-13 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7199431B2 (en) * | 2004-10-25 | 2007-04-03 | Taiwan Semiconductor Manufacturing Company | Semiconductor devices with reduced impact from alien particles |
JP4783022B2 (ja) | 2005-01-17 | 2011-09-28 | 株式会社東芝 | 半導体集積回路装置 |
US7084660B1 (en) | 2005-04-04 | 2006-08-01 | International Business Machines Corporation | System and method for accelerated detection of transient particle induced soft error rates in integrated circuits |
US7238547B2 (en) | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Packaging integrated circuits for accelerated detection of transient particle induced soft error rates |
JP5922994B2 (ja) | 2012-06-13 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | Dram装置 |
US9058853B2 (en) * | 2012-08-16 | 2015-06-16 | Xilinx, Inc. | Integrated circuit having improved radiation immunity |
US9462674B1 (en) | 2013-08-26 | 2016-10-04 | Xilinx, Inc. | Circuits for and methods of providing a charge device model ground path using substrate taps in an integrated circuit device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06101547B2 (ja) * | 1985-05-13 | 1994-12-12 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
US5286991A (en) * | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
US5594683A (en) * | 1995-04-07 | 1997-01-14 | Chen; Ming-Jer | SRAM cell using a CMOS compatible high gain gated lateral BJT |
KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
JP3196714B2 (ja) * | 1998-03-05 | 2001-08-06 | 日本電気株式会社 | トリプルウェル構造の半導体集積回路の製造方法 |
JP3505467B2 (ja) * | 2000-03-30 | 2004-03-08 | 株式会社東芝 | 半導体集積回路 |
US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
-
2002
- 2002-07-16 JP JP2002207064A patent/JP3891063B2/ja not_active Expired - Fee Related
- 2002-07-18 US US10/198,627 patent/US6730947B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030034493A1 (en) | 2003-02-20 |
JP2003100904A (ja) | 2003-04-04 |
US6730947B2 (en) | 2004-05-04 |
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A131 | Notification of reasons for refusal |
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|
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TRDD | Decision of grant or rejection written | ||
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