JP4098746B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るCMOSデバイスの平面図である。図2は、図1に示したCMOSデバイスのII−II線に沿った断面図である。
図5は、本発明の第2の実施形態に係るインバータ回路の平面図である。図6は、図5に示したインバータ回路のVI−VI線に沿った断面図である。図7は、図5に示したインバータ回路の等価回路図である。なお、図5において、各配線は簡略化して示している。
図8は、本発明の第3の実施形態に係る2入力NAND回路の平面図である。図9は、図8に示した2入力NAND回路のIX−IX線に沿った断面図である。図10は、図8に示した2入力NAND回路の等価回路図である。なお、図8において、各配線は簡略化して示している。
図13は、本発明の第4の実施形態に係る2入力NOR回路の平面図である。図14は、図13に示した2入力NOR回路のXIV−XIV線に沿った断面図である。図15は、図13に示した2入力NOR回路の等価回路図である。なお、図13において、各配線は簡略化して示している。
ゲート電極GN2,GP1,GP4は、入力部Aに接続されている。ゲート電極GN1,GP2,GP3は、入力部Bに接続されている。
図20は、本発明の第5の実施形態に係る3入力NAND回路の平面図である。図21は、図20に示した3入力NAND回路のXXI−XXI線に沿った断面図である。図22は、図20に示した3入力NAND回路の等価回路図である。
図25は、本発明の第6の実施形態に係る3入力NOR回路の平面図である。図26は、図25に示した3入力NORの等価回路図である。なお、図25に示した3入力NORの断面図は、配線の接続以外は図21と同じであるため省略する。
図31は、本発明の第7の実施形態に係る2入力排他的論理和回路(以後、XOR回路と称す)の平面図である。図32は、図31に示した2入力XOR回路のXXXII−XXXII線に沿った断面図である。図33は、図31に示した2入力XOR回路の等価回路図である。
第8の実施形態は、上記説明した各回路を用いてAND−NOR回路を構成したものである。図35は、本発明の第8の実施形態に係るAND−NOR回路の回路図である。
第9の実施形態は、上記実施形態で説明したベーシックセルを複数個備えて半導体集積回路を構成したものである。図38は、この半導体集積回路のレイアウト図である。
第10の実施形態は、素子領域をドーナツ形状にし、ゲート電極を素子領域の中心から放射状に配置してCMOSデバイスを構成したものである。図39は、本発明の第10の実施形態に係るCMOSデバイスの平面図である。
第11の実施形態は、素子領域を円にしてCMOSデバイスを構成したものである。図47は、四角形の素子領域24を有するCMOSデバイスの平面図である。
図48は、図47に示したCMOSデバイスを用いて構成したインバータ回路を示す平面図である。インバータ回路の等価回路図は、図7と同じである。
前記第1N型MOSトランジスタは、4つ以上の偶数からなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、2入力NAND回路を構成する。
前記第1N型MOSトランジスタは、2つからなり、
前記第1P型MOSトランジスタは、2つからなり、
前記第2P型MOSトランジスタは、2つからなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、2入力NOR回路を構成する。
前記第1N型MOSトランジスタは、2つ以上の偶数からなり、
前記第1P型MOSトランジスタと第2P型MOSトランジスタのうち少なくとも一方は、2つ以上からなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、2入力NOR回路を構成する。
Claims (5)
- 絶縁層と、前記絶縁層の上に設けられた活性層とを有する基板と、
前記活性層に設けられた素子領域と、
前記絶縁層に達するように前記素子領域の周囲の前記活性層に設けられた素子分離領域と、
前記絶縁層に達するように前記素子領域内に設けられたP型半導体領域と、
前記P型半導体領域に接触するように第1方向において前記P型半導体領域両側に夫々設けられ、且つ前記絶縁層に達するように前記素子領域内に設けられた第1及び第2N型半導体領域と、
前記P型半導体領域に少なくとも1つ設けられ、且つチャネル長方向が前記第1方向と略一致するように前記P型半導体領域の上に設けられた第1ゲート電極を有する第1N型MOSトランジスタと、
前記第1N型半導体領域に少なくとも1つ設けられ、且つチャネル長方向が前記第1方向と略一致するように前記第1N型半導体領域の上に設けられた第2ゲート電極を有する第1P型MOSトランジスタと、
前記第2N型半導体領域に少なくとも1つ設けられ、且つチャネル長方向が前記第1方向と略一致するように前記第2N型半導体領域の上に設けられた第3ゲート電極を有する第2P型MOSトランジスタと
を具備することを特徴とする半導体装置。 - 前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、CMOS論理回路を構成することを特徴とする請求項1記載の半導体装置。
- 前記第1N型MOSトランジスタは、2つからなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、インバータ回路を構成することを特徴とする請求項1記載の半導体装置。 - 前記第1N型MOSトランジスタは、2つ以上の偶数からなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、インバータ回路を構成することを特徴とする請求項1記載の半導体装置。 - 前記第1N型MOSトランジスタは、4つからなり、
前記第1N型MOSトランジスタ、第1P型MOSトランジスタ及び第2P型MOSトランジスタは、2入力NAND回路を構成することを特徴とする請求項1記載の半導体装置。
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