JPH0870050A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0870050A JPH0870050A JP6204023A JP20402394A JPH0870050A JP H0870050 A JPH0870050 A JP H0870050A JP 6204023 A JP6204023 A JP 6204023A JP 20402394 A JP20402394 A JP 20402394A JP H0870050 A JPH0870050 A JP H0870050A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】 充分な接合容量が得られる半導体集積回路装
置及びその製造方法を提供すること。 【構成】 Ｐ型半導体基板１上の、Ｎチャネルトランジ
スタ２２の形成領域はＰ型基板領域１２となしてある。
そしてこのＰ型基板領域１２を除く部分にはＮウエル１
４が形成されている。Ｖcc配線３とＮ型拡散層１０及び
Ｐ型拡散層５とがコンタクトホール９により接続され、
Ｖss配線４とＮ型拡散層６及びＰ型拡散層１１とがコン
タクトホール９により接続されている。
置及びその製造方法を提供すること。 【構成】 Ｐ型半導体基板１上の、Ｎチャネルトランジ
スタ２２の形成領域はＰ型基板領域１２となしてある。
そしてこのＰ型基板領域１２を除く部分にはＮウエル１
４が形成されている。Ｖcc配線３とＮ型拡散層１０及び
Ｐ型拡散層５とがコンタクトホール９により接続され、
Ｖss配線４とＮ型拡散層６及びＰ型拡散層１１とがコン
タクトホール９により接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ等の半導体回
路が集積された半導体集積回路装置及びその製造方法に
関する。
路が集積された半導体集積回路装置及びその製造方法に
関する。
【０００２】
【従来の技術】図６は、半導体基板上にＣＭＯＳインバ
ータが形成された従来の半導体集積回路装置を示す平面
図であり、図７はこのVI−VI線における断面構造図であ
る。図中１はＰ型半導体基板であり、Ｐ型半導体基板１
上の、Ｐチャネルトランジスタ２１の形成領域にはＮウ
エル２が形成されている。図７においてＮウエル２内の
左側部分にはその上に形成されるＶcc配線３とＮウエル
２とを効率良く接続するためのＮ型拡散層１０が形成さ
れており、その右側にはＰチャネルトランジスタ２１の
Ｐ型拡散層５が形成されている。
ータが形成された従来の半導体集積回路装置を示す平面
図であり、図７はこのVI−VI線における断面構造図であ
る。図中１はＰ型半導体基板であり、Ｐ型半導体基板１
上の、Ｐチャネルトランジスタ２１の形成領域にはＮウ
エル２が形成されている。図７においてＮウエル２内の
左側部分にはその上に形成されるＶcc配線３とＮウエル
２とを効率良く接続するためのＮ型拡散層１０が形成さ
れており、その右側にはＰチャネルトランジスタ２１の
Ｐ型拡散層５が形成されている。
【０００３】図７においてＮウエル２が形成されていな
いＰ型半導体基板１には、Ｎチャネルトランジスタ２２
のＮ型拡散層６が形成されており、その右側にはその上
に形成されるＶss配線４とＰ型半導体基板１とを効率良
く接続するためのＰ型拡散層１１が形成されている。こ
れらＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６，Ｐ
型拡散層１１間及び両側には絶縁膜１６が形成され、そ
の上には絶縁層１５が形成されている。Ｖcc配線３とＮ
型拡散層１０及びＰ型拡散層５とがコンタクトホール９
により接続されており、Ｖss配線４とＮ型拡散層６及び
Ｐ型拡散層１１とがコンタクトホール９接続されてい
る。
いＰ型半導体基板１には、Ｎチャネルトランジスタ２２
のＮ型拡散層６が形成されており、その右側にはその上
に形成されるＶss配線４とＰ型半導体基板１とを効率良
く接続するためのＰ型拡散層１１が形成されている。こ
れらＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６，Ｐ
型拡散層１１間及び両側には絶縁膜１６が形成され、そ
の上には絶縁層１５が形成されている。Ｖcc配線３とＮ
型拡散層１０及びＰ型拡散層５とがコンタクトホール９
により接続されており、Ｖss配線４とＮ型拡散層６及び
Ｐ型拡散層１１とがコンタクトホール９接続されてい
る。
【０００４】また図６の符号７はＰチャネルトランジス
タ２１及びＮチャネルトランジスタ２２のゲートであ
り、ポリシリコンで形成されている。さらに符号８はＰ
チャネルトランジスタ２１及びＮチャネルトランジスタ
２２のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
８とはコンタクトホール９にて接続されている。
タ２１及びＮチャネルトランジスタ２２のゲートであ
り、ポリシリコンで形成されている。さらに符号８はＰ
チャネルトランジスタ２１及びＮチャネルトランジスタ
２２のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
８とはコンタクトホール９にて接続されている。
【０００５】以上の如き構成の従来の半導体集積回路装
置の製造方法について述べる。先ず設計時において、Ｐ
チャネルトランジスタ２１の形成領域にＮウエルデータ
を設計データとして入力しておき、このＮウエルデータ
が存在する部分にＮウエル２を形成するためのマスクを
作成する。そしてこのマスクを使用してＮウエル２を形
成する。その後、通常の製造プロセスにて、Ｎウエル２
が形成されているＰチャネルトランジスタ２１の形成領
域にはＰチャネルトランジスタ２１を作成し、Ｎウエル
２が形成されていないＮチャネルトランジスタ２２の形
成領域にはＮチャネルトランジスタ２２を作成する。
置の製造方法について述べる。先ず設計時において、Ｐ
チャネルトランジスタ２１の形成領域にＮウエルデータ
を設計データとして入力しておき、このＮウエルデータ
が存在する部分にＮウエル２を形成するためのマスクを
作成する。そしてこのマスクを使用してＮウエル２を形
成する。その後、通常の製造プロセスにて、Ｎウエル２
が形成されているＰチャネルトランジスタ２１の形成領
域にはＰチャネルトランジスタ２１を作成し、Ｎウエル
２が形成されていないＮチャネルトランジスタ２２の形
成領域にはＮチャネルトランジスタ２２を作成する。
【０００６】図８は、従来の他の半導体集積回路装置を
示す断面構造図であり、Ｐ，Ｎ両ウエル（ダブルウエ
ル）構造の場合を示す。低濃度のＰ型半導体基板１９
の、Ｐチャネルトランジスタ２１の形成領域にはＮウエ
ル２が形成されており、Ｎチャネルトランジスタ２２の
形成領域にはＰウエル１８が形成されている。その他の
構成は図７に示すものと同様である。
示す断面構造図であり、Ｐ，Ｎ両ウエル（ダブルウエ
ル）構造の場合を示す。低濃度のＰ型半導体基板１９
の、Ｐチャネルトランジスタ２１の形成領域にはＮウエ
ル２が形成されており、Ｎチャネルトランジスタ２２の
形成領域にはＰウエル１８が形成されている。その他の
構成は図７に示すものと同様である。
【０００７】このような構成の半導体集積回路装置は、
Ｐチャネルトランジスタ２１の形成領域にＮウエルデー
タを設計データとして入力しておき、Ｎチャネルトラン
ジスタ２２の形成領域にＰウエルデータを設計データと
して入力しておく。これら設計データに基づいてＮウエ
ル２，Ｐウエル１８を形成する。そしてその後は上述の
場合と同様、通常の製造プロセスにて各素子を作成す
る。
Ｐチャネルトランジスタ２１の形成領域にＮウエルデー
タを設計データとして入力しておき、Ｎチャネルトラン
ジスタ２２の形成領域にＰウエルデータを設計データと
して入力しておく。これら設計データに基づいてＮウエ
ル２，Ｐウエル１８を形成する。そしてその後は上述の
場合と同様、通常の製造プロセスにて各素子を作成す
る。
【０００８】
【発明が解決しようとする課題】以上の如き構成の従来
の半導体集積回路装置は、Ｐ型半導体基板１上において
Ｐチャネルトランジスタ２１を形成すべき領域にのみＮ
ウエル２を形成して、Ｖcc−Ｖss間にＰチャネルトラン
ジスタ２１及びＮチャネルトランジスタ２２を有するイ
ンバータを形成している。ここでＮウエル２はＰ型半導
体基板１の一部（例えば 1/4〜1/3)にしか形成されてい
ないので、接合面積が小さく、Ｐ型半導体基板１とＮウ
エル２との間のＰＮ接合容量１７は小さい。
の半導体集積回路装置は、Ｐ型半導体基板１上において
Ｐチャネルトランジスタ２１を形成すべき領域にのみＮ
ウエル２を形成して、Ｖcc−Ｖss間にＰチャネルトラン
ジスタ２１及びＮチャネルトランジスタ２２を有するイ
ンバータを形成している。ここでＮウエル２はＰ型半導
体基板１の一部（例えば 1/4〜1/3)にしか形成されてい
ないので、接合面積が小さく、Ｐ型半導体基板１とＮウ
エル２との間のＰＮ接合容量１７は小さい。
【０００９】このようにＰＮ接合容量１７が小さい構成
の半導体集積回路装置において、Ｖcc配線３又はＶss配
線４にノイズが発生した場合、Ｖcc配線３又はＶss配線
４の電位変動は吸収されにくく、回路の誤動作が発生し
易い。図６，７ではＮウエル方式の場合を示している
が、Ｐ，Ｎ両ウエル方式の場合でも同様の問題がある。
の半導体集積回路装置において、Ｖcc配線３又はＶss配
線４にノイズが発生した場合、Ｖcc配線３又はＶss配線
４の電位変動は吸収されにくく、回路の誤動作が発生し
易い。図６，７ではＮウエル方式の場合を示している
が、Ｐ，Ｎ両ウエル方式の場合でも同様の問題がある。
【００１０】このような問題の解決を図る公知技術とし
ては以下のようなものがある。特開昭57−211741号公報
には、ノイズを抑制する寄生容量を形成するために、ボ
ンディングパッド部の直下に半導体基板とは逆導電型の
半導体領域が形成された半導体装置が開示されている。
また特開昭59−117148号公報には、ノイズの影響を低減
するために、電源配線が半導体基板，及び半導体基板と
ＰＮ接合を形成する半導体領域に接続されている半導体
集積回路装置が開示されている。
ては以下のようなものがある。特開昭57−211741号公報
には、ノイズを抑制する寄生容量を形成するために、ボ
ンディングパッド部の直下に半導体基板とは逆導電型の
半導体領域が形成された半導体装置が開示されている。
また特開昭59−117148号公報には、ノイズの影響を低減
するために、電源配線が半導体基板，及び半導体基板と
ＰＮ接合を形成する半導体領域に接続されている半導体
集積回路装置が開示されている。
【００１１】さらに特開平３-32052号公報には、ノイズ
を緩和し回路の誤動作を防止するために、ソース・ドレ
イン拡散，ウェル拡散間の拡散容量を配線領域に形成
し、この拡散容量を電源配線又はグランド配線に接続さ
れている半導体集積回路が開示されている。さらに特開
平２−153562号公報には、電源配線又は接地配線に発生
するノイズの影響を低減するために、Ｐ（又はＮ）型半
導体基板に選択的に設けられており、電源配線又は接地
配線に接続されたＮ（又はＰ）型拡散層、又はＮ（又は
Ｐ）型のウェルに選択的に設けられており、電源配線又
は接地配線に接続されたＰ（又はＮ）型拡散層を配線領
域に備えるＣＭＯＳ集積回路が開示されている。
を緩和し回路の誤動作を防止するために、ソース・ドレ
イン拡散，ウェル拡散間の拡散容量を配線領域に形成
し、この拡散容量を電源配線又はグランド配線に接続さ
れている半導体集積回路が開示されている。さらに特開
平２−153562号公報には、電源配線又は接地配線に発生
するノイズの影響を低減するために、Ｐ（又はＮ）型半
導体基板に選択的に設けられており、電源配線又は接地
配線に接続されたＮ（又はＰ）型拡散層、又はＮ（又は
Ｐ）型のウェルに選択的に設けられており、電源配線又
は接地配線に接続されたＰ（又はＮ）型拡散層を配線領
域に備えるＣＭＯＳ集積回路が開示されている。
【００１２】本発明は、斯かる事情に鑑みてなされたも
のであり、他導電型半導体素子を形成すべき領域を除く
部分に他導電型半導体層が形成されていることにより、
充分な接合容量が得られる半導体集積回路装置及びその
製造方法を提供することを目的とする。
のであり、他導電型半導体素子を形成すべき領域を除く
部分に他導電型半導体層が形成されていることにより、
充分な接合容量が得られる半導体集積回路装置及びその
製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】第１発明に係る半導体集
積回路装置は、他導電型半導体素子の形成領域を除く領
域の一部又は全ての一導電型半導体基板に他導電型半導
体層が形成されていることを特徴とする。
積回路装置は、他導電型半導体素子の形成領域を除く領
域の一部又は全ての一導電型半導体基板に他導電型半導
体層が形成されていることを特徴とする。
【００１４】第２発明に係る半導体集積回路装置は、第
１発明において、半導体素子は電界効果型トランジスタ
であることを特徴とする。
１発明において、半導体素子は電界効果型トランジスタ
であることを特徴とする。
【００１５】第３発明に係る半導体集積回路装置の製造
方法は、他導電型半導体層の形成領域を除く領域全ての
一導電型半導体基板に他導電型半導体層を形成すること
を特徴とする。
方法は、他導電型半導体層の形成領域を除く領域全ての
一導電型半導体基板に他導電型半導体層を形成すること
を特徴とする。
【００１６】第４発明に係る半導体集積回路装置の製造
方法は、他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、他導電型半導体素子の形成
領域を除く領域の一導電型半導体基板に前記他導電型半
導体層を形成することを特徴とする。
方法は、他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、他導電型半導体素子の形成
領域を除く領域の一導電型半導体基板に前記他導電型半
導体層を形成することを特徴とする。
【００１７】
【作用】第１発明において、他導電型半導体素子を形成
すべき領域を除く領域の全てに他導電型半導体層を形成
した場合は、一導電型半導体基板と他導電型半導体層と
の接合面積が従来よりも大幅に増大する。これにより接
合容量が増大する。
すべき領域を除く領域の全てに他導電型半導体層を形成
した場合は、一導電型半導体基板と他導電型半導体層と
の接合面積が従来よりも大幅に増大する。これにより接
合容量が増大する。
【００１８】また他導電型半導体素子を形成すべき領域
を除く領域の一部に他導電型半導体層を形成した場合
は、上述の場合より消費電力を低減させることができ
る。この面積は所望する接合容量が得られ、かつ所定範
囲内の消費電力で動作し得る範囲に設定してある。
を除く領域の一部に他導電型半導体層を形成した場合
は、上述の場合より消費電力を低減させることができ
る。この面積は所望する接合容量が得られ、かつ所定範
囲内の消費電力で動作し得る範囲に設定してある。
【００１９】第２発明にあっては、第１発明の半導体集
積回路装置を、例えばＣＭＯＳ方式のもので実現するこ
とができる。
積回路装置を、例えばＣＭＯＳ方式のもので実現するこ
とができる。
【００２０】第３発明にあっては、接合容量が大きい半
導体集積回路装置を製造することができる。
導体集積回路装置を製造することができる。
【００２１】第４発明にあっては、特定領域のうち他導
電型半導体素子を形成すべき領域を除く部分の面積を、
所望する接合容量が得られ、かつ接合面積の増大による
消費電力の増大を許容範囲内となるように設定すること
により、ノイズ及び消費電力が所定範囲内である半導体
集積回路装置を製造することができる。
電型半導体素子を形成すべき領域を除く部分の面積を、
所望する接合容量が得られ、かつ接合面積の増大による
消費電力の増大を許容範囲内となるように設定すること
により、ノイズ及び消費電力が所定範囲内である半導体
集積回路装置を製造することができる。
【００２２】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。 実施例１．図１は、本発明に係る半導体集積回路装置の
実施例１を示す平面図であり、図２はこのII−II線にお
ける断面構造図である。図中１はＰ型半導体基板であ
り、Ｐ型半導体基板１上の、Ｎチャネルトランジスタ２
２の形成領域はＰ型基板領域１２となしてある。そして
このＰ型基板領域１２を除く部分にはＮウエル１４を形
成してある。図２において左側のＮウエル１４内の左側
部分にはその上に形成されるＶcc配線３とＮウエル１４
とを効率良く接続するためのＮ型拡散層１０が形成され
ており、その右側にはＰチャネルトランジスタ２１のＰ
型拡散層５が形成されている。
き具体的に説明する。 実施例１．図１は、本発明に係る半導体集積回路装置の
実施例１を示す平面図であり、図２はこのII−II線にお
ける断面構造図である。図中１はＰ型半導体基板であ
り、Ｐ型半導体基板１上の、Ｎチャネルトランジスタ２
２の形成領域はＰ型基板領域１２となしてある。そして
このＰ型基板領域１２を除く部分にはＮウエル１４を形
成してある。図２において左側のＮウエル１４内の左側
部分にはその上に形成されるＶcc配線３とＮウエル１４
とを効率良く接続するためのＮ型拡散層１０が形成され
ており、その右側にはＰチャネルトランジスタ２１のＰ
型拡散層５が形成されている。
【００２３】図２においてＮウエル１４が形成されてい
ないＰ型半導体基板１には、Ｎチャネルトランジスタ２
２のＮ型拡散層６が形成されており、その右側にはその
上に形成されるＶss配線４とＰ型半導体基板１とを効率
良く接続するためのＰ型拡散層１１が形成されている。
これらＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６，
Ｐ型拡散層１１間及び両側には絶縁膜１６が形成され、
その上には絶縁層１５が形成されている。Ｖcc配線３と
Ｎ型拡散層１０及びＰ型拡散層５とがコンタクトホール
９により接続されており、Ｖss配線４とＮ型拡散層６及
びＰ型拡散層１１とがコンタクトホール９により接続さ
れている。
ないＰ型半導体基板１には、Ｎチャネルトランジスタ２
２のＮ型拡散層６が形成されており、その右側にはその
上に形成されるＶss配線４とＰ型半導体基板１とを効率
良く接続するためのＰ型拡散層１１が形成されている。
これらＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６，
Ｐ型拡散層１１間及び両側には絶縁膜１６が形成され、
その上には絶縁層１５が形成されている。Ｖcc配線３と
Ｎ型拡散層１０及びＰ型拡散層５とがコンタクトホール
９により接続されており、Ｖss配線４とＮ型拡散層６及
びＰ型拡散層１１とがコンタクトホール９により接続さ
れている。
【００２４】また図１の符号７はＰチャネルトランジス
タ２１及びＮチャネルトランジスタ２２のゲートであ
り、ポリシリコンで形成されている。さらに符号８はＰ
チャネルトランジスタ２１及びＮチャネルトランジスタ
２２のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
８とはコンタクトホール９にて接続されている。
タ２１及びＮチャネルトランジスタ２２のゲートであ
り、ポリシリコンで形成されている。さらに符号８はＰ
チャネルトランジスタ２１及びＮチャネルトランジスタ
２２のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
８とはコンタクトホール９にて接続されている。
【００２５】以上の如き構成の半導体集積回路装置の製
造方法について説明する。パターン設計時、Ｎチャネル
トランジスタ２２の形成領域をＰ型基板領域１２とする
設計データを入力する。マスクを作成する際、先ず半導
体集積回路装置全体領域からＰ型基板領域１２のデータ
を除外する図形演算を行う。この図形演算後のデータ、
即ちＰ型基板領域１２のデータが存在しない領域の全て
のデータを使ってＮウエル１４形成用マスクを作成す
る。その他のマスクは設計データも従来と同様の設計デ
ータに基づき作成する。
造方法について説明する。パターン設計時、Ｎチャネル
トランジスタ２２の形成領域をＰ型基板領域１２とする
設計データを入力する。マスクを作成する際、先ず半導
体集積回路装置全体領域からＰ型基板領域１２のデータ
を除外する図形演算を行う。この図形演算後のデータ、
即ちＰ型基板領域１２のデータが存在しない領域の全て
のデータを使ってＮウエル１４形成用マスクを作成す
る。その他のマスクは設計データも従来と同様の設計デ
ータに基づき作成する。
【００２６】先ずＮウエル１４形成用のマスクを使用し
イオン注入法にてＰ型半導体基板１にＮウエル１４を形
成する。次にＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散
層６，Ｐ型拡散層１１間を分離するための適宜位置に絶
縁膜１６を熱酸化法にて成膜する。そして絶縁膜１６が
形成されていない位置であり、Ｐ型とする部分にはイオ
ン注入によりＰ型不純物（Ｂ；ボロン）を拡散し、Ｎ型
とする部分にはイオン注入によりＮ型不純物（Ｐ；リ
ン）を拡散する。その後、絶縁層１５を全面に形成し、
Ｎ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６及びＰ型
拡散層１１の上方にコンタクトホール９を設ける。Ｐチ
ャネルトランジスタ２１の形成領域の適宜位置にＡｌ蒸
着，エッチングを施してＶcc配線３を形成し、Ｎチャネ
ルトランジスタ２２の形成領域の適宜位置に同様にＶss
配線４を形成する。
イオン注入法にてＰ型半導体基板１にＮウエル１４を形
成する。次にＮ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散
層６，Ｐ型拡散層１１間を分離するための適宜位置に絶
縁膜１６を熱酸化法にて成膜する。そして絶縁膜１６が
形成されていない位置であり、Ｐ型とする部分にはイオ
ン注入によりＰ型不純物（Ｂ；ボロン）を拡散し、Ｎ型
とする部分にはイオン注入によりＮ型不純物（Ｐ；リ
ン）を拡散する。その後、絶縁層１５を全面に形成し、
Ｎ型拡散層１０，Ｐ型拡散層５，Ｎ型拡散層６及びＰ型
拡散層１１の上方にコンタクトホール９を設ける。Ｐチ
ャネルトランジスタ２１の形成領域の適宜位置にＡｌ蒸
着，エッチングを施してＶcc配線３を形成し、Ｎチャネ
ルトランジスタ２２の形成領域の適宜位置に同様にＶss
配線４を形成する。
【００２７】本発明に係る半導体集積回路装置は、この
ようにウエル形成用マスク作成時に行う図形処理を追加
するのみで従来と同様の設計を行うことができ、その
後、従来と全く同様の製造プロセスを使用して製造する
ことができる。
ようにウエル形成用マスク作成時に行う図形処理を追加
するのみで従来と同様の設計を行うことができ、その
後、従来と全く同様の製造プロセスを使用して製造する
ことができる。
【００２８】例えば図１，５に示す如く、Ｐチャネルト
ランジスタ２１の形成面積とＮチャネルトランジスタ２
２の形成面積とが略等しく、夫々の形成面積が１／４で
あった場合は、ＰＮ接合面積は、１／４から３／４へと
３倍の大きさになる。Ｐチャネルトランジスタ２１及び
Ｎチャネルトランジスタ２２の形成面積がＰ型半導体基
板１の全面積に占める割合が小さい半導体集積回路装置
ほど、本発明の使用により得られる効果は大きい。
ランジスタ２１の形成面積とＮチャネルトランジスタ２
２の形成面積とが略等しく、夫々の形成面積が１／４で
あった場合は、ＰＮ接合面積は、１／４から３／４へと
３倍の大きさになる。Ｐチャネルトランジスタ２１及び
Ｎチャネルトランジスタ２２の形成面積がＰ型半導体基
板１の全面積に占める割合が小さい半導体集積回路装置
ほど、本発明の使用により得られる効果は大きい。
【００２９】このようにＰＮ接合面積が大きくなると、
それに比例してＰＮ接合容量も大きくなる。これにより
Ｖcc配線３又はＶss配線４にノイズが発生した場合、以
下の如き作用により、Ｖcc配線３又はＶss配線４の電位
変動は吸収され易くなる。電源電圧は一定の直流電圧で
あるのに対し、ノイズは電流の急激な変化である。Ｖcc
配線３，Ｖss配線４間にコンデンサが接続されている
と、時間的に急激に変化する電流はコンデンサにて吸収
される。コンデンサは交流電流は流すが直流電流は流さ
ないので、この電流の交流成分は等価的に流れるが、直
流成分は阻止される。従ってＶcc配線３又はＶss配線４
に接続されている回路へのノイズの影響は大幅に削減さ
れる。これにより回路の誤動作を防止することができ
る。
それに比例してＰＮ接合容量も大きくなる。これにより
Ｖcc配線３又はＶss配線４にノイズが発生した場合、以
下の如き作用により、Ｖcc配線３又はＶss配線４の電位
変動は吸収され易くなる。電源電圧は一定の直流電圧で
あるのに対し、ノイズは電流の急激な変化である。Ｖcc
配線３，Ｖss配線４間にコンデンサが接続されている
と、時間的に急激に変化する電流はコンデンサにて吸収
される。コンデンサは交流電流は流すが直流電流は流さ
ないので、この電流の交流成分は等価的に流れるが、直
流成分は阻止される。従ってＶcc配線３又はＶss配線４
に接続されている回路へのノイズの影響は大幅に削減さ
れる。これにより回路の誤動作を防止することができ
る。
【００３０】実施例２．図３は、本発明に係る半導体集
積回路装置の実施例２を示す平面図であり、図４はこの
IV−IV線における断面構造図である。本実施例では、Ｐ
型半導体基板１にＮウエル指定領域１３を設定してあ
り、Ｎウエル指定領域１３のうち、Ｐ型基板領域１２を
除く領域にＮウエル１４が形成されている。その他の構
成は図１，２に示すもの同様であり、同符号を付して説
明を省略する。
積回路装置の実施例２を示す平面図であり、図４はこの
IV−IV線における断面構造図である。本実施例では、Ｐ
型半導体基板１にＮウエル指定領域１３を設定してあ
り、Ｎウエル指定領域１３のうち、Ｐ型基板領域１２を
除く領域にＮウエル１４が形成されている。その他の構
成は図１，２に示すもの同様であり、同符号を付して説
明を省略する。
【００３１】本実施例の半導体集積回路装置を製造する
場合は、先ず、所望するＰＮ接合容量１７が得られる面
積にＰ型基板領域１２の面積を足した面積の領域を、Ｎ
ウエル指定領域１３とするデータを入力しておき、Ｎチ
ャネルトランジスタ２２を製造すべき領域はＰ型基板領
域１２とするデータを入力しておく。そしてＮウエル指
定領域１３のうちＰ型基板領域１２のデータが存在しな
い領域は全てＮウエル１４を形成するように図形演算を
施してマスクを作成する。その後は実施例１の場合と同
様である。
場合は、先ず、所望するＰＮ接合容量１７が得られる面
積にＰ型基板領域１２の面積を足した面積の領域を、Ｎ
ウエル指定領域１３とするデータを入力しておき、Ｎチ
ャネルトランジスタ２２を製造すべき領域はＰ型基板領
域１２とするデータを入力しておく。そしてＮウエル指
定領域１３のうちＰ型基板領域１２のデータが存在しな
い領域は全てＮウエル１４を形成するように図形演算を
施してマスクを作成する。その後は実施例１の場合と同
様である。
【００３２】Ｐ型半導体基板１とＮウエル１４との接合
面積を増大させると、ＰＮ接合容量１７を増大させるこ
とができる一方、動作時の消費電力量が増大する。本実
施例の半導体集積回路装置は、消費電力量及びＰＮ接合
容量１７の両方を考慮してＮウエル指定領域１３が設定
されている。従ってノイズが所望する程度に除去される
ので誤動作を防止することができ、且つ所定範囲内の消
費電力で動作させることができる。
面積を増大させると、ＰＮ接合容量１７を増大させるこ
とができる一方、動作時の消費電力量が増大する。本実
施例の半導体集積回路装置は、消費電力量及びＰＮ接合
容量１７の両方を考慮してＮウエル指定領域１３が設定
されている。従ってノイズが所望する程度に除去される
ので誤動作を防止することができ、且つ所定範囲内の消
費電力で動作させることができる。
【００３３】なお本実施例では、Ｎウエル１４の外枠を
限定するＮウエル指定領域１３を指定しているが、逆に
Ｎウエル１４を形成しないでＰ型半導体基板１を残す領
域を指定することとしてもよい。
限定するＮウエル指定領域１３を指定しているが、逆に
Ｎウエル１４を形成しないでＰ型半導体基板１を残す領
域を指定することとしてもよい。
【００３４】実施例３．図５は、本発明に係る半導体集
積回路装置の実施例３を示す断面構造図であり、ダブル
ウエル構造の場合を示す。低濃度のＰ型半導体基板１９
の、Ｎチャネルトランジスタ２２の形成領域にはＰウエ
ル１８が形成されており、その他の領域にはＮウエル１
４が形成されている。その他の構成は図２に示すものと
同様であり、同符号を付して説明を省略する。
積回路装置の実施例３を示す断面構造図であり、ダブル
ウエル構造の場合を示す。低濃度のＰ型半導体基板１９
の、Ｎチャネルトランジスタ２２の形成領域にはＰウエ
ル１８が形成されており、その他の領域にはＮウエル１
４が形成されている。その他の構成は図２に示すものと
同様であり、同符号を付して説明を省略する。
【００３５】このような構成の半導体集積回路装置は、
従来の設計において、既にＰウエル１８形成用の設計デ
ータが入力されているので、この設計データに基づいて
Ｐウエル１８を形成し、それ以外の部分にＮウエル１４
を形成する。そしてその後は実施例１の場合と同様の製
造プロセスにて各素子を作成する。このように本発明は
ダブルウエル構造の半導体集積回路装置にも適用するこ
とができ、実施例１と同様の効果が得られる。また設計
データは従来のものを使用することが可能である。
従来の設計において、既にＰウエル１８形成用の設計デ
ータが入力されているので、この設計データに基づいて
Ｐウエル１８を形成し、それ以外の部分にＮウエル１４
を形成する。そしてその後は実施例１の場合と同様の製
造プロセスにて各素子を作成する。このように本発明は
ダブルウエル構造の半導体集積回路装置にも適用するこ
とができ、実施例１と同様の効果が得られる。また設計
データは従来のものを使用することが可能である。
【００３６】なおＰ型半導体基板１に替えてＮ型半導体
基板を使用する場合は、ＶccをＶssに、ＶssをＶccに、
Ｐ型をＮ型に、Ｎ型をＰ型に夫々読みかえればよい。
基板を使用する場合は、ＶccをＶssに、ＶssをＶccに、
Ｐ型をＮ型に、Ｎ型をＰ型に夫々読みかえればよい。
【００３７】
【発明の効果】以上のように本発明に係る半導体集積回
路装置は、他導電型半導体素子の形成領域を除く領域に
他導電型半導体層を形成してあるので、一導電型半導体
基板と他導電型半導体層との接合面積が従来よりも大幅
に増大する。これにより接合容量が増大し、ノイズが吸
収，除去されるので、装置の誤動作を防止することが可
能である。また他導電型半導体素子を形成すべき領域を
除く領域に、適当な面積で他導電型半導体層を形成した
場合は、所望する接合容量が得られ、かつ所定範囲内の
消費電力で動作させることができる。さらに本発明方法
では、所望する接合容量が得られ、かつ接合面積の増大
による消費電力の増大を許容範囲内となるように調整し
て、他導電型半導体層の外枠を限定する特定領域を設定
することができる。これによりノイズ及び消費電力が所
定範囲内である半導体集積回路装置を製造することがで
きる等、本発明は優れた効果を奏する。
路装置は、他導電型半導体素子の形成領域を除く領域に
他導電型半導体層を形成してあるので、一導電型半導体
基板と他導電型半導体層との接合面積が従来よりも大幅
に増大する。これにより接合容量が増大し、ノイズが吸
収，除去されるので、装置の誤動作を防止することが可
能である。また他導電型半導体素子を形成すべき領域を
除く領域に、適当な面積で他導電型半導体層を形成した
場合は、所望する接合容量が得られ、かつ所定範囲内の
消費電力で動作させることができる。さらに本発明方法
では、所望する接合容量が得られ、かつ接合面積の増大
による消費電力の増大を許容範囲内となるように調整し
て、他導電型半導体層の外枠を限定する特定領域を設定
することができる。これによりノイズ及び消費電力が所
定範囲内である半導体集積回路装置を製造することがで
きる等、本発明は優れた効果を奏する。
【図１】 本発明に係る半導体集積回路装置の実施例１
を示す平面図である。
を示す平面図である。
【図２】 図１のII−II線における断面構造図である。
【図３】 本発明に係る半導体集積回路装置の実施例２
を示す平面図である。
を示す平面図である。
【図４】 図３のIV−IV線における断面構造図である。
【図５】 本発明に係る半導体集積回路装置の実施例３
を示す平面図である。
を示す平面図である。
【図６】 半導体基板上にＣＭＯＳインバータが形成さ
れた従来の半導体集積回路装置を示す平面図である。
れた従来の半導体集積回路装置を示す平面図である。
【図７】 図５のVI−VI線における断面構造図である。
【図８】 ダブルウエル構造の従来の半導体集積回路装
置を示す平面図である。
置を示す平面図である。
１ Ｐ型半導体基板、３ Ｖcc配線、４ Ｖss配線、５
Ｐ型拡散層、６ Ｎ型拡散層、１０ Ｎ型拡散層、１
１ Ｐ型拡散層、１２ Ｐ型基板領域、１４ Ｎウエ
ル、２１ Ｐチャネルトランジスタ、２２ Ｎチャネル
トランジスタ。
Ｐ型拡散層、６ Ｎ型拡散層、１０ Ｎ型拡散層、１
１ Ｐ型拡散層、１２ Ｐ型基板領域、１４ Ｎウエ
ル、２１ Ｐチャネルトランジスタ、２２ Ｎチャネル
トランジスタ。
Claims (4)
- 【請求項１】 一導電型半導体基板に、一導電型半導体
素子及び他導電型半導体素子を備え、前記一導電型半導
体素子の形成領域の前記一導電型半導体基板に他導電型
半導体層が形成されている半導体集積回路装置におい
て、前記他導電型半導体素子の形成領域を除く領域の一
部又は全ての前記一導電型半導体基板に前記他導電型半
導体層が形成されていることを特徴とする半導体集積回
路装置。 - 【請求項２】 半導体素子は電界効果型トランジスタで
あることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 一導電型半導体基板に部分的に他導電型
半導体層を形成し、該他導電型半導体層に一導電型半導
体素子を形成し、前記他導電型半導体層が形成されてい
ない領域の前記一導電型半導体基板に他導電型半導体素
子を形成して半導体集積回路装置を製造する方法におい
て、前記他導電型半導体素子の形成領域を除く領域全て
の前記一導電型半導体基板に前記他導電型半導体層を形
成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 一導電型半導体基板に部分的に他導電型
半導体層を形成し、該他導電型半導体層に一導電型半導
体素子を形成し、前記他導電型半導体層が形成されてい
ない領域の前記一導電型半導体基板に他導電型半導体素
子を形成して半導体集積回路装置を製造する方法におい
て、前記他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、前記他導電型半導体素子の
形成領域を除く領域の前記一導電型半導体基板に前記他
導電型半導体層を形成することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204023A JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
| US08/857,467 US5910674A (en) | 1994-08-29 | 1997-05-16 | Semiconductor integrated circuit device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204023A JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870050A true JPH0870050A (ja) | 1996-03-12 |
Family
ID=16483487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204023A Pending JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5910674A (ja) |
| JP (1) | JPH0870050A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211741A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor device |
| JPS57149765A (en) * | 1982-02-17 | 1982-09-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS59117148A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6451649A (en) * | 1987-08-24 | 1989-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2841398B2 (ja) * | 1988-12-05 | 1998-12-24 | 日本電気株式会社 | Ｃｍｏｓ集積回路 |
| JPH0332052A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5239197A (en) * | 1990-01-29 | 1993-08-24 | Matsushita Electronics Corporation | Non-volatile memory device and transistor circuits on the same chip |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2953482B2 (ja) * | 1992-01-17 | 1999-09-27 | 日本電気株式会社 | Ｃｍｏｓ集積回路 |
| JP3075892B2 (ja) * | 1993-07-09 | 2000-08-14 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-08-29 JP JP6204023A patent/JPH0870050A/ja active Pending
-
1997
- 1997-05-16 US US08/857,467 patent/US5910674A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5910674A (en) | 1999-06-08 |
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