JPH0870050A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0870050A JPH0870050A JP6204023A JP20402394A JPH0870050A JP H0870050 A JPH0870050 A JP H0870050A JP 6204023 A JP6204023 A JP 6204023A JP 20402394 A JP20402394 A JP 20402394A JP H0870050 A JPH0870050 A JP H0870050A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】 充分な接合容量が得られる半導体集積回路装
置及びその製造方法を提供すること。 【構成】 P型半導体基板1上の、Nチャネルトランジ
スタ22の形成領域はP型基板領域12となしてある。
そしてこのP型基板領域12を除く部分にはNウエル1
4が形成されている。Vcc配線3とN型拡散層10及び
P型拡散層5とがコンタクトホール9により接続され、
Vss配線4とN型拡散層6及びP型拡散層11とがコン
タクトホール9により接続されている。
置及びその製造方法を提供すること。 【構成】 P型半導体基板1上の、Nチャネルトランジ
スタ22の形成領域はP型基板領域12となしてある。
そしてこのP型基板領域12を除く部分にはNウエル1
4が形成されている。Vcc配線3とN型拡散層10及び
P型拡散層5とがコンタクトホール9により接続され、
Vss配線4とN型拡散層6及びP型拡散層11とがコン
タクトホール9により接続されている。
Description
【0001】
【産業上の利用分野】本発明は、CMOS等の半導体回
路が集積された半導体集積回路装置及びその製造方法に
関する。
路が集積された半導体集積回路装置及びその製造方法に
関する。
【0002】
【従来の技術】図6は、半導体基板上にCMOSインバ
ータが形成された従来の半導体集積回路装置を示す平面
図であり、図7はこのVI−VI線における断面構造図であ
る。図中1はP型半導体基板であり、P型半導体基板1
上の、Pチャネルトランジスタ21の形成領域にはNウ
エル2が形成されている。図7においてNウエル2内の
左側部分にはその上に形成されるVcc配線3とNウエル
2とを効率良く接続するためのN型拡散層10が形成さ
れており、その右側にはPチャネルトランジスタ21の
P型拡散層5が形成されている。
ータが形成された従来の半導体集積回路装置を示す平面
図であり、図7はこのVI−VI線における断面構造図であ
る。図中1はP型半導体基板であり、P型半導体基板1
上の、Pチャネルトランジスタ21の形成領域にはNウ
エル2が形成されている。図7においてNウエル2内の
左側部分にはその上に形成されるVcc配線3とNウエル
2とを効率良く接続するためのN型拡散層10が形成さ
れており、その右側にはPチャネルトランジスタ21の
P型拡散層5が形成されている。
【0003】図7においてNウエル2が形成されていな
いP型半導体基板1には、Nチャネルトランジスタ22
のN型拡散層6が形成されており、その右側にはその上
に形成されるVss配線4とP型半導体基板1とを効率良
く接続するためのP型拡散層11が形成されている。こ
れらN型拡散層10,P型拡散層5,N型拡散層6,P
型拡散層11間及び両側には絶縁膜16が形成され、そ
の上には絶縁層15が形成されている。Vcc配線3とN
型拡散層10及びP型拡散層5とがコンタクトホール9
により接続されており、Vss配線4とN型拡散層6及び
P型拡散層11とがコンタクトホール9接続されてい
る。
いP型半導体基板1には、Nチャネルトランジスタ22
のN型拡散層6が形成されており、その右側にはその上
に形成されるVss配線4とP型半導体基板1とを効率良
く接続するためのP型拡散層11が形成されている。こ
れらN型拡散層10,P型拡散層5,N型拡散層6,P
型拡散層11間及び両側には絶縁膜16が形成され、そ
の上には絶縁層15が形成されている。Vcc配線3とN
型拡散層10及びP型拡散層5とがコンタクトホール9
により接続されており、Vss配線4とN型拡散層6及び
P型拡散層11とがコンタクトホール9接続されてい
る。
【0004】また図6の符号7はPチャネルトランジス
タ21及びNチャネルトランジスタ22のゲートであ
り、ポリシリコンで形成されている。さらに符号8はP
チャネルトランジスタ21及びNチャネルトランジスタ
22のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
8とはコンタクトホール9にて接続されている。
タ21及びNチャネルトランジスタ22のゲートであ
り、ポリシリコンで形成されている。さらに符号8はP
チャネルトランジスタ21及びNチャネルトランジスタ
22のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
8とはコンタクトホール9にて接続されている。
【0005】以上の如き構成の従来の半導体集積回路装
置の製造方法について述べる。先ず設計時において、P
チャネルトランジスタ21の形成領域にNウエルデータ
を設計データとして入力しておき、このNウエルデータ
が存在する部分にNウエル2を形成するためのマスクを
作成する。そしてこのマスクを使用してNウエル2を形
成する。その後、通常の製造プロセスにて、Nウエル2
が形成されているPチャネルトランジスタ21の形成領
域にはPチャネルトランジスタ21を作成し、Nウエル
2が形成されていないNチャネルトランジスタ22の形
成領域にはNチャネルトランジスタ22を作成する。
置の製造方法について述べる。先ず設計時において、P
チャネルトランジスタ21の形成領域にNウエルデータ
を設計データとして入力しておき、このNウエルデータ
が存在する部分にNウエル2を形成するためのマスクを
作成する。そしてこのマスクを使用してNウエル2を形
成する。その後、通常の製造プロセスにて、Nウエル2
が形成されているPチャネルトランジスタ21の形成領
域にはPチャネルトランジスタ21を作成し、Nウエル
2が形成されていないNチャネルトランジスタ22の形
成領域にはNチャネルトランジスタ22を作成する。
【0006】図8は、従来の他の半導体集積回路装置を
示す断面構造図であり、P,N両ウエル(ダブルウエ
ル)構造の場合を示す。低濃度のP型半導体基板19
の、Pチャネルトランジスタ21の形成領域にはNウエ
ル2が形成されており、Nチャネルトランジスタ22の
形成領域にはPウエル18が形成されている。その他の
構成は図7に示すものと同様である。
示す断面構造図であり、P,N両ウエル(ダブルウエ
ル)構造の場合を示す。低濃度のP型半導体基板19
の、Pチャネルトランジスタ21の形成領域にはNウエ
ル2が形成されており、Nチャネルトランジスタ22の
形成領域にはPウエル18が形成されている。その他の
構成は図7に示すものと同様である。
【0007】このような構成の半導体集積回路装置は、
Pチャネルトランジスタ21の形成領域にNウエルデー
タを設計データとして入力しておき、Nチャネルトラン
ジスタ22の形成領域にPウエルデータを設計データと
して入力しておく。これら設計データに基づいてNウエ
ル2,Pウエル18を形成する。そしてその後は上述の
場合と同様、通常の製造プロセスにて各素子を作成す
る。
Pチャネルトランジスタ21の形成領域にNウエルデー
タを設計データとして入力しておき、Nチャネルトラン
ジスタ22の形成領域にPウエルデータを設計データと
して入力しておく。これら設計データに基づいてNウエ
ル2,Pウエル18を形成する。そしてその後は上述の
場合と同様、通常の製造プロセスにて各素子を作成す
る。
【0008】
【発明が解決しようとする課題】以上の如き構成の従来
の半導体集積回路装置は、P型半導体基板1上において
Pチャネルトランジスタ21を形成すべき領域にのみN
ウエル2を形成して、Vcc−Vss間にPチャネルトラン
ジスタ21及びNチャネルトランジスタ22を有するイ
ンバータを形成している。ここでNウエル2はP型半導
体基板1の一部(例えば 1/4〜1/3)にしか形成されてい
ないので、接合面積が小さく、P型半導体基板1とNウ
エル2との間のPN接合容量17は小さい。
の半導体集積回路装置は、P型半導体基板1上において
Pチャネルトランジスタ21を形成すべき領域にのみN
ウエル2を形成して、Vcc−Vss間にPチャネルトラン
ジスタ21及びNチャネルトランジスタ22を有するイ
ンバータを形成している。ここでNウエル2はP型半導
体基板1の一部(例えば 1/4〜1/3)にしか形成されてい
ないので、接合面積が小さく、P型半導体基板1とNウ
エル2との間のPN接合容量17は小さい。
【0009】このようにPN接合容量17が小さい構成
の半導体集積回路装置において、Vcc配線3又はVss配
線4にノイズが発生した場合、Vcc配線3又はVss配線
4の電位変動は吸収されにくく、回路の誤動作が発生し
易い。図6,7ではNウエル方式の場合を示している
が、P,N両ウエル方式の場合でも同様の問題がある。
の半導体集積回路装置において、Vcc配線3又はVss配
線4にノイズが発生した場合、Vcc配線3又はVss配線
4の電位変動は吸収されにくく、回路の誤動作が発生し
易い。図6,7ではNウエル方式の場合を示している
が、P,N両ウエル方式の場合でも同様の問題がある。
【0010】このような問題の解決を図る公知技術とし
ては以下のようなものがある。特開昭57−211741号公報
には、ノイズを抑制する寄生容量を形成するために、ボ
ンディングパッド部の直下に半導体基板とは逆導電型の
半導体領域が形成された半導体装置が開示されている。
また特開昭59−117148号公報には、ノイズの影響を低減
するために、電源配線が半導体基板,及び半導体基板と
PN接合を形成する半導体領域に接続されている半導体
集積回路装置が開示されている。
ては以下のようなものがある。特開昭57−211741号公報
には、ノイズを抑制する寄生容量を形成するために、ボ
ンディングパッド部の直下に半導体基板とは逆導電型の
半導体領域が形成された半導体装置が開示されている。
また特開昭59−117148号公報には、ノイズの影響を低減
するために、電源配線が半導体基板,及び半導体基板と
PN接合を形成する半導体領域に接続されている半導体
集積回路装置が開示されている。
【0011】さらに特開平3-32052号公報には、ノイズ
を緩和し回路の誤動作を防止するために、ソース・ドレ
イン拡散,ウェル拡散間の拡散容量を配線領域に形成
し、この拡散容量を電源配線又はグランド配線に接続さ
れている半導体集積回路が開示されている。さらに特開
平2−153562号公報には、電源配線又は接地配線に発生
するノイズの影響を低減するために、P(又はN)型半
導体基板に選択的に設けられており、電源配線又は接地
配線に接続されたN(又はP)型拡散層、又はN(又は
P)型のウェルに選択的に設けられており、電源配線又
は接地配線に接続されたP(又はN)型拡散層を配線領
域に備えるCMOS集積回路が開示されている。
を緩和し回路の誤動作を防止するために、ソース・ドレ
イン拡散,ウェル拡散間の拡散容量を配線領域に形成
し、この拡散容量を電源配線又はグランド配線に接続さ
れている半導体集積回路が開示されている。さらに特開
平2−153562号公報には、電源配線又は接地配線に発生
するノイズの影響を低減するために、P(又はN)型半
導体基板に選択的に設けられており、電源配線又は接地
配線に接続されたN(又はP)型拡散層、又はN(又は
P)型のウェルに選択的に設けられており、電源配線又
は接地配線に接続されたP(又はN)型拡散層を配線領
域に備えるCMOS集積回路が開示されている。
【0012】本発明は、斯かる事情に鑑みてなされたも
のであり、他導電型半導体素子を形成すべき領域を除く
部分に他導電型半導体層が形成されていることにより、
充分な接合容量が得られる半導体集積回路装置及びその
製造方法を提供することを目的とする。
のであり、他導電型半導体素子を形成すべき領域を除く
部分に他導電型半導体層が形成されていることにより、
充分な接合容量が得られる半導体集積回路装置及びその
製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】第1発明に係る半導体集
積回路装置は、他導電型半導体素子の形成領域を除く領
域の一部又は全ての一導電型半導体基板に他導電型半導
体層が形成されていることを特徴とする。
積回路装置は、他導電型半導体素子の形成領域を除く領
域の一部又は全ての一導電型半導体基板に他導電型半導
体層が形成されていることを特徴とする。
【0014】第2発明に係る半導体集積回路装置は、第
1発明において、半導体素子は電界効果型トランジスタ
であることを特徴とする。
1発明において、半導体素子は電界効果型トランジスタ
であることを特徴とする。
【0015】第3発明に係る半導体集積回路装置の製造
方法は、他導電型半導体層の形成領域を除く領域全ての
一導電型半導体基板に他導電型半導体層を形成すること
を特徴とする。
方法は、他導電型半導体層の形成領域を除く領域全ての
一導電型半導体基板に他導電型半導体層を形成すること
を特徴とする。
【0016】第4発明に係る半導体集積回路装置の製造
方法は、他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、他導電型半導体素子の形成
領域を除く領域の一導電型半導体基板に前記他導電型半
導体層を形成することを特徴とする。
方法は、他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、他導電型半導体素子の形成
領域を除く領域の一導電型半導体基板に前記他導電型半
導体層を形成することを特徴とする。
【0017】
【作用】第1発明において、他導電型半導体素子を形成
すべき領域を除く領域の全てに他導電型半導体層を形成
した場合は、一導電型半導体基板と他導電型半導体層と
の接合面積が従来よりも大幅に増大する。これにより接
合容量が増大する。
すべき領域を除く領域の全てに他導電型半導体層を形成
した場合は、一導電型半導体基板と他導電型半導体層と
の接合面積が従来よりも大幅に増大する。これにより接
合容量が増大する。
【0018】また他導電型半導体素子を形成すべき領域
を除く領域の一部に他導電型半導体層を形成した場合
は、上述の場合より消費電力を低減させることができ
る。この面積は所望する接合容量が得られ、かつ所定範
囲内の消費電力で動作し得る範囲に設定してある。
を除く領域の一部に他導電型半導体層を形成した場合
は、上述の場合より消費電力を低減させることができ
る。この面積は所望する接合容量が得られ、かつ所定範
囲内の消費電力で動作し得る範囲に設定してある。
【0019】第2発明にあっては、第1発明の半導体集
積回路装置を、例えばCMOS方式のもので実現するこ
とができる。
積回路装置を、例えばCMOS方式のもので実現するこ
とができる。
【0020】第3発明にあっては、接合容量が大きい半
導体集積回路装置を製造することができる。
導体集積回路装置を製造することができる。
【0021】第4発明にあっては、特定領域のうち他導
電型半導体素子を形成すべき領域を除く部分の面積を、
所望する接合容量が得られ、かつ接合面積の増大による
消費電力の増大を許容範囲内となるように設定すること
により、ノイズ及び消費電力が所定範囲内である半導体
集積回路装置を製造することができる。
電型半導体素子を形成すべき領域を除く部分の面積を、
所望する接合容量が得られ、かつ接合面積の増大による
消費電力の増大を許容範囲内となるように設定すること
により、ノイズ及び消費電力が所定範囲内である半導体
集積回路装置を製造することができる。
【0022】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。 実施例1.図1は、本発明に係る半導体集積回路装置の
実施例1を示す平面図であり、図2はこのII−II線にお
ける断面構造図である。図中1はP型半導体基板であ
り、P型半導体基板1上の、Nチャネルトランジスタ2
2の形成領域はP型基板領域12となしてある。そして
このP型基板領域12を除く部分にはNウエル14を形
成してある。図2において左側のNウエル14内の左側
部分にはその上に形成されるVcc配線3とNウエル14
とを効率良く接続するためのN型拡散層10が形成され
ており、その右側にはPチャネルトランジスタ21のP
型拡散層5が形成されている。
き具体的に説明する。 実施例1.図1は、本発明に係る半導体集積回路装置の
実施例1を示す平面図であり、図2はこのII−II線にお
ける断面構造図である。図中1はP型半導体基板であ
り、P型半導体基板1上の、Nチャネルトランジスタ2
2の形成領域はP型基板領域12となしてある。そして
このP型基板領域12を除く部分にはNウエル14を形
成してある。図2において左側のNウエル14内の左側
部分にはその上に形成されるVcc配線3とNウエル14
とを効率良く接続するためのN型拡散層10が形成され
ており、その右側にはPチャネルトランジスタ21のP
型拡散層5が形成されている。
【0023】図2においてNウエル14が形成されてい
ないP型半導体基板1には、Nチャネルトランジスタ2
2のN型拡散層6が形成されており、その右側にはその
上に形成されるVss配線4とP型半導体基板1とを効率
良く接続するためのP型拡散層11が形成されている。
これらN型拡散層10,P型拡散層5,N型拡散層6,
P型拡散層11間及び両側には絶縁膜16が形成され、
その上には絶縁層15が形成されている。Vcc配線3と
N型拡散層10及びP型拡散層5とがコンタクトホール
9により接続されており、Vss配線4とN型拡散層6及
びP型拡散層11とがコンタクトホール9により接続さ
れている。
ないP型半導体基板1には、Nチャネルトランジスタ2
2のN型拡散層6が形成されており、その右側にはその
上に形成されるVss配線4とP型半導体基板1とを効率
良く接続するためのP型拡散層11が形成されている。
これらN型拡散層10,P型拡散層5,N型拡散層6,
P型拡散層11間及び両側には絶縁膜16が形成され、
その上には絶縁層15が形成されている。Vcc配線3と
N型拡散層10及びP型拡散層5とがコンタクトホール
9により接続されており、Vss配線4とN型拡散層6及
びP型拡散層11とがコンタクトホール9により接続さ
れている。
【0024】また図1の符号7はPチャネルトランジス
タ21及びNチャネルトランジスタ22のゲートであ
り、ポリシリコンで形成されている。さらに符号8はP
チャネルトランジスタ21及びNチャネルトランジスタ
22のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
8とはコンタクトホール9にて接続されている。
タ21及びNチャネルトランジスタ22のゲートであ
り、ポリシリコンで形成されている。さらに符号8はP
チャネルトランジスタ21及びNチャネルトランジスタ
22のドレインを接続するための出力配線でありアルミ
ニウムにて形成されている。各ドレイン領域と出力配線
8とはコンタクトホール9にて接続されている。
【0025】以上の如き構成の半導体集積回路装置の製
造方法について説明する。パターン設計時、Nチャネル
トランジスタ22の形成領域をP型基板領域12とする
設計データを入力する。マスクを作成する際、先ず半導
体集積回路装置全体領域からP型基板領域12のデータ
を除外する図形演算を行う。この図形演算後のデータ、
即ちP型基板領域12のデータが存在しない領域の全て
のデータを使ってNウエル14形成用マスクを作成す
る。その他のマスクは設計データも従来と同様の設計デ
ータに基づき作成する。
造方法について説明する。パターン設計時、Nチャネル
トランジスタ22の形成領域をP型基板領域12とする
設計データを入力する。マスクを作成する際、先ず半導
体集積回路装置全体領域からP型基板領域12のデータ
を除外する図形演算を行う。この図形演算後のデータ、
即ちP型基板領域12のデータが存在しない領域の全て
のデータを使ってNウエル14形成用マスクを作成す
る。その他のマスクは設計データも従来と同様の設計デ
ータに基づき作成する。
【0026】先ずNウエル14形成用のマスクを使用し
イオン注入法にてP型半導体基板1にNウエル14を形
成する。次にN型拡散層10,P型拡散層5,N型拡散
層6,P型拡散層11間を分離するための適宜位置に絶
縁膜16を熱酸化法にて成膜する。そして絶縁膜16が
形成されていない位置であり、P型とする部分にはイオ
ン注入によりP型不純物(B;ボロン)を拡散し、N型
とする部分にはイオン注入によりN型不純物(P;リ
ン)を拡散する。その後、絶縁層15を全面に形成し、
N型拡散層10,P型拡散層5,N型拡散層6及びP型
拡散層11の上方にコンタクトホール9を設ける。Pチ
ャネルトランジスタ21の形成領域の適宜位置にAl蒸
着,エッチングを施してVcc配線3を形成し、Nチャネ
ルトランジスタ22の形成領域の適宜位置に同様にVss
配線4を形成する。
イオン注入法にてP型半導体基板1にNウエル14を形
成する。次にN型拡散層10,P型拡散層5,N型拡散
層6,P型拡散層11間を分離するための適宜位置に絶
縁膜16を熱酸化法にて成膜する。そして絶縁膜16が
形成されていない位置であり、P型とする部分にはイオ
ン注入によりP型不純物(B;ボロン)を拡散し、N型
とする部分にはイオン注入によりN型不純物(P;リ
ン)を拡散する。その後、絶縁層15を全面に形成し、
N型拡散層10,P型拡散層5,N型拡散層6及びP型
拡散層11の上方にコンタクトホール9を設ける。Pチ
ャネルトランジスタ21の形成領域の適宜位置にAl蒸
着,エッチングを施してVcc配線3を形成し、Nチャネ
ルトランジスタ22の形成領域の適宜位置に同様にVss
配線4を形成する。
【0027】本発明に係る半導体集積回路装置は、この
ようにウエル形成用マスク作成時に行う図形処理を追加
するのみで従来と同様の設計を行うことができ、その
後、従来と全く同様の製造プロセスを使用して製造する
ことができる。
ようにウエル形成用マスク作成時に行う図形処理を追加
するのみで従来と同様の設計を行うことができ、その
後、従来と全く同様の製造プロセスを使用して製造する
ことができる。
【0028】例えば図1,5に示す如く、Pチャネルト
ランジスタ21の形成面積とNチャネルトランジスタ2
2の形成面積とが略等しく、夫々の形成面積が1/4で
あった場合は、PN接合面積は、1/4から3/4へと
3倍の大きさになる。Pチャネルトランジスタ21及び
Nチャネルトランジスタ22の形成面積がP型半導体基
板1の全面積に占める割合が小さい半導体集積回路装置
ほど、本発明の使用により得られる効果は大きい。
ランジスタ21の形成面積とNチャネルトランジスタ2
2の形成面積とが略等しく、夫々の形成面積が1/4で
あった場合は、PN接合面積は、1/4から3/4へと
3倍の大きさになる。Pチャネルトランジスタ21及び
Nチャネルトランジスタ22の形成面積がP型半導体基
板1の全面積に占める割合が小さい半導体集積回路装置
ほど、本発明の使用により得られる効果は大きい。
【0029】このようにPN接合面積が大きくなると、
それに比例してPN接合容量も大きくなる。これにより
Vcc配線3又はVss配線4にノイズが発生した場合、以
下の如き作用により、Vcc配線3又はVss配線4の電位
変動は吸収され易くなる。電源電圧は一定の直流電圧で
あるのに対し、ノイズは電流の急激な変化である。Vcc
配線3,Vss配線4間にコンデンサが接続されている
と、時間的に急激に変化する電流はコンデンサにて吸収
される。コンデンサは交流電流は流すが直流電流は流さ
ないので、この電流の交流成分は等価的に流れるが、直
流成分は阻止される。従ってVcc配線3又はVss配線4
に接続されている回路へのノイズの影響は大幅に削減さ
れる。これにより回路の誤動作を防止することができ
る。
それに比例してPN接合容量も大きくなる。これにより
Vcc配線3又はVss配線4にノイズが発生した場合、以
下の如き作用により、Vcc配線3又はVss配線4の電位
変動は吸収され易くなる。電源電圧は一定の直流電圧で
あるのに対し、ノイズは電流の急激な変化である。Vcc
配線3,Vss配線4間にコンデンサが接続されている
と、時間的に急激に変化する電流はコンデンサにて吸収
される。コンデンサは交流電流は流すが直流電流は流さ
ないので、この電流の交流成分は等価的に流れるが、直
流成分は阻止される。従ってVcc配線3又はVss配線4
に接続されている回路へのノイズの影響は大幅に削減さ
れる。これにより回路の誤動作を防止することができ
る。
【0030】実施例2.図3は、本発明に係る半導体集
積回路装置の実施例2を示す平面図であり、図4はこの
IV−IV線における断面構造図である。本実施例では、P
型半導体基板1にNウエル指定領域13を設定してあ
り、Nウエル指定領域13のうち、P型基板領域12を
除く領域にNウエル14が形成されている。その他の構
成は図1,2に示すもの同様であり、同符号を付して説
明を省略する。
積回路装置の実施例2を示す平面図であり、図4はこの
IV−IV線における断面構造図である。本実施例では、P
型半導体基板1にNウエル指定領域13を設定してあ
り、Nウエル指定領域13のうち、P型基板領域12を
除く領域にNウエル14が形成されている。その他の構
成は図1,2に示すもの同様であり、同符号を付して説
明を省略する。
【0031】本実施例の半導体集積回路装置を製造する
場合は、先ず、所望するPN接合容量17が得られる面
積にP型基板領域12の面積を足した面積の領域を、N
ウエル指定領域13とするデータを入力しておき、Nチ
ャネルトランジスタ22を製造すべき領域はP型基板領
域12とするデータを入力しておく。そしてNウエル指
定領域13のうちP型基板領域12のデータが存在しな
い領域は全てNウエル14を形成するように図形演算を
施してマスクを作成する。その後は実施例1の場合と同
様である。
場合は、先ず、所望するPN接合容量17が得られる面
積にP型基板領域12の面積を足した面積の領域を、N
ウエル指定領域13とするデータを入力しておき、Nチ
ャネルトランジスタ22を製造すべき領域はP型基板領
域12とするデータを入力しておく。そしてNウエル指
定領域13のうちP型基板領域12のデータが存在しな
い領域は全てNウエル14を形成するように図形演算を
施してマスクを作成する。その後は実施例1の場合と同
様である。
【0032】P型半導体基板1とNウエル14との接合
面積を増大させると、PN接合容量17を増大させるこ
とができる一方、動作時の消費電力量が増大する。本実
施例の半導体集積回路装置は、消費電力量及びPN接合
容量17の両方を考慮してNウエル指定領域13が設定
されている。従ってノイズが所望する程度に除去される
ので誤動作を防止することができ、且つ所定範囲内の消
費電力で動作させることができる。
面積を増大させると、PN接合容量17を増大させるこ
とができる一方、動作時の消費電力量が増大する。本実
施例の半導体集積回路装置は、消費電力量及びPN接合
容量17の両方を考慮してNウエル指定領域13が設定
されている。従ってノイズが所望する程度に除去される
ので誤動作を防止することができ、且つ所定範囲内の消
費電力で動作させることができる。
【0033】なお本実施例では、Nウエル14の外枠を
限定するNウエル指定領域13を指定しているが、逆に
Nウエル14を形成しないでP型半導体基板1を残す領
域を指定することとしてもよい。
限定するNウエル指定領域13を指定しているが、逆に
Nウエル14を形成しないでP型半導体基板1を残す領
域を指定することとしてもよい。
【0034】実施例3.図5は、本発明に係る半導体集
積回路装置の実施例3を示す断面構造図であり、ダブル
ウエル構造の場合を示す。低濃度のP型半導体基板19
の、Nチャネルトランジスタ22の形成領域にはPウエ
ル18が形成されており、その他の領域にはNウエル1
4が形成されている。その他の構成は図2に示すものと
同様であり、同符号を付して説明を省略する。
積回路装置の実施例3を示す断面構造図であり、ダブル
ウエル構造の場合を示す。低濃度のP型半導体基板19
の、Nチャネルトランジスタ22の形成領域にはPウエ
ル18が形成されており、その他の領域にはNウエル1
4が形成されている。その他の構成は図2に示すものと
同様であり、同符号を付して説明を省略する。
【0035】このような構成の半導体集積回路装置は、
従来の設計において、既にPウエル18形成用の設計デ
ータが入力されているので、この設計データに基づいて
Pウエル18を形成し、それ以外の部分にNウエル14
を形成する。そしてその後は実施例1の場合と同様の製
造プロセスにて各素子を作成する。このように本発明は
ダブルウエル構造の半導体集積回路装置にも適用するこ
とができ、実施例1と同様の効果が得られる。また設計
データは従来のものを使用することが可能である。
従来の設計において、既にPウエル18形成用の設計デ
ータが入力されているので、この設計データに基づいて
Pウエル18を形成し、それ以外の部分にNウエル14
を形成する。そしてその後は実施例1の場合と同様の製
造プロセスにて各素子を作成する。このように本発明は
ダブルウエル構造の半導体集積回路装置にも適用するこ
とができ、実施例1と同様の効果が得られる。また設計
データは従来のものを使用することが可能である。
【0036】なおP型半導体基板1に替えてN型半導体
基板を使用する場合は、VccをVssに、VssをVccに、
P型をN型に、N型をP型に夫々読みかえればよい。
基板を使用する場合は、VccをVssに、VssをVccに、
P型をN型に、N型をP型に夫々読みかえればよい。
【0037】
【発明の効果】以上のように本発明に係る半導体集積回
路装置は、他導電型半導体素子の形成領域を除く領域に
他導電型半導体層を形成してあるので、一導電型半導体
基板と他導電型半導体層との接合面積が従来よりも大幅
に増大する。これにより接合容量が増大し、ノイズが吸
収,除去されるので、装置の誤動作を防止することが可
能である。また他導電型半導体素子を形成すべき領域を
除く領域に、適当な面積で他導電型半導体層を形成した
場合は、所望する接合容量が得られ、かつ所定範囲内の
消費電力で動作させることができる。さらに本発明方法
では、所望する接合容量が得られ、かつ接合面積の増大
による消費電力の増大を許容範囲内となるように調整し
て、他導電型半導体層の外枠を限定する特定領域を設定
することができる。これによりノイズ及び消費電力が所
定範囲内である半導体集積回路装置を製造することがで
きる等、本発明は優れた効果を奏する。
路装置は、他導電型半導体素子の形成領域を除く領域に
他導電型半導体層を形成してあるので、一導電型半導体
基板と他導電型半導体層との接合面積が従来よりも大幅
に増大する。これにより接合容量が増大し、ノイズが吸
収,除去されるので、装置の誤動作を防止することが可
能である。また他導電型半導体素子を形成すべき領域を
除く領域に、適当な面積で他導電型半導体層を形成した
場合は、所望する接合容量が得られ、かつ所定範囲内の
消費電力で動作させることができる。さらに本発明方法
では、所望する接合容量が得られ、かつ接合面積の増大
による消費電力の増大を許容範囲内となるように調整し
て、他導電型半導体層の外枠を限定する特定領域を設定
することができる。これによりノイズ及び消費電力が所
定範囲内である半導体集積回路装置を製造することがで
きる等、本発明は優れた効果を奏する。
【図1】 本発明に係る半導体集積回路装置の実施例1
を示す平面図である。
を示す平面図である。
【図2】 図1のII−II線における断面構造図である。
【図3】 本発明に係る半導体集積回路装置の実施例2
を示す平面図である。
を示す平面図である。
【図4】 図3のIV−IV線における断面構造図である。
【図5】 本発明に係る半導体集積回路装置の実施例3
を示す平面図である。
を示す平面図である。
【図6】 半導体基板上にCMOSインバータが形成さ
れた従来の半導体集積回路装置を示す平面図である。
れた従来の半導体集積回路装置を示す平面図である。
【図7】 図5のVI−VI線における断面構造図である。
【図8】 ダブルウエル構造の従来の半導体集積回路装
置を示す平面図である。
置を示す平面図である。
1 P型半導体基板、3 Vcc配線、4 Vss配線、5
P型拡散層、6 N型拡散層、10 N型拡散層、1
1 P型拡散層、12 P型基板領域、14 Nウエ
ル、21 Pチャネルトランジスタ、22 Nチャネル
トランジスタ。
P型拡散層、6 N型拡散層、10 N型拡散層、1
1 P型拡散層、12 P型基板領域、14 Nウエ
ル、21 Pチャネルトランジスタ、22 Nチャネル
トランジスタ。
Claims (4)
- 【請求項1】 一導電型半導体基板に、一導電型半導体
素子及び他導電型半導体素子を備え、前記一導電型半導
体素子の形成領域の前記一導電型半導体基板に他導電型
半導体層が形成されている半導体集積回路装置におい
て、前記他導電型半導体素子の形成領域を除く領域の一
部又は全ての前記一導電型半導体基板に前記他導電型半
導体層が形成されていることを特徴とする半導体集積回
路装置。 - 【請求項2】 半導体素子は電界効果型トランジスタで
あることを特徴とする請求項1記載の半導体集積回路装
置。 - 【請求項3】 一導電型半導体基板に部分的に他導電型
半導体層を形成し、該他導電型半導体層に一導電型半導
体素子を形成し、前記他導電型半導体層が形成されてい
ない領域の前記一導電型半導体基板に他導電型半導体素
子を形成して半導体集積回路装置を製造する方法におい
て、前記他導電型半導体素子の形成領域を除く領域全て
の前記一導電型半導体基板に前記他導電型半導体層を形
成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項4】 一導電型半導体基板に部分的に他導電型
半導体層を形成し、該他導電型半導体層に一導電型半導
体素子を形成し、前記他導電型半導体層が形成されてい
ない領域の前記一導電型半導体基板に他導電型半導体素
子を形成して半導体集積回路装置を製造する方法におい
て、前記他導電型半導体層の外枠を限定する特定領域を
設定し、該特定領域のうち、前記他導電型半導体素子の
形成領域を除く領域の前記一導電型半導体基板に前記他
導電型半導体層を形成することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6204023A JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
US08/857,467 US5910674A (en) | 1994-08-29 | 1997-05-16 | Semiconductor integrated circuit device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6204023A JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0870050A true JPH0870050A (ja) | 1996-03-12 |
Family
ID=16483487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6204023A Pending JPH0870050A (ja) | 1994-08-29 | 1994-08-29 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5910674A (ja) |
JP (1) | JPH0870050A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57211741A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor device |
JPS57149765A (en) * | 1982-02-17 | 1982-09-16 | Nec Corp | Semiconductor integrated circuit device |
JPS59117148A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置 |
JPS6451649A (en) * | 1987-08-24 | 1989-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
JP2841398B2 (ja) * | 1988-12-05 | 1998-12-24 | 日本電気株式会社 | Cmos集積回路 |
JPH0332052A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5239197A (en) * | 1990-01-29 | 1993-08-24 | Matsushita Electronics Corporation | Non-volatile memory device and transistor circuits on the same chip |
JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2953482B2 (ja) * | 1992-01-17 | 1999-09-27 | 日本電気株式会社 | Cmos集積回路 |
JP3075892B2 (ja) * | 1993-07-09 | 2000-08-14 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-08-29 JP JP6204023A patent/JPH0870050A/ja active Pending
-
1997
- 1997-05-16 US US08/857,467 patent/US5910674A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5910674A (en) | 1999-06-08 |
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