KR100495500B1 - 디지털/아날로그 변환기 - Google Patents

Abstract

본 발명은 다중 디지털 데이터 신호를 아날로그 신호로 변환하는 D/A변환기에 관한 것으로 스위칭 기법을 이용하여 아날로그 레벨을 생성하기 위해 필요한 저항의 수를 반으로 줄여, 저항간의 불일치로 인한 선형성 에러요인을 줄이고 집적회로내에서 차지하는 면적을 줄이는 효과를 갖도록 한다.

Description

디지털/아날로그 변환기{Digital to analog converter}

본 발명은 전자회로 설계 기술에 관한 것으로, 특히 디지털 신호를 아날로그로 변환하는 D/A 변환기에 관한 것이다.

기존에는 8비트의 D/A 변환기를 저항열을 이용하여 설계할 때 8비트 디지털 데이터에 해당되는 아날로그 값을 생성하기 위해 255개의 저항을 필요로 하였다.

도 1은 기존의 8비트 D/A 변환기의 구성을 나타낸 회로도이다.

도 1을 참조하면, 256레벨을 생성하기 위해 동일한 단위 저항 255개(R1∼R255)가 디지털 신호(11111111)에 해당되는 기준전압(V255)과 디지털 신호(00000000)에 해당되는 V0사이에 직렬로 연결되어 있다.

그리고, 디코더(1)는 디지털 신호(B0~B7)에 따라 특정 레벨의 아날로그 신호를 출력하고, 이 아날로그 신호는 버퍼(2)를 통해 버퍼링 되어 최종적인 아날로그 데이터로 출력된다. 참고적으로, 이하에서 언급된 디코더(1)는 디지털 신호(B0~B7)를 디코딩하기 위한 순수한 디코더 회로(다수의 논리 게이트로 구성됨)와 그 출력에 따라 특정 레벨의 아날로그 신호를 선택적으로 출력하기 위한 다수의 스위칭 소자로 이루어진다.

이 경우, 255개의 저항간의 균일성이 변환기의 선형특성을 결정하므로 단위저항의 편차를 최소화하기 위해 단위저항을 구현하는 레이어(Layer)를 선택할 때 면저항 변화가 적은 레이어를 선택하고 폭도 넓게 선택하여 공정 변화에 의한 편차를 최소화하여야 한다.

그런데, 이러한 종래의 D/A 변환기는 저항열이 차지하는 면적이 전체 변환기의 대부분의 면적을 차지하게 되는 문제점이 있다.

또한, 저항의 개수가 아날로그 레벨 수에 해당하는 만큼 요구되므로 저항의 수가 많아질수록 저항간의 편차가 커질 에러 요인을 가지고 있다.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 출력에 필요한 아날로그 레벨의 절반에 해당하는 저항열로 동일한 데이터 출력을 얻을 수 있도록 하는 디지털/아날로그 변환기를 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 가변전압단과 중심전압단 사이에 직렬연결된 2^n-1개의 저항으로 구성된 저항열; 디지털 데이터(n비트)의 최상위 비트에 응답하여 상기 저항열에 흐르는 전류의 방향을 변환시켜 상기 가변전압단에 중심전압 보다 높은 제1 전압 또는 중심전압 보다 낮은 제2 전압을 제공하기 위한 스위칭 수단; 상기 디지털 데이터에 응답하여 특정 아날로그 출력레벨을 선택하기 위한 디코딩 수단; 및 상기 디코딩 수단으로부터 출력된 아날로그 신호를 버퍼링하여 출력하기 위한 버퍼링 수단을 구비하는 디지털/아날로그 변환기가 제공된다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.

도 2는 본 발명에 따른 D/A 변환기의 구성을 나타낸 회로도이다.

도 2를 참조하면, 본 발명에 따른 D/A 변환기는, 가변전압단(Vvari)과 중심전압단(Vcom) 사이에 직렬연결된 2^n-1 개의 저항으로 구성된 저항열과, 저항렬에 흐르는 기준전류(Iref)를 제공하기 위한 제1 및 제2 기준전류원과, 중심전압(Vcom)을 제공하기 위한 중심전압원과, 디지털 데이터(n비트)의 최상위 비트(Bn-1)에 응답하여 저항열에 흐르는 전류의 방향을 변환하기 위한 제1 내지 제6 스위치(SW1∼SW6)와, 디지털 데이터에 응답하여 아날로그 출력레벨을 선택하기 위한 디코더(10)와, 디코더(10)로부터 출력된 아날로그 신호를 버퍼링하여 출력하기 위한 버퍼(20)로 구성되어 있다.

도 2에서는 n비트 D/A 변환기를 구현하기 위한 구성으로 바이너리 코드로 표현하였다.

즉, 최상위 비트(MSB; Most significant bit)는 Bn-1 이고, 최하위 비트(LSB ; Least significant bit)는 B0이다.

그리고, 제1 스위치(SW1), 제4 스위치(SW4) 및 제5 스위치(SW5)는 최상위 비트 Bn-1=1일 때 턴온된다.

즉, Bn-1=1이 되면 Vdd 전압으로부터 제 5스위치(SW5), 제1 스위치(SW1) 및 저항열을 통해 기준전류(Iref)가 흐르게 된다.

따라서, 아날로그 출력 전압레벨들은 중심전압(Vcom) 보다 높은 전압 레벨을 갖는다.

한편, 제2 스위치(SW2), 제3 스위치(SW3) 및 제6 스위치(SW6)는 최상위 비트 Bn-1=0 일 때 각각 턴온되며, 이에 따라 아날로그 출력 전압레벨들은 중심전압(Vcom) 보다 낮은 전압레벨을 갖는다.

여기서, 저항열을 구성하는 저항의 개수는 n비트 D/A 변환기의 경우 2^n-1 개로 기존의 경우의 절반에 해당한다.

그리고, 저항열을 구성하는 단위저항은 선형 특성을 위해 중심전압(Vcom)에 연결된 첫 번째 저항만 0.5*R이고 나머지는 R값을 갖는다.

또한, 디코더(10)에 입력되는 디지털 신호에서 최상위 비트(MSB)인 Bn-1은 나머지 디지털 입력신호의 반전 여부를 결정하는데 사용된다.

만일, 최상위 비트 Bn-1=1 경우, 나머지 디지털 입력신호인 Bn-2, Bn-3, ...B1, B0는 디코더(10)에 반전되지 않고 그대로 입력되고, Bn-1=0인 경우 나머지, Bn-2, Bn-3,...B1, B0는 디코더(10)에 반전되어 입력된다.

이러한 구성을 갖는 본 발명의 동작 과정은 도 3을 참조하여 설명한다.

도 3은 본 발명의 일 실시예에 따른 3비트 D/A 변환기를 나타내고 있다.

도 3을 참조하면, 3비트 D/A 변환기는 n=3이므로 B2, B1, B0의 디지털 입력신호와 4개의 저항(R : 3개, 0.5*R : 1개)으로 구성된다.

먼저, 최상위 비트 B2=1인 경우의 회로 연결 구성은 디지털 신호에 해당하는 전압레벨과 함께 도 4에 나타내었다.

도 4에서, 최상위 비트 B2=1이면, 각각 B2 와 연결된 스위칭 단자의 턴온으로 인하여 Vdd 전압에 의해 기준전류원(Iref)이 저항열로 인가된다.

즉, Vdd전압을 통해 기준전류원(Iref)이 저항열(R)로 인가되고, 각 저항에 따라 V4에서 중심전압(Vcom)까지 전압레벨이 형성된다.

이때, 전압레벨의 크기를 살펴보면 V1=0.5*R*Iref+Vcom, V2=1.5*R*Iref+Vcom, V3=2.5*R*Iref+Vcom, V4=3.5*R*Iref+Vcom로 중심전압(Vcom)보다 높은 전압레벨을 생성한다.

여기서, V4전압은 바이너리 코드 111에 해당하고 V3은 110, V2는 101, V1은 100에 해당한다.

다음으로, 최상위비트(MSB)인 B2=0일 경우의 회로 연결 구성과 디지털 신호에 해당하는 전압레벨을 도 5에 나타내었다.

도 5에서, 최상위 비트 B2=0이면, 각각 /B2 와 연결된 스위칭 단자가 턴온된다.

즉, 중심전압(Vcom)으로부터 기준전류원(Iref)까지 저항열(R)이 형성되고, 각 저항에 따라 중심전압(Vcom)에서 V4전압까지 각각의 전압레벨이 형성된다.

이때, 각각의 전압레벨의 크기를 살펴보면 V1=Vcom-0.5*R*Iref, V2=Vcom-1.5*R*Iref, V3=Vcom-2.5*R*Iref, V4=Vcom-3.5*R*Iref로 중심전압(Vcom)보다 낮은 전압레벨을 생성한다.

여기서, 최상위비트(MSB)인 B2가 0이므로 나머지 디지털 신호인 B1, B0는 반전되도록 디코더를 구성하여 V1은 011에 해당하고 V2=010, V3=001, V4=000에 해당한다.

도 6은 3비트 코드에 해당하는 아날로그 출력전압 노드를 그래프로 표시하였다.

도 6을 보면, 011과 100사이의 중간전압이 중심전압(Vcom)에 해당하므로 0.5*R에 의해 011과 100 사이의 전압레벨 차가 R*Iref로 다른 레벨간의 차와 동일하여 선형 특성을 유지한다.

이때, 중심전압(Vcom) 이상의 전압레벨은 최상위 비트 B2가 1일 경우이고, 중심전압(Vcom) 이하의 전압레벨은 최상위 비트 B2가 0일 경우이다.

여기서, 0.5*R은 R과의 정확한 매칭을 위해 2개의 R을 병렬 연결함으로써 용이하게 구현할 수 있다.

이상에서, 동작을 설명하기 위한 예로 3비트에 대해 간략하게 설명하였지만 일반적인 응용분야인 6비트 이상의 DA변환기에서도 동일한 구성을 갖는다.

또한, 중심전압(Vcom)을 중심으로 대칭적인 전압레벨이 요구되는 분야에서는 보다 간략한 디코더 구성으로 바로 적용할 수 있다.

도 7은 이 경우의 3비트 코드에 해당하는 아날로그 출력전압 노드를 그래프로 표시하였다.

도 7을 보면, n비트 DA변환기를 구성하기 위해 필요한 저항수를 절반으로 줄이고 같은 저항열을 이용하여 중심전압(Vcom)을 중심으로 대칭적으로 전압레벨들을 생성하므로 저항간의 불일치로 인한 선형 에러 요인을 줄일 수 있게 된다.

상술한 바와 같이 본 발명의 D/A변환기는, 절반의 저항의 개수로 동일한 출력을 얻을 수 있으므로 저항간의 불일치에 기인한 에러 요인을 줄일 수 있을 뿐만 아니라 집적회로 내에서 차지하는 면적을 줄일 수 있는 효과를 가진다.

또한, 기존의 D/A변환기에서 필요한 개수의 저항을 본 발명에 이용할 경우 1비트 향상된 출력 특성을 얻을 수 있으며, 중심전압을 중심으로 대칭되는 전압레벨을 요구하는 DAC응용분야에 적용할 때 간결한 구성이 가능하도록 한다.

도 1은 종래의 D/A변환기에 관한 구성도,

도 2는 본 발명에 따른 n비트 D/A변환기의 구성도,

도 3은 본 발명에 따른 3비트 D/A변환기의 구성도,

도 4 및 도 5는 도 3의 회로 연결 구성도,

도 6은 본 발명의 3비트 코드에 해당하는 아날로그 출력전압 노드의 그래프,

도 7은 본 발명의 대칭적인 전압 레벨에서의 3비트 코드에 해당하는 아날로그 출력전압 노드의 그래프.

<도면의 주요부분에 대한 부호의 설명>

SW1∼SW6 : 스위치 10 : 디코더

20 : 버퍼 Iref : 전류원

Vcom : 중심전압

Claims (5)

1. 가변전압단과 중심전압단 사이에 직렬연결된 2^n-1개의 저항으로 구성된 저항열;

   디지털 데이터(n비트)의 최상위 비트에 응답하여 상기 저항열에 흐르는 전류의 방향을 변환시켜 상기 가변전압단에 중심전압 보다 높은 제1 전압 또는 중심전압 보다 낮은 제2 전압을 제공하기 위한 스위칭 수단;

   상기 디지털 데이터에 응답하여 특정 아날로그 출력레벨을 선택하기 위한 디코딩 수단; 및

   상기 디코딩 수단으로부터 출력된 아날로그 신호를 버퍼링하여 출력하기 위한 버퍼링 수단

   을 구비하는 디지털/아날로그 변환기.
2. 제1항에 있어서,

   상기 스위칭 수단은,

   상기 디지털 데이터의 최상위 비트가 1일 경우 턴온되어 상기 가변전압단에 상기 제1 전압을 제공하기 위한 제1 스위칭부와,

   상기 디지털 데이터의 최상위 비트가 0일 경우 턴온되어 상기 가변전압단에 상기 제2 전압을 제공하기 위한 제2 스위칭부를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
3. 삭제
4. 제1항 또는 제2항에 있어서,

   상기 저항열은,

   상기 가변전압단으로부터 직렬로 연결된 2^n-1-1개의 단위 저항 -R의 저항값을 가짐- 과,

   상기 중심전압단에 연결된 하나의 저항 -0.5R의 저항값을 가짐- 을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
5. 제2항에 있어서,

   상기 디코딩 수단은,

   상기 디지털 데이터의 최상위 비트가 1일 경우 상기 디지털 데이터의 나머지 비트를 그대로 입력 받고, 상기 디지털 데이터의 최상위 비트가 0일 경우 상기 디지털 데이터의 나머지 비트를 반전시켜 입력 받는 것을 특징으로 하는 디지털/아날로그 변환기.