JP3918625B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電力変換装置に用いられる半導体装置で、特に、双方向IGBT(絶縁ゲート型バイポーラトランジスタ)モジュールを構成する逆阻止IGBTなどの半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
図21はNPT(ノン・パンチスルー)型プレーナゲート逆阻止IGBTの要部断面図である。この逆阻止IGBTを2個逆並列に接続して双方向IGBTモジュールを構成し、このモジュールを交流−交流直接変換回路に適用することで、回路の損失を大幅に低減することができる。NPT型逆阻止IGBTのn- ドリフト領域61の厚さは耐圧600Vクラスで約100μm、1200Vクラスで約180μmである。n- ドリフト領域61の厚さが薄いと順逆いずれかのバイアスを加えた際に比較的低い電圧でn- ドリフト領域61が完全空乏化してしまい、耐圧が低下する。従って耐圧を得るためには十分な厚さのn- ドリフト領域61が必要である。しかし、n- ドリフト領域61の厚さを厚くすると、定常オン状態時にはオン電圧が上昇し、またターンオフ時には蓄積キャリアが多いことにより損失が大きい。
【0003】
尚、図中の51はp領域で形成される分離領域、52はpベース領域、53は耐圧構造のガードリングを形成するp領域、54はnエミッタ領域、55はゲート絶縁膜、56はゲート電極、57は層間絶縁膜、58はエミッタ電極、59はpコレクタ領域、60はコレクタ電極、200はn型半導体基板である。
つぎに、図22はPT(パンチスルー)型単方向IGBTの要部断面図を示す。図22のような裏面バッファ付きPT(パンチスルー)型単方向IGBTは、順バイアス時に空乏層がnバッファ領域62で止まるため、n- ドリフト領域61の厚さを薄くできる。600Vクラスで70μm、1200Vクラスで120μm程度まで薄くすることが可能である。従って、オン電圧およびターンオフ損失を低減することが可能である。
【0004】
【発明が解決しようとする課題】
しかしながら、双方向IGBTモジュールとして使用する場合には、順バイアスと同等の逆バイアスも印加される。図22のPT型単方向IGBTに逆バイアスを印加すると、裏面側に形成されるnバッファ領域62と裏面のコレクタ領域59からなるpn接合部より空乏層が成長するが、nバッファ領域62が高不純物濃度であるために空乏層が十分伸びることができないため、十分な逆耐圧を得ることができない。
【0005】
また、図23は、特開2001−320049号公報で開示されている両面貼り合せ型双方向IGBTの要部断面図である。図23においては、張り合わせ面を境にして対称な構造としているので、両面に形成されたトレンチ溝59の効果で、nバッファ領域76があるにもかかわらず空乏層を十分伸ばすことが可能であり、PT型構造にして十分大きな順逆耐圧が得られる。従って、高耐圧と低損失を両立させることができる。
【0006】
しかし、100μm以下の超薄ウェハの低温貼り合せ技術が必要であり、また両面デバイス用のパッケージ技術が必要であり、その技術は未だ実現していない。
尚、図中の77はpベース領域、79はトレンチ溝、80はゲート絶縁膜、81はゲート電極、82はnエミッタ領域、83は層間絶縁膜、84は主電極、85は張り合わせ面である。この双方向IGBTチップは上部と下部の表面構造は同一であるため、下部の説明は省略している。
【0007】
この発明の目的は、前記の課題を解決して、順耐圧と同等の逆耐圧を確保できる薄いドリフト領域を有するPT型の逆阻止IGBTなどの半導体装置とその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
前記の目的を達成するために、第1導電形の半導体基板の第1主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第1バッファ領域と、該第1バッファ領域の表面層に形成した第2導電形のベース領域と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝と、前記ベース領域の表面層に形成され前記第1トレンチ溝の側面と接し、選択的に形成された第1導電形のエミッタ領域と、前記第1トレンチ溝の表面に形成されたゲート絶縁膜と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第2主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第2バッファ領域と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝と、前記第2バッファ領域の表面層全域に形成され前記第2トレンチ溝の側面と接する第2導電形のコレクタ領域と、前記第2トレンチ溝の表面に形成された絶縁膜と、前記第2トレンチ溝の絶縁膜上に形成された導電層と、前記第2トレンチ溝の絶縁膜上、導電膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備する構成とする。
【0009】
また、第1導電形の半導体基板の第1主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第1バッファ領域と、該第1バッファ領域の表面層に形成した第2導電形のベース領域と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝と、前記ベース領域の表面層に形成され前記第1トレンチ溝の側面と接し、選択的に形成された第1導電形のエミッタ領域と、前記第1トレンチ溝の表面に形成されたゲート絶縁膜と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第2主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第2バッファ領域と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝と、前記第2バッファ領域の表面層全域に形成され前記第2トレンチ溝の側面と接する第2導電形のコレクタ領域と、前記第2トレンチ溝に形成された絶縁膜と、該絶縁膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備する構成とするとよい。
【0010】
また、第1導電形の半導体基板の第1主面の表面層に半導体基板より高不純物濃度の第1導電形の第1バッファ領域を形成する工程と、該第1バッファ領域の表面層に第2導電形のベース領域を形成する工程と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第1トレンチ溝の側面と接し、選択的に第1導電形のエミッタ領域を形成する工程と、前記第1トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第2主面の表面層に半導体基板より高不純物濃度の第1導電形の第2バッファ領域を形成する工程と、前記第2バッファ領域の表面層全域に第2導電形のコレクタ領域を形成する工程と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝を形成する工程と、該第2トレンチ溝の表面に絶縁膜を形成する工程と、前記第2トレンチ溝の絶縁膜上に導電膜を形成する工程と、前記第2トレンチ溝の絶縁膜上、前記導電膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記前記第2バッファ領域のアニール温度は350℃〜500℃とし、コレクタ電極形成後の熱処理温度を350℃〜420℃とするとよい。
【0011】
また、第1導電形の半導体基板の第1主面の表面層に半導体基板より高不純物濃度の第1導電形の第1バッファ領域を形成する工程と、該第1バッファ領域の表面層に第2導電形のベース領域を形成する工程と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第1トレンチ溝の側面と接し、選択的に第1導電形のエミッタ領域を形成する工程と、前記第1トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第2主面の表面層に半導体基板より高不純物濃度の第1導電形の第2バッファ領域を形成する工程と、該第2バッファ領域の表面層全域に第2導電形のコレクタ領域を形成する工程と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝を形成する工程と、該第2トレンチ溝を絶縁膜で充填する工程と、前記第2トレンチ溝の絶縁膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記第2バッファ領域およびコレクタ領域のアニール温度は350℃〜500℃とし、コレクタ電極形成後の熱処理温度を350℃〜420℃とするとよい。
〔作用〕
このように、両面にトレンチ構造を設け、それらのトレンチ構造部に挟まれた領域にバッファ領域を形成することで、順逆いずれのバイアス時においても空乏層の伸びはじめにおいては、トレンチ溝の効果により空乏層が伸び易く、空乏層がドリフト領域を貫通した後はバッファ領域が空乏層の伸びを抑制し、十分な順、逆耐圧を得ることができる。
【0012】
【発明の実施の形態】
図1は、この発明の第1実施例の半導体装置の要部断面図である。ここでは第1導電形をn形としたが、逆としても構わない。n形の半導体基板100の一方の主面の表面層に第1トレンチ溝9を形成し、第1トレンチ溝9の側壁と底面にゲート酸化膜10を形成し、この第1トレンチ溝9に挟まれる半導体基板100の表面層にpベース領域7を形成し、このpベース領域7の表面層に、第1トレンチ溝と接するように選択的にnエミッタ領域12を形成し、前記第1トレンチ溝9のゲート酸化膜10上にゲート電極11となるポリシリコンを充填し、nエミッタ領域12上にエミッタ電極14を形成する。
【0013】
半導体基板100の他方の主面の表面層に第2トレンチ溝22を形成し、第2トレンチ溝22の側壁と底面に酸化膜23を形成し、この第2トレンチ溝22に挟まれる半導体基板100の表面層にnバッファ領域17を形成し、このnバッファ領域17の表面層に、第2トレンチ溝22の側壁に接するpコレクタ領域18を形成し、第2トレンチ溝22内にコレクタ電極の一部となるポリシリコン24を充填し、このポリシリコン24上とpコレクタ領域18上にコレクタ電極25を形成する。
【0014】
また、半導体基板100の外周部は一方の主面から他方の主面に亘るp領域の分離領域4が形成される。
このようにコレクタ側に第2トレンチ溝22を形成することで、逆バイアスした場合に、空乏層が第2nバッファ領域17を飛び越してn- ドリフト領域19へ伸びやすくなり、その結果、第2トレンチ溝22がない場合と比べて、逆耐圧が確保し易くなる。この構造とすることで、PT型構造とした場合でも、順耐圧と同等の逆耐圧を確保することができる。
【0015】
また、第1、第2nバッファ領域6、17を設けることで、n- ドリフト領域19の厚さを薄くできるため、高耐圧を得つつオン電圧およびターンオフ損失の低減が可能である。
尚、図中の8は耐圧構造となるガードリングなどのp領域である。つぎに、図1の半導体装置の製造方法を説明する。
【0016】
図2から図17は、図1の半導体装置の製造方法であり、工程順に示した要部工程断面図である。この半導体装置の製造方法は、1200V耐圧のPT型の逆阻止IGBTを例とした場合であり、図1の半導体装置の製造方法である。
厚さが525μmで、不純物濃度が8×1013cm-3のFZウェハ(未拡散層がn- ドリフト層19となる)の表面に、厚さ1.6μmの初期酸化膜1を形成し、デバイス周辺部(チップ外周部)に、100μm幅で初期酸化膜1を選択的にエッチングして開口部2を形成する(図2)。
【0017】
つぎに、表面にボロンソース3を塗布し(図3)、1200℃以上の温度において深さ120μmまでボロンを拡散してp形の分離層領域4を形成する(図4)。ドーズ量3×1013cm-2のリンイオンを照射した後に1150℃×120分の熱拡散を行い、第1nバッファ領域6を形成する(図5)。
つぎに、ドーズ量2×1014cm-2のボロンイオンを照射した後に1150℃×20分の熱拡散を行いpベース領域7を形成する(図6)。
【0018】
つぎに、シリコン表面からpベース領域7およびnバッファ領域6を貫くように、幅1.4μm、ピッチ4.5μm、深さ4μmの第1トレンチ溝9を形成し、第1トレンチ溝9の表面には厚さ0.1μmのゲート酸化膜10を形成し、このゲート酸化膜10を介して第1トレンチ溝9にポリシリコンを充填してゲート電極11を形成する(図7)。
【0019】
つぎに、nエミッタ領域12を形成し(図8)、層間絶縁膜13を形成し、エミッタ電極14を形成する(図9)。
つぎに、裏面16を削り、ウェハ厚を130μmにする(図10)。
つぎに、裏面16から加速エネルギー45keVで1×1013cm-2のボロンをイオン注入し、さらに加速エネルギー360keVで2×1012cm-2のリンをイオン注入し、1時間のアニールを行うことで、pコレクタ領域18および第2nバッファ領域17を形成する(図11)。
【0020】
つぎに、裏面16にレジスト20を被覆し、パターニングを行い、第2トレンチ溝を形成する箇所に開口部21を形成する(図12)。
つぎに、レジスト20をマスクとしてエッチングにより深さ2μm、幅8μm、ピッチ16μmの第2トレンチ溝22を形成する(図13)。この第2トレンチ溝22はストライプ構造でも、セル構造でもどちらでもよい。また、表面構造とのアライメントを取る必要は無い。
【0021】
つぎに、レジスト20を剥離した後、プラズマCVDにより300℃程度で第2トレンチ溝22内に厚さ0.2μmの酸化膜23を堆積させる(図14)。この酸化膜23は塗布剤によって堆積させることも可能である。
つぎに、低温CVDによりポリシリコン24を第2トレンチ溝22内部に堆積させ、第2トレンチ溝22を完全に埋める(図15)。
【0022】
つぎに、RIEエッチングによって余分なポリシリコンをエッチバックし、さらに裏面の酸化膜23を除去する(図16)。
つぎに、蒸着またはスパッタによりコレクタ電極25を形成し、ウェハをチップ化してPT型逆阻止IGBTが製造される(図17)。
前記の、pコレクタ領域18と第2nバッファ領域17のアニール温度は350℃から500℃とする。好ましくは、350℃から450℃がよい。350℃未満の温度では、ボロンとリンの活性化率が低くなり過ぎる。また、500℃を超えるとアルミで形成したエミッタ電極14とnエミッタ領域12との界面にシリコンが析出して接触抵抗が増大する。
【0023】
前記のコレクタ電極25の蒸着またはスパッタ後の熱処理温度は、350℃から420℃程度とし、好ましくは380℃付近がよい。これは、350℃未満ではpコレクタ領域18とコレクタ電極25の密着性が悪くなり、420℃を超えるとアルミで形成されたコレクタ電極25とpコレクタ領域18の界面にシリコンが析出して、接触抵抗が増大するためである。
【0024】
図18は、この発明の第2実施例の半導体装置の要部断面図である。図1との違いは、第2トレンチ溝22内を絶縁膜26で充填した点である。この絶縁膜26は図14と同じ酸化膜で構わない。図1と比べると逆バイアスした場合に、絶縁膜26で電圧の殆どを維持するために、第2トレンチ溝22底部のn- ドリフト領域19への空乏層の伸びが小さくなるために、図1より逆耐圧の確保が多少困難となる。
【0025】
図19、図20は、図18の半導体装置の製造方法であり、工程順に示した要部工程断面図である。図19の前の工程は図13以前の工程と同じであり、図20以降の工程は図17の工程となる。この製造方法において、第1実施例の半導体装置の製造方法との違いは、図14の工程で第2トレンチ溝22の表面を酸化膜23で被覆しているが、図19の工程では、第2トレンチ溝22を絶縁膜26で充填する工程とした点と、その後、図20のようにCMP(ChemicalMechanical Polishing)法でその表面を平坦化する工程が追加されている点である。
【0026】
【発明の効果】
この発明により、コレクタ側に絶縁膜で被覆されたトレンチ溝とバッファ領域を形成することで、n- ドリフト領域を薄くしても、順、逆同等の耐圧を確保できて、高耐圧、低オン電圧、かつ低ターンオフ損失のPT型逆阻止IGBTを実現できる。
【0027】
また、この逆阻止IGBTを逆並列接続して双方向IGBTモジュールとし、このモジュールを交流−交流直接変換回路に適用することで、効率の高い電力変換が可能になる。
【図面の簡単な説明】
【図1】この発明の第1実施例の半導体装置の要部断面図
【図2】図1の半導体装置の要部製造工程断面図
【図3】図2に続く、図1の半導体装置の要部製造工程断面図
【図4】図3に続く、図1の半導体装置の要部製造工程断面図
【図5】図4に続く、図1の半導体装置の要部製造工程断面図
【図6】図5に続く、図1の半導体装置の要部製造工程断面図
【図7】図6に続く、図1の半導体装置の要部製造工程断面図
【図8】図7に続く、図1の半導体装置の要部製造工程断面図
【図9】図8に続く、図1の半導体装置の要部製造工程断面図
【図10】図9に続く、図1の半導体装置の要部製造工程断面図
【図11】図10に続く、図1の半導体装置の要部製造工程断面図
【図12】図11に続く、図1の半導体装置の要部製造工程断面図
【図13】図12に続く、図1の半導体装置の要部製造工程断面図
【図14】図13に続く、図1の半導体装置の要部製造工程断面図
【図15】図14に続く、図1の半導体装置の要部製造工程断面図
【図16】図15に続く、図1の半導体装置の要部製造工程断面図
【図17】図16に続く、図1の半導体装置の要部製造工程断面図
【図18】この発明の第2実施例の半導体装置の要部断面図
【図19】図18の半導体装置の要部製造工程断面図
【図20】図19に続く、図18の半導体装置の要部製造工程断面図
【図21】従来のNPT型プレーナゲート逆阻止IGBTの要部断面図
【図22】従来のPT(パンチスルー)型単方向IGBTの要部断面図
【図23】従来の両面貼り合せ型双方向IGBTの要部断面図
【符号の説明】
1 酸化膜
2 開口部
3 ボロンソース
4 分離領域
5 ボロンガラス
6 第1nバッファ領域
7 pベース領域
8 p領域
9 第1トレンチ溝
10 ゲート酸化膜
11 ゲート電極
12 nエミッタ領域
13 層間絶縁膜
14 エミッタ電極
15 裏面
16 裏面(研磨後)
17 第2nバッファ領域
18 pコレクタ領域
19 n- ドリフト領域
20 レジスト
21 開口部
22 第2トレンチ溝
23 酸化膜
24 ポリシリコン
25 エミッタ電極
26 絶縁膜
100 n形半導体基板
Claims (4)
- 第1導電形の半導体基板の第1主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第1バッファ領域と、該第1バッファ領域の表面層に形成した第2導電形のベース領域と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝と、前記ベース領域の表面層に形成され前記第1トレンチ溝の側面と接し、選択的に形成された第1導電形のエミッタ領域と、前記第1トレンチ溝の表面に形成されたゲート絶縁膜と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第2主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第2バッファ領域と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝と、前記第2バッファ領域の表面層全域に形成され前記第2トレンチ溝の側面と接する第2導電形のコレクタ領域と、前記第2トレンチ溝の表面に形成された絶縁膜と、前記第2トレンチ溝の絶縁膜上に形成された導電層と、前記第2トレンチ溝の絶縁膜上、導電膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備することを特徴とする半導体装置。
- 第1導電形の半導体基板の第1主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第1バッファ領域と、該第1バッファ領域の表面層に形成した第2導電形のベース領域と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝と、前記ベース領域の表面層に形成され前記第1トレンチ溝の側面と接し、選択的に形成された第1導電形のエミッタ領域と、前記第1トレンチ溝の表面に形成されたゲート絶縁膜と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第2主面の表面層に形成された半導体基板より高不純物濃度の第1導電形の第2バッファ領域と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝と、前記第2バッファ領域の表面層全域に形成され前記第2トレンチ溝の側面と接する第2導電形のコレクタ領域と、前記第2トレンチ溝に形成された絶縁膜と、該絶縁膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備することを特徴とする半導体装置。
- 第1導電形の半導体基板の第1主面の表面層に半導体基板より高不純物濃度の第1導電形の第1バッファ領域を形成する工程と、該第1バッファ領域の表面層に第2導電形のベース領域を形成する工程と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第1トレンチ溝の側面と接し、選択的に第1導電形のエミッタ領域を形成する工程と、前記第1トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第2主面の表面層に半導体基板より高不純物濃度の第1導電形の第2バッファ領域を形成する工程と、前記第2バッファ領域の表面層全域に第2導電形のコレクタ領域を形成する工程と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝を形成する工程と、該第2トレンチ溝の表面に絶縁膜を形成する工程と、前記第2トレンチ溝の絶縁膜上に導電膜を形成する工程と、前記第2トレンチ溝の絶縁膜上、前記導電膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記第2バッファ領域のアニール温度は350℃〜500℃とし、コレクタ電極形成後の熱処理温度を350℃〜420℃とすることを特徴とする半導体装置の製造方法。
- 第1導電形の半導体基板の第1主面の表面層に半導体基板より高不純物濃度の第1導電形の第1バッファ領域を形成する工程と、該第1バッファ領域の表面層に第2導電形のベース領域を形成する工程と、前記第1主面の表面から前記第1バッファ領域を貫通し、前記半導体基板に達する第1トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第1トレンチ溝の側面と接し、選択的に第1導電形のエミッタ領域を形成する工程と、前記第1トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第1トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第2主面の表面層に半導体基板より高不純物濃度の第1導電形の第2バッファ領域を形成する工程と、該第2バッファ領域の表面層全域に第2導電形のコレクタ領域を形成する工程と、前記第2主面の表面から前記第2バッファ領域を貫通し前記半導体基板に達する第2トレンチ溝を形成する工程と、該第2トレンチ溝を絶縁膜で充填する工程と、前記第2トレンチ溝の絶縁膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、
前記第2バッファ領域およびコレクタ領域のアニール温度は350℃〜500℃とし、コレクタ電極形成後の熱処理温度を350℃〜420℃とすることを特徴とする半導体装置の製造方法。
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