JPH08148504A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 コレクタ領域に生じる寄生抵抗及び寄生容量
を低減し、高周波特性に優れ、高速動作で低消費電力化
が図られた半導体装置を得る。 【構成】 支持基板３０上にコレクタ埋込み絶縁層３１
を形成し、このコレクタ埋込み絶縁層３１上に第１の高
融点金属層３２ａと第１のバリアメタル層３２ｂとから
構成されるコレクタ埋込み金属層３２を形成する。この
コレクタ埋込み金属層３２上にコレクタ領域３３が形成
され、このコレクタ領域３３を貫通してなる第２の溝３
４ａに第２のバリアメタル層３４ｂと第２の高融点金属
層３４ｃを埋込み、コレクタ埋込み金属層３２と底部で
電気的に接続されたコレクタ引出し電極３４が形成され
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばバイポーラトラ
ンジスタ等の半導体装置及びその製造方法に関するもの
である。

【０００２】

【従来の技術】バイポーラトランジスタは、高速性・高
駆動性に優れた半導体装置のひとつであることは広く知
られていることであり、バイポーラトランジスタのデバ
イス性能向上のためにデバイス構造の工夫がなされてき
た。

【０００３】バイポーラトランジスタのコレクタはその
抵抗が低く、かつ反対導電型の基板との容量が小さいこ
とが、高周波動作する上で要求される。

【０００４】図１６は従来のバイポーラトランジスタの
構造を示す一部断面図である。この図において、１はＰ
型のシリコン基板からなる基板、２はこの基板１上に形
成された厚さ約３μｍのＮ型の高濃度領域からなるコレ
クタ埋込み層、３はこのコレクタ埋込み層２上に形成さ
れた厚さ約１μｍのＮ型のコレクタエピタキシャル層で
ある。４はこのコレクタエピタキシャル層３を貫通して
コレクタ埋込み層２に至るＮ型の高濃度領域からなるコ
レクタ引出し層である。

【０００５】５はこのコレクタエピタキシャル層３に形
成され、基板１にまで達する素子分離領域で、コレクタ
エピタキシャル層３及びコレクタ埋込み層２を貫通し、
基板１にまで達する第１の溝５ａの底部に形成されたチ
ャネルカット領域５ｂと、第１の溝５ａ内に充填された
ＣＶＤ酸化膜又はポリシリコン膜等からなる充填材５ｃ
と、この充填材の周囲に設けられたＣＶＤ酸化膜５ｄと
によって構成されている。

【０００６】６はコレクタエピタキシャル層３上に形成
された厚み約０．５μｍのフィールド酸化膜、７はこの
フィールド酸化膜６間に形成されたＰ型の外部ベース領
域、８はこの外部ベース領域７に挟持されたＰ型の真性
ベース領域、９はこの真性ベース領域７上に形成された
Ｎ型のエミッタ領域である。

【０００７】１０はポリシリコン膜からなる上記外部ベ
ース領域７と電気的に接続された外部ベース電極、１１
はこの外部ベース電極１０上に形成され、例えばＣＶＤ
酸化膜等の絶縁物からなる第１の絶縁膜、１２は上記外
部ベース電極１０の側壁を覆うように形成されたＣＶＤ
酸化膜等の絶縁物からなるサイドウォールスペーサ、１
３は上記エミッタ領域９上に形成され、ポリシリコン膜
等の導体物からなるエミッタ電極である。

【０００８】１４はこのエミッタ電極１３上に形成さ
れ、ＣＶＤ酸化膜等の絶縁物からなる第１の層間絶縁
膜、１５はこの第１の層間絶縁膜１４上に形成され、Ｃ
ＶＤ酸化膜等の絶縁物からなる第２の層間絶縁膜、１６
は第１の層間絶縁膜１４と第２の層間絶縁膜１５とフィ
ールド酸化膜６とに形成された開口部である電極引出し
孔で、１７はこの電極引出し孔１６を介して各電極と電
気的に接続されるアルミニウム等の導体物からなる配線
である。

【０００９】上記のように構成されたバイポーラトラン
ジスタの製造方法について、図１７〜図２３を用いて以
下説明する。図１７〜図２３は、従来のバイポーラトラ
ンジスタの製造工程を順次示した製造工程図である。

【００１０】まず、図１７に示されるように、基板１の
深さ約３μｍにＮ型のアンチモン又は砒素等を３×１０
²⁰コ／ｃｍ³の高濃度に拡散させ、コレクタ埋込み層２
を形成し、次にＮ型の不純物である燐又は砒素等を含む
コレクタエピタキシャル層３を表面に厚み１μｍとなる
ように成長させる。

【００１１】次に、図１８に示されるように、コレクタ
エピタキシャル層３の表面に厚さ約５０ｎｍの熱酸化膜
１８を形成した後、厚さ約０．２μｍの窒化膜１９を堆
積し、次いで厚さ約１μｍのＣＶＤ酸化膜２０を堆積す
る。次に、通常の写真蝕刻技術で素子分離領域５となる
領域のみ開口部となるレジストマスクを形成し、熱酸化
膜１８と窒化膜１９とＣＶＤ酸化膜２０とをエッチング
する。次に、ＣＶＤ酸化膜２０をマスクとしてコレクタ
エピタキシャル層３及びコレクタ埋込み層２をエッチン
グし、基板１まで達する第１の溝５ａを開孔する。次
に、水蒸気雰囲気中にて熱処理を行うことによって、第
１の溝５ａの周囲に約０．１μｍの熱酸化膜（図示せ
ず）が形成される。この熱酸化は第１の溝５ａのエッチ
ングダメージを除去するための犠牲酸化である。次に、
Ｐ型不純物である例えば硼素を加速電圧５０ＫｅＶ、注
入量１×１０¹³／ｃｍ²でイオン注入し、チャネルカッ
ト領域５ｂを形成し、その後、第１の溝５ａの熱酸化膜
を除去する。

【００１２】次に、厚さ約０．１μｍのＣＶＤ酸化膜５
ｄを堆積した後、ポリシリコン膜又はＣＶＤ酸化膜等の
充填材５ｃを例えば１．６μｍと厚く堆積した後、エッ
チバック法を施し、充填材５ｃにて第１の溝５ａを満た
す。このとき窒化膜１９は、充填材５ｃのエッチバック
時の表面を保護する。尚、充填材５ｃがＣＶＤ酸化膜な
らＣＶＤ酸化膜５ｄを特に設ける必要はない。次に、窒
化膜１９と熱酸化膜１８を順に除去し、熱酸化法又はＣ
ＶＤ法にて厚さ約０．５μｍのフィールド酸化膜６を形
成する（図１９）。

【００１３】次に、図２０に示されるように、窒化膜２
１を堆積し、コレクタ引出し層４となる領域のみ開孔す
る。この開孔部２２を通して、Ｎ型不純物である燐等を
イオン注入し、高濃度領域であるコレクタ引出し層４を
形成する。

【００１４】次に図２１に示されるように、この開孔部
２２を熱酸化等による酸化膜でふさいだ後窒化膜２１を
除去し、後にベース領域８となる領域上のフィールド酸
化膜６をエッチング除去し、その後、ポリシリコン膜を
堆積し、このポリシリコン膜にＰ型不純物である例えば
硼素を加速電圧１０ＫｅＶ注入量４×１０¹⁵／ｃｍ²に
てイオン注入する。その後、このポリシリコン膜上にＣ
ＶＤ酸化膜からなる第１の絶縁膜１１を約０．２μｍ堆
積する。次に、ベース引出し電極１０形状のレジストパ
ターンを形成した後、第１の絶縁膜１１とポリシリコン
膜をエッチングし、レジストを除去し、ベース引出し電
極１０を形成する。次に、後に真性ベース領域及びエミ
ッタ領域となる領域２３に真性ベース用のＰ型不純物で
ある例えばＢＦ₂を加速電圧３０ＫｅＶ、注入量８×１
０¹³／ｃｍ²にてイオン注入する。

【００１５】次に、図２２に示されるように、ＣＶＤ法
にて厚さ約０．２μｍのＣＶＤ酸化膜を全面に堆積した
後、全面エッチングすることにより、ベース引出し電極
１０の側壁に幅０．１５μｍのサイドウォールスペーサ
１２が形成される。

【００１６】次に、図２３に示されるように、全面にエ
ミッタ電極１３となるポリシリコン膜を例えば約０．２
μｍ堆積し、このポリシリコン膜にＮ型の不純物である
砒素を加速電圧５０ＫｅＶ、注入量１×１０¹⁶／ｃｍ²
にてイオン注入し、エミッタ電極１３となるレジストマ
スクを形成後エッチングし、レジストマスクを除去する
ことにより、エミッタ電極１３が形成される。次に、全
面に不純物無添加のＣＶＤ酸化膜を例えば厚さ約０．１
μｍ堆積した後、燐や硼素等の不純物を添加したＣＶＤ
酸化膜を例えば厚さ１．６μｍ堆積する。この複合ＣＶ
Ｄ酸化膜である第１の層間絶縁膜１４を堆積した後、８
００〜９００℃の熱処理を数十分間実施することによっ
て、第１の層間絶縁膜１４を流動化させて平坦度を向上
させるとともに、外部ベース電極１０及びエミッタ電極
１３を形成するポリシリコンより各々の不純物を拡散さ
せ、外部ベース領域７と真性ベース領域８及びエミッタ
領域９を形成する。

【００１７】次に、第２の層間絶縁膜１５である不純物
無添加のＣＶＤ酸化膜を全面に堆積した後、各電極上に
電極引出し孔１６を形成し、アルミニウムなどの金属膜
を堆積し、配線パターンにパターニングし、図１６に示
されるバイポーラトランジスタが完成する。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
たように構成された従来のバイポーラトランジスタにお
いては、コレクタ埋込み層２が高濃度拡散層によって形
成されているため、コレクタ抵抗値を低下させることに
は限度がある。さらに、バイポーラトランジスタを高周
波動作させるために、素子間の分離を第１の溝５ａ内に
絶縁体を埋め込んだトレンチ分離として、コレクタエピ
タキシャル層３と半導体基板１間の基板容量を低減して
いるにもかかわらず、コレクタ埋込み層２と半導体基板
１間の基板容量が存在する。従って、コレクタ抵抗値及
び基板容量が十分低減できず、半導体装置の低消費電力
化及び高速化を達成できないという課題が生じている。

【００１９】本発明は斯かる課題を解決するためになさ
れたもので、コレクタ領域に生じる寄生抵抗及び寄生容
量の値を低くすることによって、高周波特性に優れ高速
動作で低消費電力化が図られた半導体装置を得るととも
に、その半導体装置の製造方法を提供することを目的と
する。

【００２０】

【課題を解決するための手段】本発明の請求項１記載の
半導体装置においては、基板上に形成された絶縁体から
なるコレクタ埋込み絶縁層と、このコレクタ埋込み絶縁
層の表面に形成された高融点金属層又はシリサイド膜か
らなるコレクタ埋込み金属層と、このコレクタ埋込み金
属層の表面に形成されたコレクタ領域と、このコレクタ
領域を貫通して形成された溝内に高融点金属層又はシリ
サイド膜が埋め込まれ、溝の底部において上記コレクタ
埋込み金属層と電気的に接続させたコレクタ引出し電極
とを備えたことを特徴とするものである。

【００２１】また、本発明の請求項２記載の半導体装置
は、請求項１記載の半導体装置において、コレクタ領域
及びコレクタ埋込み金属層を貫通してコレクタ埋込み絶
縁層に到達する溝内に、絶縁体が埋め込まれてなる素子
分離領域を備えたことを特徴とするものである。

【００２２】さらに、本発明の請求項３記載の半導体装
置は、請求項１又は２記載の半導体装置において、コレ
クタ埋込み金属層とコレクタ領域との界面、又は上記コ
レクタ埋込み金属層とコレクタ埋込み絶縁層との界面、
又はコレクタ引出し電極とコレクタ領域との界面にバリ
アメタル層を備えたことを特徴とするものである。

【００２３】さらに、本発明の請求項４記載の半導体装
置の製造方法は、第１の半導体基板に溝を形成し、この
溝内に高融点金属層又はシリサイド膜を埋め込む工程
と、この溝が形成された上記第１の半導体基板の表面に
高融点金属層又はシリサイド膜からなるコレクタ埋込み
金属層を堆積する工程と、このコレクタ埋込み金属層又
は第２の半導体基板上に絶縁層を堆積する工程と、この
絶縁層を介して上記第１の半導体基板上に形成した上記
コレクタ埋込み金属層と上記第２の半導体基板の一主面
が対向するように貼り合わせる工程と、上記第１の半導
体基板の背面をエッチングして溝内の高融点金属層又は
シリサイド膜が露出するまで薄膜化し、コレクタ領域を
形成する工程とを備えたことを特徴とするものである。

【００２４】また、本発明の請求項５記載の半導体装置
の製造方法は、第１の半導体基板に溝を形成し、この溝
内に高融点金属層又はシリサイド膜を埋め込む工程と、
この溝が形成された上記第１の半導体基板の表面に高融
点金属層又はシリサイド膜からなるコレクタ埋込み金属
層を堆積する工程と、第１の半導体基板上の素子が形成
されない外周領域の上記コレクタ埋込み金属層を除去す
る工程と、このコレクタ埋込み金属層の除去工程後の第
１の半導体基板上、又は第２の半導体基板上に絶縁層を
堆積する工程と、この絶縁層を介して上記第１の半導体
基板上に形成した上記コレクタ埋込み金属層と上記第２
の半導体基板の一主面が対向するように貼り合わせる工
程と、上記第１の半導体基板の背面をエッチングして溝
内の高融点金属層又はシリサイド膜が露出するまで薄膜
化し、コレクタ領域を形成する工程とを備えたことを特
徴とするものである。

【００２５】さらに、本発明の請求項６記載の半導体装
置の製造方法は、第１の半導体基板に溝を形成し、この
溝内に高融点金属層又はシリサイド膜を埋め込む工程
と、この溝が形成された上記第１の半導体基板の表面に
高融点金属層又はシリサイド膜からなるコレクタ埋込み
金属層を堆積する工程と、上記第１の半導体基板上のコ
レクタ埋込み金属層を所望パターンにパターニングする
工程と、この所望パターンが形成された上記第１の半導
体基板の表面、又は第２の半導体基板の表面に絶縁層を
堆積する工程と、この絶縁層を介して上記第１の半導体
基板上に形成した上記コレクタ埋込み金属層と上記第２
の半導体基板の一主面が対向するように貼り合わせる工
程と、上記第１の半導体基板の背面をエッチングして溝
内の高融点金属層又はシリサイド膜が露出するまで薄膜
化し、コレクタ領域を形成する工程とを備えたことを特
徴とするものである。

【００２６】

【作用】本発明の請求項１記載の半導体装置において
は、コレクタ領域の下面にコレクタ埋込み金属層と、こ
のコレクタ埋込み金属層と電気的に接続された高融点金
属層又はシリサイド膜からなるコレクタ引出し電極とが
形成されているので、コレクタ抵抗を低減することがで
きる。また、コレクタ埋込み金属層と基板間には、コレ
クタ埋込み絶縁層が形成されているため、寄生容量を低
減することができる。

【００２７】さらに、本発明の請求項２記載の半導体装
置においては、コレクタ埋込み金属層を貫通してコレク
タ埋込み絶縁層に到達する溝に絶縁体が埋め込まれてな
る素子分離領域によって、素子を分離するとともにコレ
クタ埋込み金属層も同時分離されるため半導体装置の製
造工程が容易となる。

【００２８】さらに、本発明の請求項３記載の半導体装
置においては、コレクタ埋込み金属層とコレクタ領域と
の界面、又はコレクタ埋込み金属層とコレクタ埋込み絶
縁層との界面、又はコレクタ引出し電極とコレクタ領域
との界面にバリアメタル層が形成されているため、上記
コレクタ埋込み金属層とコレクタ領域、又はコレクタ埋
込み金属層とコレクタ埋込み絶縁層、又はコレクタ引出
し電極とコレクタ領域との間の密着性が向上する。

【００２９】また、本発明の請求項４記載の半導体装置
の製造方法においては、第１の半導体基板に溝が形成さ
れ、この溝内に高融点金属層又はシリサイド膜が埋め込
まれた後、この基板の背面より薄膜化することによりコ
レクタ領域が形成され、この薄膜化する工程の終点を、
上記溝内に埋め込まれた高融点金属層、又はシリサイド
膜が露出した状態とすることにより、薄膜化の終点を容
易に判断できるとともに、コレクタ領域の厚み、第１の
半導体基板内及び第１の半導体基板毎のばらつきを抑制
できる。

【００３０】さらに、本発明の請求項５記載の半導体装
置の製造方法においては、第１の半導体基板における素
子が形成されない外周領域よりコレクタ埋込み金属層を
除去し、コレクタ埋込み金属層を絶縁層で覆うことによ
って、コレクタ埋込み金属層の密着力を向上させ、プロ
セス途中で剥離することを防ぐ。

【００３１】さらに、本発明の請求項６記載の半導体装
置の製造方法においては、コレクタ埋込み金属層を小さ
いパターンとし、絶縁層で覆うことによって、密着力を
向上させ、コレクタ埋込み金属層が剥離することを防
ぐ。

【００３２】

【実施例】

実施例１．図１は本発明の一実施例であるバイポーラト
ランジスタを示す一部断面図であって、図において、従
来と同一のものには同一番号を符し、詳細な説明は省略
する。

【００３３】この図において、３０はＮ型のシリコン基
板からなる第２の半導体基板としての支持基板、３１は
支持基板３０上に形成された例えば厚さ約１μｍのＣＶ
Ｄ酸化膜等の絶縁体からなるコレクタ埋込み絶縁層、３
２はこのコレクタ埋込み絶縁層３１上に形成されたコレ
クタ埋込み金属層で、第１の高融点金属層３２ａとこの
第１の高融点金属層３２ａ上に形成された第１のバリア
メタル層３２ｂとから構成され、この実施例においては
第１の高融点金属層３２ａに厚さ１．５μｍのＷが、第
１のバリアメタル層３２ｂには厚さ０．１μｍのＴｉＮ
が用いられている。

【００３４】３３はこのコレクタ埋込み金属層３２の表
面に形成されたＮ型の半導体からなる第１の半導体基板
１（図２及び図３参照）からなるコレクタ領域、３４は
このコレクタ領域３３を貫通し、コレクタ埋込み金属層
３２と電気的に接続された溝型電極であるコレクタ引出
し電極で、コレクタ領域３３の表面よりコレクタ埋込み
金属層３２にまで到達する第２の溝３４ａと、この第２
の溝３４ａの周壁に形成された第２のバリアメタル層３
４ｂと、この第２のバリアメタル層３４ｂが形成された
第２の溝３４ａを埋め込む第２の高融点金属層３４ｃか
ら構成され、またこの実施例においては、第２のバリア
メタル層３４ｂは第１のバリアメタル層３２ｂと、第２
の高融点金属層３４ｃは第１の高融点金属層３２ａとそ
れぞれ同一の材料が用いられている。

【００３５】上述したバイポーラトランジスタにおいて
は、コレクタ領域３３とコレクタ埋込み絶縁層３１との
間に低抵抗な第１の高融点金属層３２ａからなるコレク
タ埋込み金属層３２が形成されているので、コレクタ電
流はこのコレクタ埋込み金属層３２を介して流れるよう
になるため、従来のバイポーラトランジスタに比べてコ
レクタ領域３３の寄生抵抗値が低減され、この寄生抵抗
による電圧降下が少なくなる。従って、トランジスタの
高速動作が可能となり、トランジスタの高周波数特性が
向上し、低消費電力化が達成できる。

【００３６】さらに、この実施例のバイポーラトランジ
スタにおいては、コレクタ埋込み金属層３２を貫通し、
コレクタ埋込み絶縁層３１にまで到達する第１の溝５ａ
に絶縁体からなる充填材５ｃが埋め込まれた素子分離領
域５によって、素子分離が行われるためにコレクタ領域
３３の底面全体にコレクタ埋込み金属層３２を形成する
ことができる。従って、図１６に示される従来のバイポ
ーラトランジスタのように拡散層にてコレクタ埋込み層
２を形成する場合には、コレクタエピタキシャル層３と
第１の基板１間は逆バイアス状態で使用するため空乏容
量が発生することとなるが、この実施例のバイポーラト
ランジスタにはこの容量が発生せず、大幅にコレクタ領
域３３と支持基板３０間の容量が低減でき、高周波動作
が可能となる。

【００３７】つまり、例えばエミッタサイズが０．５μ
ｍ×０．９μｍ、コレクタサイズが３．２μｍ×５．４
μｍのトランジスタの場合、従来のバイポーラトランジ
スタでは、コレクタ抵抗が約１００Ω、コレクタ基板間
容量は約５ＰＦであったが、この実施例のバイポーラト
ランジスタにおいては、コレクタ抵抗は約６０Ω、コレ
クタ・基板間容量は約１ＰＦに低減することができる。

【００３８】また、図１６に示されるような従来のバイ
ポーラトランジスタのようにコレクタ引出し層４に拡散
層を用いる場合には不純物を少なくともコレクタエピタ
キシャル層３の厚み以上に拡散させる必要があるため基
板の表面ではコレクタエピタキシャル層３の厚みの２倍
程度、平面方向に拡散層が広がることとなるとともに、
コレクタ引出し層４と耐圧等の維持を図るためには、他
の拡散層と一定距離を確保せねばならず半導体装置を小
型化するうえで大きな障害となっていたが、この実施例
のバイポーラトランジスタにおいては、第２の溝３４ａ
に第２のバリアメタル層３４ｂと第２の高融点金属層が
埋め込まれた溝型電極によってコレクタ引出し電極３４
を形成することによって第２の溝３４ａの幅は拡散層で
形成したコレクタ引出し層４の幅に比べて小さくでき、
また他の拡散層との間に一定距離を確保する必要がない
ため、素子の小型化を進めることができる。

【００３９】次に、図２〜図９を用いて、この実施例に
おけるバイポーラトランジスタの製造方法について説明
する。図２〜図９はこのバイポーラトランジスタの製造
工程を順次示した製造工程断面図である。

【００４０】まず、図２に示されるように、比抵抗が１
Ω・ｃｍのＮ型の半導体基板１において、コレクタ引出
し電極３４が形成される所定領域に、例えば深さ約１μ
ｍの第２の溝３４ａを形成し、この第２の溝３４ａの周
壁と半導体基板１の表面上にＴｉＮ膜からなる第２のバ
リアメタル層３４ｂをスパッタ法又はＣＶＤ法にて堆積
する。その後、Ｗ膜等の高融点金属からなる第２の高融
点金属層３４ｃを約１．５μｍ堆積することによって、
第２の溝３４ａ内が第２の高融点金属層３４ｃによって
埋め込まれる。

【００４１】次に、第２の高融点金属層３４ｃ及び第２
のバリアメタル層３４ｂをエッチバック処理し、第２の
溝３４ａ内にのみに第２の高融点金属層３４ｃと第２の
バリアメタル層３４ｂを残した後再び半導体基板１の表
面に第１のバリアメタル層３２ｂであるＴｉＮ膜を約
０．１μｍ、第１の高融点金属層３２ａであるＷ膜を約
０．５μｍ順次堆積し、コレクタ埋込み金属層３２を形
成し、このコレクタ埋込み層３２上にＣＶＤ法にて厚み
約１μｍのＣＶＤ酸化膜を堆積し、コレクタ埋込み絶縁
層３１を形成する。

【００４２】なお、この時、第２の高融点金属層３４ｃ
の第２の溝３４ａ上での平坦度が上記方法より劣り、後
工程でのウエハ貼り合わせの密着力は低下するものの、
第２のバリアメタル層３４ｂ及び第２の高融点金属層３
４ｃをエッチバックせず半導体基板１上に残存させてお
き、コレクタ埋込み金属層３２として用いることも可能
である。

【００４３】次に図３に示されるように、既知のＳＯＩ
（Silicon on Insulator）ウエハ作製に用いられている
貼り合わせ技術を用いて半導体基板１と支持基板３０と
を貼り合わせる。つまり、半導体基板１上のコレクタ埋
込み絶縁層３１の表面と支持基板３０の表面とを洗浄し
た後に、室温にてこれらの基板１、３０を重ねておき、
酸素雰囲気中にて１１００℃で２時間のアニールを施す
ことにより、半導体基板１と支持基板３０とはコレクタ
埋込み金属層３２とコレクタ埋込み絶縁層３１とを介し
て貼り合わせられることとなる。

【００４４】次に、図４に示されるように、貼り合わせ
た基板の半導体基板１側の背面を第２の溝３４ａの第２
のバリアメタル層３４ｂ又は第２の高融点金属層３４ｃ
が露出するまで研削研磨又はエッチングにより薄膜化す
る。ここで例えば研磨を用いた場合には、金属に対して
摩擦係数が大となる特定の研磨布−研磨剤にて研磨され
る基板を回転させる。このとき、この回転させるモータ
ー電流は研磨される材料の摩擦係数に応じて変化するた
め基板面に金属が露出するとモーター電流が増大し、こ
のモーター電流を検知することによって研磨の終点が判
断できる。従って、半導体基板１の厚みを第２の溝の深
さ３４ａにまで加工することが容易となり、ウエハ毎の
半導体基板１の厚みであるコレクタ領域の厚みのばらつ
きを抑えることができる。また、半導体基板１のコレク
タ引出し電極３４の金属層の露出状態より研磨を調整す
ることにより、ウエハ内のコレクタ領域の厚みのばらつ
きを抑えることができる。

【００４５】次に、図５に示されるように、コレクタ領
域３３となる半導体基板１上に厚さ約５０ｎｍの熱酸化
膜１８を形成した後、厚さ約０．２μｍの窒化膜１９を
堆積し、次いで厚さ約１μｍのＣＶＤ酸化膜２０を堆積
する。次に、通常の写真蝕刻技術で素子分離領域５とな
る領域のみ開口部となるレジストマスクを形成し、熱酸
化膜１８を窒化膜１９とＣＶＤ酸化膜２０とをエッチン
グする。次に、このＣＶＤ酸化膜２０をマスクとして、
コレクタ領域３３とコレクタ埋込み金属層３２をエッチ
ングし、コレクタ埋込み絶縁層３１にまで達する第１の
溝５ａを開孔する。

【００４６】次に、図６に示されるように水蒸気雰囲気
中にて熱処理を行うことによって、第１の溝５ａの周囲
に約０．１μｍの熱酸化膜（図示せず）が形成される。
この熱酸化は、第１の溝５ａのエッチングダメージを除
去するための犠牲酸化である。次に、この熱酸化膜を除
去した後、厚さ約０．１μｍのＣＶＤ酸化膜５ｄを堆積
した後、ポリシリコン膜又はＣＶＤ酸化膜等の充填材５
ｃを例えば１．６μｍと厚く堆積した後、エッチバック
法を施し、充填材５ｃにて第１の溝５ａを満たす。この
とき、窒化膜１９は充填材５ｃのエッチバック時の表面
を保護する。尚、充填材５ｃがＣＶＤ酸化膜なら、ＣＶ
Ｄ酸化膜５ｄを特に設ける必要はない。次に、窒化膜１
９と熱酸化膜１８を順に除去し、素子分離領域５が完成
する。この素子分離領域５は第１の溝５ａの底部がコレ
クタ埋込み絶縁層３１にまで到達しているためチャネル
カット領域は必要ない。

【００４７】その後熱酸化法又はＣＶＤ法にて、厚さ約
０．５μｍのフィールド酸化膜６を形成する。

【００４８】これ以後の図７〜図９に示される工程は、
図２１〜図２３に示される従来のバイポーラトランジス
タの製造方法と全く同一のものであって、ここでは省略
する。

【００４９】上述したバイポーラトランジスタの製造方
法においては、半導体基板１にコレクタ引出し電極３４
を形成した後、支持基板３０と貼り合わせ、半導体基板
１の背面よりコレクタ引出し電極３４が露出するまで研
磨又はエッチングすることによって、コレクタ領域３３
の厚みを精度よく制御できるとともに、研磨又はエッチ
ングの終点をコレクタ引出し電極３４の露出状態を知る
ことで容易に判断できる。

【００５０】また、コレクタ領域３３を形成するＳｉと
高融点金属層３２ａ、３４ｃを形成するＷとの密着力は
弱いが、コレクタ領域３３と第１の高融点金属層３２ａ
との界面に第１のバリアメタル層３２ｂを、さらにコレ
クタ領域３３とコレクタ引出し電極３４の第２の高融点
金属層３４ｃとの界面に第２のバリアメタル層３４ｂで
あるＴｉＮ層を設けることによってコレクタ領域３３と
高融点金属層３２ａ、３４ｃとの密着力を向上させ、ウ
エハプロセス中に半導体基板１と高融点金属層３２ａが
剥離することを防ぐとともに、後工程における熱処理時
のＷとＳｉの反応を抑制し、デバイスの耐性劣化を防ぐ
という効果を有する。

【００５１】また、この実施例においては、バリアメタ
ル層３２ｂ、３４ｂを構成する材料として、ＴｉＮを用
いて説明したが、これに限るものではなく、ＴｉＷ、遷
移金属の窒化物、炭化物、ホウ化物、及びシリサイド膜
等でもよい。

【００５２】さらに、この実施例においてはコレクタ埋
込み金属層３２の第１の高融点金属層３２ａがＷ膜から
なり第１のバリアメタル層３２ｂがＴｉＮ膜からなるも
のについて説明したが、高融点金属としてはＷ膜に限る
ものではないことは言うまでもなく、さらにコレクタ埋
込み金属層３２は、シリサイド膜等からなる単層構造で
もよい。また、上述したようにシリサイド膜を用いる場
合には、コレクタ埋込み金属層３２となるシリサイド膜
とコレクタ埋込み絶縁層３１との界面にＴｉＮ膜等の第
３のバリアメタル層を形成することによってさらに、シ
リサイド膜の単層の場合に比べて密着力を向上させるこ
とができる。また、この実施例１においては、コレクタ
埋込み絶縁層３１は半導体基板１上のコレクタ埋込み金
属層３２上に堆積した後、支持基板３０と貼り合わせて
いたが、支持基板３０上にコレクタ埋込み絶縁層３１を
堆積した後、半導体基板１と貼り合わせてもよい。

【００５３】実施例２．本発明の実施例２であるバイポ
ーラトランジスタの製造方法について図１０を用いて説
明する。図１０は実施例２のバイポーラトランジスタの
製造方法の一工程を示す上面図であって、コレクタ埋込
み金属層３２である第１の高融点金属層３２ａと第１の
バリアメタル層３２ｂとを順次堆積する工程までは実施
例１と全く同様である。

【００５４】次に、図１０に示されるように半導体基板
１上にレジストを全面に塗布した後、半導体基板１最外
周の素子が形成しない領域である無効領域３５のみを露
光し、現像することで無効領域３５のレジストを除去し
た後、このレジストをマスクとしてエッチングし、素子
が形成される有効領域３６を残し無効領域３５の第１の
高融点金属層３２ａ及び第１のバリアメタル層３２ｂを
除去した後、レジストを除去する。なお、この無効領域
３５のレジストを除去する工程においては、この無効領
域３５にリンス液を滴下することによっても行うことが
できる。

【００５５】次に、コレクタ埋込み絶縁層３１となるＣ
ＶＤ酸化膜を全面に堆積する。このことによって、半導
体基板１の無効領域３５においてはシリコン上にＣＶＤ
酸化膜が直接堆積されることとなり、有効領域３６上の
コレクタ埋込み金属層３２は、全領域３５、３６に形成
されるコレクタ埋込み絶縁層３１で覆われることとな
る。従って、半導体基板１とコレクタ埋込み金属層３２
との密着力を向上させることができウエハプロセス中に
半導体基板１とコレクタ埋込み金属層３２が剥がれてく
ることを防ぐことができる。

【００５６】また、コレクタ埋込み絶縁層３１形成以後
の工程は実施例１と全く同様である。

【００５７】実施例３．本発明の実施例３である半導体
装置の製造方法においては、コレクタ埋込み金属層３２
を所望パターンにパターニングし、必要とする以外の領
域３７のコレクタ埋込み金属層３２を除去することによ
って、コレクタ埋込み金属層３２を小さなパターンと
し、この小さなパターン上にコレクタ埋込み絶縁層３１
を形成し、コレクタ埋込み金属層３２を覆うことによっ
て実施例２よりさらに密着力が向上する。

【００５８】次に、この半導体装置の製造方法におい
て、図１１〜図１５を用いて以下説明する。図１１〜図
１３はこの実施例のバイポーラトランジスタの製造方法
を順次示す製造工程断面図である。

【００５９】まず、図１１に示されるように、上記実施
例１で説明したように、コレクタ埋込み金属層３２を形
成した後、フォトレジストを全面に塗布し、フォトマス
クを用いて露光現像しコレクタ埋込み金属層３２を必要
としない領域３７、この図中では素子分離領域５が形成
される予定領域３７を除去する。つまりコレクタ埋込み
金属層３２を、コレクタ埋込み金属層３２が必要とする
領域に形成された所望パターンにパターニングする。そ
の後、コレクタ埋込み金属層３２上にＣＶＤ法にてＣＶ
Ｄ酸化膜からなるコレクタ埋込み絶縁層３１を形成す
る。従って所望パターンとなったコレクタ埋込み金属層
３２はコレクタ埋込み絶縁層３１で覆われることとな
り、半導体基板１とコレクタ埋込み金属層３２との密着
力は向上し、プロセス中に剥離することを防ぐ。これ以
降の図１２〜図１５に示される工程は先の実施例にて説
明した図１〜図９までの工程と全く同一である。

【００６０】また、この実施例において、素子分離領域
５が形成される予定領域におけるコレクタ埋込み金属層
３２を除去する領域は、パターンずれを考慮し、素子分
離領域より少し小さく形成してある。

【００６１】

【発明の効果】本発明の請求項１記載の半導体装置にお
いては、コレクタ埋込み層及びコレクタ引出し電極が高
融点金属層及びシリサイド膜により形成されているた
め、コレクタ抵抗及びコレクタ基板間の寄生容量が低減
でき、高周波特性に優れ、高速動作で低消費電力化が図
られた半導体装置を得ることができるという効果を有す
る。

【００６２】さらに、本発明の請求項２記載の半導体装
置においては、コレクタ埋込み金属層を素子分離領域に
よって分離するため、製造工程数が減少するという効果
を有する。

【００６３】さらに、本発明の請求項３記載の半導体装
置においては、コレクタ埋込み金属層とコレクタ領域、
又はコレクタ埋込み金属層とコレクタ埋込み絶縁層、又
はコレクタ引出し電極とコレクタ領域との界面にバリア
メタル層が形成されているので、密着力が向上し上記コ
レクタ埋込み金属層とコレクタ引出し電極が剥離するこ
とを防ぎ、半導体装置の歩留まりを向上させることがで
きるという効果を有する。

【００６４】また、本発明の請求項４記載の半導体装置
の製造方法においては、コレクタ領域となる第１の半導
体基板を薄膜化する工程において終点判断が容易に行え
るとともに、コレクタ領域の厚みを精度よく形成できる
という効果を有する。

【００６５】さらに、本発明の請求項５記載の半導体装
置の製造方法においては、第１の半導体基板上の素子が
形成されない外周領域の金属層を除去し、このコレクタ
埋込み金属層を絶縁層で覆うことによって、コレクタ埋
込み金属層の密着力を向上させることができプロセス途
中で剥離することを防ぎ半導体装置の歩留まりを向上さ
せることができるという効果を有する。

【００６６】さらに、本発明の請求項６記載の半導体装
置の製造方法においては、コレクタ埋込み金属層を小さ
な所望パターンにし、絶縁層によって覆うことによりさ
らに密着力が向上するため、コレクタ埋込み金属層が剥
離することを防ぐことができ、さらに半導体装置の歩留
まりを向上させることができるという効果を有する。

【図面の簡単な説明】

【図１】 本発明の実施例１である半導体装置の構成を
示す断面図である。

【図２】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図３】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図４】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図５】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図６】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図７】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図８】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図９】 本発明の実施例１である半導体装置の製造方
法の一工程を示す断面図である。

【図１０】 本発明の実施例２である半導体装置の製造
方法の一工程を示す上面図である。

【図１１】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。

【図１２】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。

【図１３】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。

【図１４】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。

【図１５】 本発明の実施例３である半導体装置の製造
方法の一工程を示す断面図である。

【図１６】 従来の半導体装置の構成を示す断面図であ
る。

【図１７】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１９】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２０】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２１】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２２】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図２３】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【符号の説明】

１ 半導体基板、５ 素子分離領域、５ｃ 充填材、５
ｄ ＣＶＤ酸化膜、３０ 支持基板、３１ コレクタ埋
込み絶縁層、３２ コレクタ埋込み金属層、３２ａ 第
１の高融点金属層、３２ｂ 第１のバリアメタル層、３
３ コレクタ領域、３４ コレクタ引出し電極、３４ａ
第２の溝、３４ｂ 第２のバリアメタル層、３４ｃ
第２の高融点金属層、３５ 無効領域、３６ 有効領
域。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された絶縁体からなるコレ
   クタ埋込み絶縁層と、このコレクタ埋込み絶縁層の表面
   に形成された高融点金属層又はシリサイド膜からなるコ
   レクタ埋込み金属層と、このコレクタ埋込み金属層の表
   面に形成されたコレクタ領域と、このコレクタ領域を貫
   通して形成された溝内に高融点金属層又はシリサイド膜
   が埋め込まれ、溝の底部において上記コレクタ埋込み金
   属層と電気的に接続させたコレクタ引出し電極とを備え
   たことを特徴とする半導体装置。
2. 【請求項２】 コレクタ領域及びコレクタ埋込み金属層
   を貫通してコレクタ埋込み絶縁層に到達する溝内に、絶
   縁体が埋め込まれてなる素子分離領域を備えたことを特
   徴とする請求項１記載の半導体装置。
3. 【請求項３】 コレクタ埋込み金属層とコレクタ領域と
   の界面、又は上記コレクタ埋込み金属層とコレクタ埋込
   み絶縁層との界面、又はコレクタ引出し電極とコレクタ
   領域との界面にバリアメタル層を備えたことを特徴とす
   る請求項１又は２記載の半導体装置。
4. 【請求項４】 第１の半導体基板に溝を形成し、この溝
   内に高融点金属層又はシリサイド膜を埋め込む工程と、
   この溝が形成された上記第１の半導体基板の表面に高融
   点金属層又はシリサイド膜からなるコレクタ埋込み金属
   層を堆積する工程と、このコレクタ埋込み金属層又は第
   ２の半導体基板上に絶縁層を堆積する工程と、この絶縁
   層を介して上記第１の半導体基板上に形成した上記コレ
   クタ埋込み金属層と上記第２の半導体基板の一主面が対
   向するように貼り合わせる工程と、上記第１の半導体基
   板の背面をエッチングして溝内の高融点金属層又はシリ
   サイド膜が露出するまで薄膜化し、コレクタ領域を形成
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
5. 【請求項５】 第１の半導体基板に溝を形成し、この溝
   内に高融点金属層又はシリサイド膜を埋め込む工程と、
   この溝が形成された上記第１の半導体基板の表面に高融
   点金属層又はシリサイド膜からなるコレクタ埋込み金属
   層を堆積する工程と、第１の半導体基板上の素子が形成
   されない外周領域の上記コレクタ埋込み金属層を除去す
   る工程と、このコレクタ埋込み金属層の除去工程後の第
   １の半導体基板上、又は第２の半導体基板上に絶縁層を
   堆積する工程と、この絶縁層を介して上記第１の半導体
   基板上に形成した上記コレクタ埋込み金属層と上記第２
   の半導体基板の一主面が対向するように貼り合わせる工
   程と、上記第１の半導体基板の背面をエッチングして溝
   内の高融点金属層又はシリサイド膜が露出するまで薄膜
   化し、コレクタ領域を形成する工程とを備えたことを特
   徴とする半導体装置の製造方法。
6. 【請求項６】 第１の半導体基板に溝を形成し、この溝
   内に高融点金属層又はシリサイド膜を埋め込む工程と、
   この溝が形成された上記第１の半導体基板の表面に高融
   点金属層又はシリサイド膜からなるコレクタ埋込み金属
   層を堆積する工程と、上記第１の半導体基板上のコレク
   タ埋込み金属層を所望パターンにパターニングする工程
   と、この所望パターンが形成された上記第１の半導体基
   板の表面、又は第２の半導体基板の表面に絶縁層を堆積
   する工程と、この絶縁層を介して上記第１の半導体基板
   上に形成した上記コレクタ埋込み金属層と上記第２の半
   導体基板の一主面が対向するように貼り合わせる工程
   と、上記第１の半導体基板の背面をエッチングして溝内
   の高融点金属層又はシリサイド膜が露出するまで薄膜化
   し、コレクタ領域を形成する工程とを備えたことを特徴
   とする半導体装置の製造方法。