JP3911643B2 - 埋め込み導電層の形成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は埋め込み導電層の形成方法に関するものであり、特に、エレクトロマイグレーション耐性の高いＣｕを用いた埋め込み配線層の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、或いは、高速化に伴って配線層の低抵抗化が要請されており、従来のＡｌ配線層に替わるものとしてＡｌより抵抗率が小さく、且つ、エレクトロマイグレーション耐性がＡｌの約２倍であるＣｕの使用が検討されている。
【０００３】
しかし、一般に微細な配線層を形成する場合にはドライ・エッチングする必要があるが、Ｃｕの場合にはＣｕのハロゲン化物の蒸気圧が低いため従来のＲＩＥ（反応性イオンエッチング）法では低温において十分なエッチングレートが得られないという問題があり、また、異方性エッチングが困難であるという問題もあった。
【０００４】
このような問題を解決するために、セルフアライン技法を用いたダマシン（ｄａｍａｓｃｅｎｅ）法と呼ばれる方法が検討されている。
このダマシン法とは、絶縁層に設けた配線パターンに沿った溝、及び、コンタクトホールにＣｕ層を堆積させたのち、上部の不要部分を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去することによって埋め込み配線層を形成する方法である。
【０００５】
なお、この場合の溝或いコンタクトホール内にＣｕを堆積させる方法としては、段差被覆性（ステップ・カヴァレッジ）の優れているＣＶＤ法、或いは、段差被覆性の劣るスパッタリング法とその後のリフローの組合せが用いられており、この内、前者のＣＶＤ法が微細化の進む将来の半導体装置のＣｕ配線層の形成方法として期待されている。
【０００６】
また、ダマシン法でＣｕ配線層を形成する場合には、ＣｕはＳｉＯ2 中を容易に拡散しシリコン半導体中で深い準位を形成して少数キャリアの寿命を縮めるので、Ｃｕの拡散を防止するために、ＳｉＯ2 層とＣｕ層の間にＴｉＮ層等のバリヤメタル層を介在させており、このＴｉＮ層の上にＣｕ層を成長させていた。
【０００７】
【発明が解決しようとする課題】
このようなＴｉＮ層等のバリヤメタル層上にＣＶＤ（化学気相成長）法によりＣｕ層を成長させる場合、バリヤメタル表面の酸化の程度が少ないほど、インキュベーションタイム（堆積工程の開始から実際に膜の堆積が始まるまでの遅延時間）が短いものの、アニールによりＣｕとバリヤメタルとの合金化反応が進行し、バリヤ性を損なうことがあった。
【０００８】
即ち、堆積させたままの状態のＣＶＤ−ＴｉＮ層上にＣｕ層を堆積させたのち、６００℃で１０分間アニールした場合、相互拡散によって合金を形成するので、６００℃程度の比較的高温プロセスではＴｉＮはバリヤメタルとして機能しないという問題があった。
【０００９】
しかし、ＣＶＤ−ＴｉＮ層よりも表面の酸素濃度の高いスパッタリング法によるＴｉＮ層、即ち、ＰＶＤ（物理気相成長）−ＴｉＮ層を用いた場合には、インキュベーションタイムが大きくなるという問題があり、且つ、バリヤ性も十分ではなかった。
【００１０】
したがって、本発明は、埋め込みＣｕ配線層を形成する際に、インキュベーションタイムを短くし、且つ、下地層のＣｕに対するバリヤ性を高めることを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、埋め込み配線層の形成方法において、絶縁層２に凹部３を形成したのち、バリヤメタル層４を形成し、次いで、化学気相成長法を用いてＴｉＮ層５を形成したのち、化学気相成長法を用いてＣｕ層６を堆積させて凹部３を埋め込み、次いで、バリヤメタル層４、ＴｉＮ層５、及び、Ｃｕ層６の不要部分を化学機械研磨することによって除去することを特徴とする。
なお、図１における符号１は半導体基板を表す。
【００１２】
（２）また、本発明は、上記（１）において、バリヤメタル層４としてスパッタリング法で堆積させたアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１３】
（３）また、本発明は、上記（２）において、スパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いたことを特徴とする。
【００１４】
（４）また、本発明は、上記（１）において、バリヤメタル層４としてＷＮx 層（ｘ＝０〜１）、または、ＴａＮx 層（ｘ＝０〜１）を用いたことを特徴とする。
【００１５】
（５）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより形成した少なくとも表面が酸化したＴｉＮ層を用いたことを特徴とする。
【００１６】
（６）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ4 ガス雰囲気中で熱処理することにより形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１７】
（７）また、本発明は、上記（１）において、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理することにより形成したＡｌ2 Ｏ3 層を用いたことを特徴とする。
【００２０】
（８）また、本発明は、上記（１）乃至（７）のいずれかにおいて、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことを特徴とする。
【００２１】
【作用】
埋め込みＣｕ配線層を形成する際に、バリヤメタル層４及び化学気相成長を用いて形成した酸素濃度の低いＴｉＮ層５を介することによって、バリヤ性を損なうことなく、インキュベーショタイムを短縮することができる。
【００２２】
図２（ａ）参照
図２は、ＰＶＤ−ＴｉＮ層〔図２（ａ）〕とＣＶＤ−ＴｉＮ層〔図２（ｂ）〕を酸素雰囲気中に所定時間置いた場合の層中の酸素の１ｓ電子軌道に起因する結合エネルギーを測定することによって層中の酸素濃度を検出したもので、段差被覆性の劣るＰＶＤ−ＴｉＮ層においては、表面から２５０ｎｍ／分のエッチングレートで２．５分エッチングバックした６２５ｎｍの深さまで有意な量の酸素が検出された。
【００２３】
図２（ｂ）参照
一方、段差被覆性に優れるＣＶＤ−ＴｉＮ層においては、表面以外ではほとんど酸素が検出されなかった。
これは、ＰＶＤ−ＴｉＮ層の結晶粒径は、ＣＶＤ−ＴｉＮ層に比べて小さいため、雰囲気中の酸素が層中により進入しやすいためと考えられる。
【００２４】
図３参照
図３はこのようなＰＶＤ−ＴｉＮ層とＣＶＤ−ＴｉＮ層の表面にＣＶＤ法を用いてＣｕ層を堆積させた場合のＣｕ成長量（×１０-4ｇ・ｃｍ-2）の下地依存性を示したもので、ＣＶＤ−ＴｉＮ層を用いた場合には堆積工程開始と略同時にＣｕ層の堆積が開始するのに対して、ＰＶＤ−ＴｉＮ層を用いた場合には堆積工程開始して１００秒経過してもＣｕ層の堆積はほとんど起こらず、インキュベーションタイムが長いことが判った。
【００２５】
例えば、Ｃｕ層を堆積する際に、ヘキサフルオロアセチルアセトネイトトリメチルビニルシラン銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−ｔｒｉｍｅｔｙｌｖｉｎｙｌｓｉｌａｎｅＣｕ：Ｃｕ（ｈｆａｃ）ＴＭＶＳ〕を前駆体（プリカーサ）として用いた場合、下地層表面から電子が供与されることによってＣｕが析出されることになるため、下地層となるバリヤメタル層４中の酸素濃度が高くて金属性が低い場合、バリヤメタル層４表面からの電子供与が起こりにくく、インキュベーションタイムは増大することになる（Ｓ．Ｃｏｈｅｎｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６０，１９９２，ｐ．９９５参照）。
【００２６】
また、バリヤメタル層４としてスパッタリング法で堆積させたアモルファス状態のＴｉ−Ｓｉ−Ｎ層を用いることにより、結晶性の層を用いるよりもＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００２７】
また、アモルファスＴｉ−Ｓｉ−Ｎ層を形成する際のスパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いることによって、スパッタリング原子の平行性が増すために段差被覆性が改善される。
【００２８】
また、バリヤメタル層４としてＷＮx 層（ｘ＝０〜１）、または、ＴａＮx 層（ｘ＝０〜１）を用いることにより、８００℃においてもＣｕに対するバリヤ性を示すバリヤメタル層４を形成することができる。
【００２９】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより表面が酸化したＴｉＮ層を用いることによりＣｕに対するバリヤ性を有するバリヤメタル層４を形成することができる。
【００３０】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ4 ガス雰囲気中で熱処理して形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３１】
また、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理して形成したＡｌ2 Ｏ3 層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３２】
また、ＴｉＮ層５を化学気相成長法により堆積させることにより、インキュベーションタイムを短縮するための層の段差被覆性を高めることができ、下地層となるバリヤメタル層４の膜厚の薄い部分を補うことができる。
【００３４】
また、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことにより、大気中の酸素による酸化、或いは、汚染不純物の侵入等の不所望な反応を防止することができる。
【００３５】
【実施例】
本発明の第１の実施例を図４及び図５を参照して説明する。
なお、本発明の実施例に用いている各反応装置の内容積は４０〜８０リットルである。
図４（ａ）参照
まず、６インチ（約１５ｃｍ）の（１００）面を主面とするシリコン基板１１上にプラズマＣＶＤ法を用いて６００ｎｍのＳｉＯ2 層１２を堆積させたのち、０．６μｍの厚さのフォトレジストを塗布したのち、ｉ線（３６５ｎｍ）を用いて露光・パターニングして形成したフォトレジストパターンをマスクとしてエッチングすることによって幅３００ｎｍで、深さ５００ｎｍの配線用の溝１３を形成する。
【００３６】
なお、この場合のＳｉＯ2 層１２は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＳｉＯ2 層、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇｌａｓｓ）層、或いは、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を用いても良いし、または、シリコン基板１１の表面を熱酸化して形成しても良い。
【００３７】
さらに、このＳｉＯ2 層１２は、シリコン基板１１表面に直接設けるのではなく、Ｓｉ3 Ｎ4 等の他の絶縁層上に設けても良いし、或いは、ＴｉＮやＷ等の金属層の上に設けても良いものである。
【００３８】
図４（ｂ）参照
次いで、ＴｉＳｉ0.6 をターゲットとして用い、Ａｒ／Ｎ2 流量比を１〜２、好適には１とした状態で、Ａｒを１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ及びＮ2 を１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ流した混合ガス中での反応性スパッタリング法によりＴｉ−Ｓｉ−Ｎ膜１４を１０〜５０ｎｍ、好適には３０ｎｍ堆積したのち、密着性を改善するために４５０〜６００℃、好適は、６００℃で、２０〜６０分、好適には３０分アニールする。
【００３９】
なお、この場合のＴｉＳｉ0.6 ターゲットは直径約３０ｃｍで厚さ約３ｃｍであり、印加する電力は０．５〜１．５Ｗであり、また、得られたＴｉ−Ｓｉ−Ｎ膜１４はアモルファスになっており、このようなアモルファス状態の膜はＣｕに対して良好なバリヤ性を示す（飯島他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ａ−Ｋ−１０参照）。
【００４０】
図４（ｃ）参照
次いで、ＴｉＣｌ4 を１０〜２０ｓｃｃｍ、好適には１０ｓｃｃｍ、Ｈｅを４０〜８０ｓｃｃｍ、好適には５０ｓｃｃｍ、メチルヒドラジンを０．４〜０．８ｓｃｃｍ、好適には０．７ｓｃｃｍ、及び、ＮＨ3 を４００〜８００ｓｃｃｍ、好適には５００ｓｃｃｍ流し、成長室の圧力を５０〜２００ｍＴｏｒｒ、好適には１００ｍＴｏｒｒとし、基板温度を５００〜６００℃、好適には６００℃で４０秒程度堆積させることによって１０〜３０ｎｍ、好適には２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積する。
【００４１】
このＣＶＤ−ＴｉＮ層１５はスパッタリング法によるＰＶＤ−ＴｉＮ層に比べて酸素濃度が低く、且つ、段差被覆性に優れているので、インキュベーションタイムを短縮することができると共に、下地のバリヤメタル層となるアモルファスＴｉ−Ｓｉ−Ｎ膜１４の膜厚の薄い部分を補償することができる。
【００４２】
図５（ｄ）参照
次いで、キャリアガスとしてのＨ2 の流量を１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍとしてＣｕ（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／分、好適には０．３ｇ／分供給し、基板温度を１２０〜２２０℃、好適には１６０℃とし、成長室の圧力を１００〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにしたＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１６を堆積させることによって溝１３を埋め込む。
【００４３】
図５（ｅ）参照
次いで、スラリーとしてアルミナ粉末をベースとした化学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１００回転／分（ｒｐｍ）、好適には５０回転／分で、１〜２分研磨して、ＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４の不要部分、即ち、ＳｉＯ2 層１２に設けた溝１３の高さ以上に堆積したＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４を除去して埋め込みＣｕ配線層を形成する。
【００４４】
このようなＣｕ配線層は、Ａｌ配線層に比べて比抵抗が小さいので信号遅延が少なく、且つ、Ａｌ配線層に比べてエレクトロマイグレーションに起因する配線層の断線時間が約２倍となるので半導体装置の信頼性が向上する。
【００４５】
次に、図６を参照して本発明の第２の実施例を説明する。
図６（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、ＲＦスパッタリング法によってバリヤメタル層としてＷＮx 層１７（ｘ＝０〜１）を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００４６】
なお、このＷＮx 層１７（ｘ＝０〜１）の代わりにＴａＮx 層（ｘ＝０〜１）を用いても良く、このような膜はＣｕに対して８００℃においても良好なバリヤ性を示す（奥他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ｐ−Ｋ−６参照）。
【００４７】
図６（ｂ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００４８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至ＷＮx 層１７の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００４９】
次に、図７を参照して本発明の第３の実施例を説明する。
図７（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５０】
図７（ｂ）参照
次いで、Ｎ2 ガスを２００００〜３００００ｓｃｃｍ、好適には３００００ｓｃｃｍ流し、基板温度を４００〜５００℃、好適には４５０℃としたＮ2 雰囲気１９中で、２０〜６０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８を酸化し、表面が酸化したＴｉＮ層２０を形成する。
【００５１】
この場合の酸化はＮ2 ガス中に含まれる微量の酸素によって生ずるものであり、酸化によってバリヤ性の向上した表面が酸化したＴｉＮ層２０が形成され、バリヤメタル層として機能する。
【００５２】
図７（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５３】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至表面が酸化したＴｉＮ層２０の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５４】
次に、図８を参照して本発明の第４の実施例を説明する。
図８（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５５】
図８（ｂ）参照
次いで、ＳｉＨ4 ガスを５０〜２００ｓｃｃｍ、好適には１００ｓｃｃｍ流し、基板温度を４００〜６００℃、好適には６００℃としたＳｉＨ4 ガス雰囲気２１中で、２０〜３０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８をアモルファスＴｉ−Ｓｉ−Ｎ層１４に変換する。
【００５６】
この場合のアモルファスＴｉ−Ｓｉ−Ｎ層１４は、第１の実施例におけるスパッタリング法によって形成したＴｉ−Ｓｉ−Ｎ層と同様に、Ｃｕに対する良好なバリヤ性を示す。
【００５７】
図８（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至アモルファスＴｉ−Ｓｉ−Ｎ層１４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５９】
次に、図９を参照して本発明の第５の実施例を説明する。
図９（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、スパッタリング法によってＡｌ層２２を５〜１０ｎｍ、好適には１０ｎｍ堆積させる。
【００６０】
図９（ｂ）参照
次いで、酸化雰囲気２３中でアニールしてＡｌ層２２を酸化し、Ｃｕに対するバリヤメタルとして機能するＡｌ2 Ｏ3 層２４に変換する。
【００６１】
図６（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００６２】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至Ａｌ2 Ｏ3 層２４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００６３】
なお、上記各実施例におけるバリヤメタル層を形成する工程における、ＲＦスパッタリング法、或いは、マグネトロンスパッタリング法は、それらに限定されるものでなく、各種の他のスパッタリング法に置き換えても良いものである。
【００６４】
また、第１の実施例におけるＴｉ−Ｓｉ−Ｎ層１４の堆積手段も反応性スパッタリング法に限られるものではなく、段差被覆性を改善するためにコリメーションスパッタリング法、或いは、ロングスロースパッタリング法を用いても良いものである。
【００６５】
このコリメーションスパッタリング法とは、ターゲットと被処理基板との間に蜂巣状の通路を有するコリメータを配置したもので、コリメータによって比較的平行なスパッタ原子成分、即ち、被処理基板に対して比較的垂直なスパッタ原子成分のみを利用して堆積を行うので、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になり、比較的均一な膜厚の被膜で溝１３を設けたＳｉＯ2 層１２の表面を被覆することができる。
【００６６】
また、ロングスロースパッタリング法とは、ターゲットと被処理基板との間の間隔を大きくすることによって比較的平行なスパッタ原子成分のみを利用して堆積を行うもので、本明細書においてはターゲットと被処理基板との間の間隔が１０ｃｍ以上の場合をロングスロースパッタリング法とするもので、この場合にも、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になる。
【００６８】
また、上記各実施例においては、ＳｉＯ2 層１２に設ける溝１３を配線用の溝として説明しているが、本発明の構成はコンタクトホールの溝、即ち、コンタクト電極の形成にも適用されるものである。
【００６９】
また、上記実施例においては、ＣＶＤ−Ｃｕ層１６を堆積させる際のプリカーサ（前駆体）としてＣｕ（ｈｆａｃ）ＴＭＶＳを用いているが、Ｃｕ（ｈｆａｃ）ＴＭＶＳに限られるものではなく、他のプリカーサ、例えば、ヘキサフルオロアセチルアセトネイト銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−Ｃｕ：Ｃｕ（ＨＦＡ）2 〕等を用いても良いものである。
【００７０】
また、上記各実施例におけるＣｕに対するバリヤ性を高めるための層の堆積工程乃至ＣＶＤ−Ｃｕ層の堆積工程の一連の工程を、各反応装置を結合チャンバーで結合させることにより、被処理基板を大気中に曝すことなく真空中で連続的に行っても良く、この場合には大気中の酸素或いは汚染不純物の影響を防止することができる。
【００７１】
【発明の効果】
本発明によれば、ＣＶＤ法によりＣｕ層を堆積させる際に、下地層をＣｕの拡散を防止するためのバリヤメタル層とインキュベーションタイムを短縮するための酸素濃度の低いＴｉＮ層との２層構造を用いることにより、低抵抗のＣｕ配線層を設けた半導体装置の信頼性を高め、且つ、スループットを向上することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用を説明するためのＴｉＮ層の酸素含有量を示す図である。
【図３】本発明の作用を説明するためのＣｕ層の成長量の下地依存性を示す図である。
【図４】本発明の第１の実施例の途中までの製造工程の説明図である。
【図５】本発明の第１の実施例の図４以降の製造工程の説明図である。
【図６】本発明の第２の実施例の説明図である。
【図７】本発明の第３の実施例の説明図である。
【図８】本発明の第４の実施例の説明図である。
【図９】本発明の第５の実施例の説明図である。
【符号の説明】
１ 半導体基板
２ 絶縁層
３ 凹部
４ バリヤメタル層
５ ＴｉＮ層
６ Ｃｕ層
１１ シリコン基板
１２ ＳｉＯ2 層
１３ 溝
１４ Ｔｉ−Ｓｉ−Ｎ層
１５ ＣＶＤ−ＴｉＮ層
１６ ＣＶＤ−Ｃｕ層
１７ ＷＮx 層
１８ ＰＶＤ−ＴｉＮ層
１９ Ｎ2 雰囲気
２０ 表面が酸化したＴｉＮ層
２１ ＳｉＨ4 ガス雰囲気
２２ Ａｌ層
２３ 酸化雰囲気
２４ Ａｌ2 Ｏ3 層
【産業上の利用分野】
本発明は埋め込み導電層の形成方法に関するものであり、特に、エレクトロマイグレーション耐性の高いＣｕを用いた埋め込み配線層の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、或いは、高速化に伴って配線層の低抵抗化が要請されており、従来のＡｌ配線層に替わるものとしてＡｌより抵抗率が小さく、且つ、エレクトロマイグレーション耐性がＡｌの約２倍であるＣｕの使用が検討されている。
【０００３】
しかし、一般に微細な配線層を形成する場合にはドライ・エッチングする必要があるが、Ｃｕの場合にはＣｕのハロゲン化物の蒸気圧が低いため従来のＲＩＥ（反応性イオンエッチング）法では低温において十分なエッチングレートが得られないという問題があり、また、異方性エッチングが困難であるという問題もあった。
【０００４】
このような問題を解決するために、セルフアライン技法を用いたダマシン（ｄａｍａｓｃｅｎｅ）法と呼ばれる方法が検討されている。
このダマシン法とは、絶縁層に設けた配線パターンに沿った溝、及び、コンタクトホールにＣｕ層を堆積させたのち、上部の不要部分を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去することによって埋め込み配線層を形成する方法である。
【０００５】
なお、この場合の溝或いコンタクトホール内にＣｕを堆積させる方法としては、段差被覆性（ステップ・カヴァレッジ）の優れているＣＶＤ法、或いは、段差被覆性の劣るスパッタリング法とその後のリフローの組合せが用いられており、この内、前者のＣＶＤ法が微細化の進む将来の半導体装置のＣｕ配線層の形成方法として期待されている。
【０００６】
また、ダマシン法でＣｕ配線層を形成する場合には、ＣｕはＳｉＯ2 中を容易に拡散しシリコン半導体中で深い準位を形成して少数キャリアの寿命を縮めるので、Ｃｕの拡散を防止するために、ＳｉＯ2 層とＣｕ層の間にＴｉＮ層等のバリヤメタル層を介在させており、このＴｉＮ層の上にＣｕ層を成長させていた。
【０００７】
【発明が解決しようとする課題】
このようなＴｉＮ層等のバリヤメタル層上にＣＶＤ（化学気相成長）法によりＣｕ層を成長させる場合、バリヤメタル表面の酸化の程度が少ないほど、インキュベーションタイム（堆積工程の開始から実際に膜の堆積が始まるまでの遅延時間）が短いものの、アニールによりＣｕとバリヤメタルとの合金化反応が進行し、バリヤ性を損なうことがあった。
【０００８】
即ち、堆積させたままの状態のＣＶＤ−ＴｉＮ層上にＣｕ層を堆積させたのち、６００℃で１０分間アニールした場合、相互拡散によって合金を形成するので、６００℃程度の比較的高温プロセスではＴｉＮはバリヤメタルとして機能しないという問題があった。
【０００９】
しかし、ＣＶＤ−ＴｉＮ層よりも表面の酸素濃度の高いスパッタリング法によるＴｉＮ層、即ち、ＰＶＤ（物理気相成長）−ＴｉＮ層を用いた場合には、インキュベーションタイムが大きくなるという問題があり、且つ、バリヤ性も十分ではなかった。
【００１０】
したがって、本発明は、埋め込みＣｕ配線層を形成する際に、インキュベーションタイムを短くし、且つ、下地層のＣｕに対するバリヤ性を高めることを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、埋め込み配線層の形成方法において、絶縁層２に凹部３を形成したのち、バリヤメタル層４を形成し、次いで、化学気相成長法を用いてＴｉＮ層５を形成したのち、化学気相成長法を用いてＣｕ層６を堆積させて凹部３を埋め込み、次いで、バリヤメタル層４、ＴｉＮ層５、及び、Ｃｕ層６の不要部分を化学機械研磨することによって除去することを特徴とする。
なお、図１における符号１は半導体基板を表す。
【００１２】
（２）また、本発明は、上記（１）において、バリヤメタル層４としてスパッタリング法で堆積させたアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１３】
（３）また、本発明は、上記（２）において、スパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いたことを特徴とする。
【００１４】
（４）また、本発明は、上記（１）において、バリヤメタル層４としてＷＮx 層（ｘ＝０〜１）、または、ＴａＮx 層（ｘ＝０〜１）を用いたことを特徴とする。
【００１５】
（５）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより形成した少なくとも表面が酸化したＴｉＮ層を用いたことを特徴とする。
【００１６】
（６）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ4 ガス雰囲気中で熱処理することにより形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１７】
（７）また、本発明は、上記（１）において、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理することにより形成したＡｌ2 Ｏ3 層を用いたことを特徴とする。
【００２０】
（８）また、本発明は、上記（１）乃至（７）のいずれかにおいて、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことを特徴とする。
【００２１】
【作用】
埋め込みＣｕ配線層を形成する際に、バリヤメタル層４及び化学気相成長を用いて形成した酸素濃度の低いＴｉＮ層５を介することによって、バリヤ性を損なうことなく、インキュベーショタイムを短縮することができる。
【００２２】
図２（ａ）参照
図２は、ＰＶＤ−ＴｉＮ層〔図２（ａ）〕とＣＶＤ−ＴｉＮ層〔図２（ｂ）〕を酸素雰囲気中に所定時間置いた場合の層中の酸素の１ｓ電子軌道に起因する結合エネルギーを測定することによって層中の酸素濃度を検出したもので、段差被覆性の劣るＰＶＤ−ＴｉＮ層においては、表面から２５０ｎｍ／分のエッチングレートで２．５分エッチングバックした６２５ｎｍの深さまで有意な量の酸素が検出された。
【００２３】
図２（ｂ）参照
一方、段差被覆性に優れるＣＶＤ−ＴｉＮ層においては、表面以外ではほとんど酸素が検出されなかった。
これは、ＰＶＤ−ＴｉＮ層の結晶粒径は、ＣＶＤ−ＴｉＮ層に比べて小さいため、雰囲気中の酸素が層中により進入しやすいためと考えられる。
【００２４】
図３参照
図３はこのようなＰＶＤ−ＴｉＮ層とＣＶＤ−ＴｉＮ層の表面にＣＶＤ法を用いてＣｕ層を堆積させた場合のＣｕ成長量（×１０-4ｇ・ｃｍ-2）の下地依存性を示したもので、ＣＶＤ−ＴｉＮ層を用いた場合には堆積工程開始と略同時にＣｕ層の堆積が開始するのに対して、ＰＶＤ−ＴｉＮ層を用いた場合には堆積工程開始して１００秒経過してもＣｕ層の堆積はほとんど起こらず、インキュベーションタイムが長いことが判った。
【００２５】
例えば、Ｃｕ層を堆積する際に、ヘキサフルオロアセチルアセトネイトトリメチルビニルシラン銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−ｔｒｉｍｅｔｙｌｖｉｎｙｌｓｉｌａｎｅＣｕ：Ｃｕ（ｈｆａｃ）ＴＭＶＳ〕を前駆体（プリカーサ）として用いた場合、下地層表面から電子が供与されることによってＣｕが析出されることになるため、下地層となるバリヤメタル層４中の酸素濃度が高くて金属性が低い場合、バリヤメタル層４表面からの電子供与が起こりにくく、インキュベーションタイムは増大することになる（Ｓ．Ｃｏｈｅｎｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６０，１９９２，ｐ．９９５参照）。
【００２６】
また、バリヤメタル層４としてスパッタリング法で堆積させたアモルファス状態のＴｉ−Ｓｉ−Ｎ層を用いることにより、結晶性の層を用いるよりもＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００２７】
また、アモルファスＴｉ−Ｓｉ−Ｎ層を形成する際のスパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いることによって、スパッタリング原子の平行性が増すために段差被覆性が改善される。
【００２８】
また、バリヤメタル層４としてＷＮx 層（ｘ＝０〜１）、または、ＴａＮx 層（ｘ＝０〜１）を用いることにより、８００℃においてもＣｕに対するバリヤ性を示すバリヤメタル層４を形成することができる。
【００２９】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより表面が酸化したＴｉＮ層を用いることによりＣｕに対するバリヤ性を有するバリヤメタル層４を形成することができる。
【００３０】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ4 ガス雰囲気中で熱処理して形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３１】
また、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理して形成したＡｌ2 Ｏ3 層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３２】
また、ＴｉＮ層５を化学気相成長法により堆積させることにより、インキュベーションタイムを短縮するための層の段差被覆性を高めることができ、下地層となるバリヤメタル層４の膜厚の薄い部分を補うことができる。
【００３４】
また、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことにより、大気中の酸素による酸化、或いは、汚染不純物の侵入等の不所望な反応を防止することができる。
【００３５】
【実施例】
本発明の第１の実施例を図４及び図５を参照して説明する。
なお、本発明の実施例に用いている各反応装置の内容積は４０〜８０リットルである。
図４（ａ）参照
まず、６インチ（約１５ｃｍ）の（１００）面を主面とするシリコン基板１１上にプラズマＣＶＤ法を用いて６００ｎｍのＳｉＯ2 層１２を堆積させたのち、０．６μｍの厚さのフォトレジストを塗布したのち、ｉ線（３６５ｎｍ）を用いて露光・パターニングして形成したフォトレジストパターンをマスクとしてエッチングすることによって幅３００ｎｍで、深さ５００ｎｍの配線用の溝１３を形成する。
【００３６】
なお、この場合のＳｉＯ2 層１２は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＳｉＯ2 層、ＳＯＧ（Ｓｐｉｎ−ｏｎ Ｇｌａｓｓ）層、或いは、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層を用いても良いし、または、シリコン基板１１の表面を熱酸化して形成しても良い。
【００３７】
さらに、このＳｉＯ2 層１２は、シリコン基板１１表面に直接設けるのではなく、Ｓｉ3 Ｎ4 等の他の絶縁層上に設けても良いし、或いは、ＴｉＮやＷ等の金属層の上に設けても良いものである。
【００３８】
図４（ｂ）参照
次いで、ＴｉＳｉ0.6 をターゲットとして用い、Ａｒ／Ｎ2 流量比を１〜２、好適には１とした状態で、Ａｒを１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ及びＮ2 を１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ流した混合ガス中での反応性スパッタリング法によりＴｉ−Ｓｉ−Ｎ膜１４を１０〜５０ｎｍ、好適には３０ｎｍ堆積したのち、密着性を改善するために４５０〜６００℃、好適は、６００℃で、２０〜６０分、好適には３０分アニールする。
【００３９】
なお、この場合のＴｉＳｉ0.6 ターゲットは直径約３０ｃｍで厚さ約３ｃｍであり、印加する電力は０．５〜１．５Ｗであり、また、得られたＴｉ−Ｓｉ−Ｎ膜１４はアモルファスになっており、このようなアモルファス状態の膜はＣｕに対して良好なバリヤ性を示す（飯島他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ａ−Ｋ−１０参照）。
【００４０】
図４（ｃ）参照
次いで、ＴｉＣｌ4 を１０〜２０ｓｃｃｍ、好適には１０ｓｃｃｍ、Ｈｅを４０〜８０ｓｃｃｍ、好適には５０ｓｃｃｍ、メチルヒドラジンを０．４〜０．８ｓｃｃｍ、好適には０．７ｓｃｃｍ、及び、ＮＨ3 を４００〜８００ｓｃｃｍ、好適には５００ｓｃｃｍ流し、成長室の圧力を５０〜２００ｍＴｏｒｒ、好適には１００ｍＴｏｒｒとし、基板温度を５００〜６００℃、好適には６００℃で４０秒程度堆積させることによって１０〜３０ｎｍ、好適には２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積する。
【００４１】
このＣＶＤ−ＴｉＮ層１５はスパッタリング法によるＰＶＤ−ＴｉＮ層に比べて酸素濃度が低く、且つ、段差被覆性に優れているので、インキュベーションタイムを短縮することができると共に、下地のバリヤメタル層となるアモルファスＴｉ−Ｓｉ−Ｎ膜１４の膜厚の薄い部分を補償することができる。
【００４２】
図５（ｄ）参照
次いで、キャリアガスとしてのＨ2 の流量を１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍとしてＣｕ（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／分、好適には０．３ｇ／分供給し、基板温度を１２０〜２２０℃、好適には１６０℃とし、成長室の圧力を１００〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにしたＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１６を堆積させることによって溝１３を埋め込む。
【００４３】
図５（ｅ）参照
次いで、スラリーとしてアルミナ粉末をベースとした化学機械研磨法を用い、２００〜３００ｇ／ｃｍ2 、好適には２５０ｇ／ｃｍ2 の研磨圧力で、回転数５０〜１００回転／分（ｒｐｍ）、好適には５０回転／分で、１〜２分研磨して、ＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４の不要部分、即ち、ＳｉＯ2 層１２に設けた溝１３の高さ以上に堆積したＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４を除去して埋め込みＣｕ配線層を形成する。
【００４４】
このようなＣｕ配線層は、Ａｌ配線層に比べて比抵抗が小さいので信号遅延が少なく、且つ、Ａｌ配線層に比べてエレクトロマイグレーションに起因する配線層の断線時間が約２倍となるので半導体装置の信頼性が向上する。
【００４５】
次に、図６を参照して本発明の第２の実施例を説明する。
図６（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、ＲＦスパッタリング法によってバリヤメタル層としてＷＮx 層１７（ｘ＝０〜１）を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００４６】
なお、このＷＮx 層１７（ｘ＝０〜１）の代わりにＴａＮx 層（ｘ＝０〜１）を用いても良く、このような膜はＣｕに対して８００℃においても良好なバリヤ性を示す（奥他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ｐ−Ｋ−６参照）。
【００４７】
図６（ｂ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００４８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至ＷＮx 層１７の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００４９】
次に、図７を参照して本発明の第３の実施例を説明する。
図７（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５０】
図７（ｂ）参照
次いで、Ｎ2 ガスを２００００〜３００００ｓｃｃｍ、好適には３００００ｓｃｃｍ流し、基板温度を４００〜５００℃、好適には４５０℃としたＮ2 雰囲気１９中で、２０〜６０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８を酸化し、表面が酸化したＴｉＮ層２０を形成する。
【００５１】
この場合の酸化はＮ2 ガス中に含まれる微量の酸素によって生ずるものであり、酸化によってバリヤ性の向上した表面が酸化したＴｉＮ層２０が形成され、バリヤメタル層として機能する。
【００５２】
図７（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５３】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至表面が酸化したＴｉＮ層２０の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５４】
次に、図８を参照して本発明の第４の実施例を説明する。
図８（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５５】
図８（ｂ）参照
次いで、ＳｉＨ4 ガスを５０〜２００ｓｃｃｍ、好適には１００ｓｃｃｍ流し、基板温度を４００〜６００℃、好適には６００℃としたＳｉＨ4 ガス雰囲気２１中で、２０〜３０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８をアモルファスＴｉ−Ｓｉ−Ｎ層１４に変換する。
【００５６】
この場合のアモルファスＴｉ−Ｓｉ−Ｎ層１４は、第１の実施例におけるスパッタリング法によって形成したＴｉ−Ｓｉ−Ｎ層と同様に、Ｃｕに対する良好なバリヤ性を示す。
【００５７】
図８（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至アモルファスＴｉ−Ｓｉ−Ｎ層１４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５９】
次に、図９を参照して本発明の第５の実施例を説明する。
図９（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ2 層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、スパッタリング法によってＡｌ層２２を５〜１０ｎｍ、好適には１０ｎｍ堆積させる。
【００６０】
図９（ｂ）参照
次いで、酸化雰囲気２３中でアニールしてＡｌ層２２を酸化し、Ｃｕに対するバリヤメタルとして機能するＡｌ2 Ｏ3 層２４に変換する。
【００６１】
図６（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００６２】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至Ａｌ2 Ｏ3 層２４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００６３】
なお、上記各実施例におけるバリヤメタル層を形成する工程における、ＲＦスパッタリング法、或いは、マグネトロンスパッタリング法は、それらに限定されるものでなく、各種の他のスパッタリング法に置き換えても良いものである。
【００６４】
また、第１の実施例におけるＴｉ−Ｓｉ−Ｎ層１４の堆積手段も反応性スパッタリング法に限られるものではなく、段差被覆性を改善するためにコリメーションスパッタリング法、或いは、ロングスロースパッタリング法を用いても良いものである。
【００６５】
このコリメーションスパッタリング法とは、ターゲットと被処理基板との間に蜂巣状の通路を有するコリメータを配置したもので、コリメータによって比較的平行なスパッタ原子成分、即ち、被処理基板に対して比較的垂直なスパッタ原子成分のみを利用して堆積を行うので、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になり、比較的均一な膜厚の被膜で溝１３を設けたＳｉＯ2 層１２の表面を被覆することができる。
【００６６】
また、ロングスロースパッタリング法とは、ターゲットと被処理基板との間の間隔を大きくすることによって比較的平行なスパッタ原子成分のみを利用して堆積を行うもので、本明細書においてはターゲットと被処理基板との間の間隔が１０ｃｍ以上の場合をロングスロースパッタリング法とするもので、この場合にも、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になる。
【００６８】
また、上記各実施例においては、ＳｉＯ2 層１２に設ける溝１３を配線用の溝として説明しているが、本発明の構成はコンタクトホールの溝、即ち、コンタクト電極の形成にも適用されるものである。
【００６９】
また、上記実施例においては、ＣＶＤ−Ｃｕ層１６を堆積させる際のプリカーサ（前駆体）としてＣｕ（ｈｆａｃ）ＴＭＶＳを用いているが、Ｃｕ（ｈｆａｃ）ＴＭＶＳに限られるものではなく、他のプリカーサ、例えば、ヘキサフルオロアセチルアセトネイト銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−Ｃｕ：Ｃｕ（ＨＦＡ）2 〕等を用いても良いものである。
【００７０】
また、上記各実施例におけるＣｕに対するバリヤ性を高めるための層の堆積工程乃至ＣＶＤ−Ｃｕ層の堆積工程の一連の工程を、各反応装置を結合チャンバーで結合させることにより、被処理基板を大気中に曝すことなく真空中で連続的に行っても良く、この場合には大気中の酸素或いは汚染不純物の影響を防止することができる。
【００７１】
【発明の効果】
本発明によれば、ＣＶＤ法によりＣｕ層を堆積させる際に、下地層をＣｕの拡散を防止するためのバリヤメタル層とインキュベーションタイムを短縮するための酸素濃度の低いＴｉＮ層との２層構造を用いることにより、低抵抗のＣｕ配線層を設けた半導体装置の信頼性を高め、且つ、スループットを向上することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用を説明するためのＴｉＮ層の酸素含有量を示す図である。
【図３】本発明の作用を説明するためのＣｕ層の成長量の下地依存性を示す図である。
【図４】本発明の第１の実施例の途中までの製造工程の説明図である。
【図５】本発明の第１の実施例の図４以降の製造工程の説明図である。
【図６】本発明の第２の実施例の説明図である。
【図７】本発明の第３の実施例の説明図である。
【図８】本発明の第４の実施例の説明図である。
【図９】本発明の第５の実施例の説明図である。
【符号の説明】
１ 半導体基板
２ 絶縁層
３ 凹部
４ バリヤメタル層
５ ＴｉＮ層
６ Ｃｕ層
１１ シリコン基板
１２ ＳｉＯ2 層
１３ 溝
１４ Ｔｉ−Ｓｉ−Ｎ層
１５ ＣＶＤ−ＴｉＮ層
１６ ＣＶＤ−Ｃｕ層
１７ ＷＮx 層
１８ ＰＶＤ−ＴｉＮ層
１９ Ｎ2 雰囲気
２０ 表面が酸化したＴｉＮ層
２１ ＳｉＨ4 ガス雰囲気
２２ Ａｌ層
２３ 酸化雰囲気
２４ Ａｌ2 Ｏ3 層
Claims (8)
- 絶縁層に凹部を形成したのち、バリヤメタル層を形成し、次いで、化学気相成長法を用いてＴｉＮ層を形成したのち、化学気相成長法を用いてＣｕ層を堆積させて前記凹部を埋め込み、次いで、前記バリヤメタル層、ＴｉＮ層、及び、Ｃｕ層の不要部分を化学機械研磨することによって除去することを特徴とする埋め込み導電層の形成方法。
- 上記バリヤメタル層として、スパッタリング法で堆積させたアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする請求項１記載の埋め込み導電層の形成方法。
- 上記スパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いたことを特徴とする請求項２記載の埋め込み導電層の形成方法。
- 上記バリヤメタル層として、ＷＮx 層、または、ＴａＮx 層を用いたことを特徴とする請求項１記載の埋め込み導電層の形成方法。
- 上記バリヤメタル層として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより形成した少なくとも表面が酸化したＴｉＮ層を用いたことを特徴とする請求項１記載の埋め込み導電層の形成方法。
- 上記バリヤメタル層として、ＴｉＮ層を堆積させたのちＳｉＨ4 ガス雰囲気中で熱処理することにより形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする請求項１記載の埋め込み導電層の形成方法。
- 上記バリヤメタル層として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理することにより形成したＡｌ2 Ｏ3 層を用いたことを特徴とする請求項１記載の埋め込み導電層の形成方法。
- 上記バリヤメタル層の堆積工程乃至Ｃｕ層の堆積工程を、一連の工程として真空中で連続的に行うことを特徴とする請求項１乃至７のいずれか１項に記載の埋め込み導電層の形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953795A JP3911643B2 (ja) | 1995-07-05 | 1995-07-05 | 埋め込み導電層の形成方法 |
| US08/660,524 US5736192A (en) | 1995-07-05 | 1996-06-07 | Embedded electroconductive layer and method for formation thereof |
| KR1019960022224A KR100227287B1 (ko) | 1995-07-05 | 1996-06-19 | 매립 도전층 및 그 형성방법 |
| US08/959,763 US6090702A (en) | 1995-07-05 | 1997-10-29 | Embedded electroconductive layer and method for formation thereof |
| US09/521,389 US6891269B1 (en) | 1995-07-05 | 2000-03-08 | Embedded electroconductive layer structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953795A JP3911643B2 (ja) | 1995-07-05 | 1995-07-05 | 埋め込み導電層の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922907A JPH0922907A (ja) | 1997-01-21 |
| JP3911643B2 true JP3911643B2 (ja) | 2007-05-09 |
Family
ID=15888335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16953795A Expired - Lifetime JP3911643B2 (ja) | 1995-07-05 | 1995-07-05 | 埋め込み導電層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3911643B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144635B2 (ja) * | 1998-10-13 | 2001-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100700255B1 (ko) * | 1998-12-18 | 2007-03-26 | 로무 가부시키가이샤 | 반도체장치의 제조방법 |
| JP3490317B2 (ja) * | 1998-12-25 | 2004-01-26 | 株式会社アルバック | 化学蒸着法による銅薄膜形成法 |
| KR20010001543A (ko) * | 1999-06-05 | 2001-01-05 | 김기범 | 구리 배선 구조를 가지는 반도체 소자 제조 방법 |
| KR100383759B1 (ko) * | 2000-06-15 | 2003-05-14 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 금속 배선 형성 방법 |
| KR100424714B1 (ko) * | 2001-06-28 | 2004-03-27 | 주식회사 하이닉스반도체 | 반도체소자의 구리 배선 형성 방법 |
| KR20030089756A (ko) * | 2002-05-18 | 2003-11-28 | 주식회사 하이닉스반도체 | 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법 |
| US20090304914A1 (en) * | 2006-08-30 | 2009-12-10 | Lam Research Corporation | Self assembled monolayer for improving adhesion between copper and barrier layer |
| JP5776630B2 (ja) * | 2012-06-01 | 2015-09-09 | 日立金属株式会社 | 銅系材料及びその製造方法 |
| JP2014165219A (ja) * | 2013-02-21 | 2014-09-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2018084260A (ja) * | 2016-11-22 | 2018-05-31 | Smc株式会社 | 増圧装置 |
-
1995
- 1995-07-05 JP JP16953795A patent/JP3911643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0922907A (ja) | 1997-01-21 |
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| JP3696750B2 (ja) | 半導体装置の製造方法 |
Legal Events
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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|
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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