KR100289515B1 - 베리어 메탈층 및 그 형성방법 - Google Patents

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히가시 데쓰로
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Abstract

본 발명의 베리어 메탈층은 질소 원자를 포함하는 질소 화합물에 의해서 그 표면이 질화되어 개질(改質)된 티탄막, 티탄막의 표면에 형성되는 티탄나이트라이드막으로 이루어지고, 티탄막과 티탄나이트라이드막은 반도체 디바이스의 하층의 베이스층과 상층의 금속막층 사이에 개재된다. 또, 본 발명의 베리어 메탈층 형성방법은, 반도체 디바이스의 다층 배선 구조를 구성하는 제 1 배선층과 이 제 1 배선층 위에 퇴적된 절연층 상에 형성되는 제 2 배선층을 전기적으로 접속하기 위해, 절연층의 소정의 부위에 제 1 배선층에 도달하도록 형성된 홀의 내면과 이 홀의 바닥부에 노출된 제 1 배선층의 표면을 포함하고, 절연층의 상면 전체에 걸쳐서 티탄막을 형성하며, 질소 원자를 포함하는 질소 화합물의 분위기 중에 티탄막을 노출시킴으로써 티탄막의 표면을 질화해서 개질하고, 그 위에 제 2 배선층이 퇴적되는 티탄나이트라이드막을 개질된 티탄막 위에 형성한다.

Description

베리어 메탈층 및 그 형성방법{BARRIER EMTAL LAYER AND METHOD OF FORMING THE SAME}
본 발명은 반도체 디바이스에 있어서의 콘택트홀이나 비아홀 등에 형성되는 베리어 메탈층 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 디바이스는 최근의 고밀도화·고집적화의 요구에 따라서 그의 회로 구성이 다층 배선(multilevel interconnection) 구조로 되는 경향이 있다. 이 다층 배선 구조에서는 하층 디바이스와 상층 배선과의 접속부인 콘택트홀이나 하층 배선과 상층 배선과의 접속부인 비아홀(via hole) 등의 매립 기술이 배선과 디바이스 사이 또는 배선간의 전기적인 접속을 도모하기 때문에 중요시 되어 왔다.
콘택트홀이나 비아홀의 매립에는, 알루미늄 합금이나 텅스텐 합금이 사용된다. 이들의 합금이 하층의 실리콘 기판이나 알루미늄 배선과 직접 접촉하면, 그 접촉 부위(전기적 접속 부위)에서 알루미늄의 흡입 효과 등에 기인해서 새로운 합금이 형성된다. 이와 같은 새로운 합금에 의해서 전기적 접속 부위에 있어서의 전기 저항이 증대하면, 최근의 반도체 디바이스에 있어서 요구되고 있는 저전력화 및 고속화에 대응할 수 없게 된다. 또, 홀을 텅스텐 합금으로 매립할 때에 사용되는 처리가스의 1개인 WF6가스는 Si기판측에 침입해서 그 전기적 특성 등을 열화시킨다.
이러한 문제를 없애기 위해 일반적으로, 콘택트홀이나 비아홀 등을 알루미늄 합금이나 텅스텐 합금으로 매립하기 전에, 홀내의 전역에 걸쳐서 TiN(티탄나이트라이드)등으로 이루어지는 베리어 메탈층이 얇게 형성된다. 그리고 그후, 베리어 메탈층상에 알루미늄 합금등이 퇴적됨으로써 홀이 매립된다. 이와 같이 베리어 메탈층을 사용해서 상하의 층을 전기적으로 접속하는 배선 구조가 도 4에 도시되어 있다.
도면에 있어서, (2)는 Si웨이퍼 등으로 이루어지는 기판이다. 이 기판(2)의 상면에는 소정의 금속막층(4)이 형성되어 있다. 금속막층(4) 위에는 SiO2등으로 이루어지는 절연층(6)이 형성되어 있다. 절연층(6) 위에 알루미늄 합금이나 텅스텐 합금으로 이루어지는 금속막층(8)을 형성하고, 또한 이 금속막층(8)과 하측의 금속막층(4)을 전기적으로 접속하기 위해 절연층(6)의 소정의 부위에 금속막층(4)에 도달하는, 예를 들면, 콘택트홀(10)이 형성된다. 콘택트홀(10)의 내면을 포함하는 절연층(6)의 전면에는 Ti막(12)과 TiN막(14)이 적층되어 이루어지는 베리어 메탈층(16)이 형성되어 있다. 베리어 메탈층(16) 위에는 콘택트홀(10)을 매립하도록 알루미늄 합금이나 텅스텐 합금으로 이루어지는 금속막층(8)이 퇴적되어 있다.
반도체 디바이스의 고미세화 및 고집적화에 따라서 디자인 룰(design rule)이 엄격하게 되면, 그것에 따라서 선폭(line width)이나 홀 직경이 한층 작아지게 되어 에스팩트 비(aspect ratio)가 높아지게 된다. 따라서, 홀의 매립 기술은 한층 곤란하게 되고 단차 피복성이 낮은 물리적 증기 퇴적(PVD)법에 의해서 베리어 메탈층을 형성하면 홀 바닥에 충분히 퇴적할 수 없기 때문에, 전기 저항이 증가한다는 문제가 발생한다. 이 때문에, 현재에는 단차 피복성에 뛰어난 화학적 증기 퇴적(CVD)법의 적용도 검토되고 있다. 베리어 메탈층의 형성에 CVD법을 적용하는 경우, 일반적으로는 Ti막이 플라즈마 스퍼터 등의 물리적 증기 퇴적(PVD)법에 의해서 형성되고, 그후, 베리어 메탈층을 구성하는 TiN막이 화학적 증기 퇴적(CVD)법에 의해서 형성된다. CVD법에 의해서 TiN막을 형성하는 경우에는 주로 원료 가스로서 TiCl4(사염화티탄)와 NH3(암모니아) 또는 질소 원자를 갖는 분자(예를 들면 메틸 히드라진)가 사용된다. 그러나, 이 경우, TiCl4는 하지막(下地膜)인 Ti막을 침식하여 Ti막과 TiN막과의 밀착성을 저하시킨다.
본 발명의 목적은 티탄막과 티탄나이트라이드막과의 밀착성이 양호한 베리어 메탈층 및 그 형성방법을 제공하는 것에 있다.
본 발명의 목적은 이하의 베리어 메탈층 및 그 형성방법에 의해서 달성된다. 즉, 본 발명의 베리어 메탈층은 질소 원자를 포함하는 질소 화합물에 의해서 그 표면이 질화되어 개질된 티탄막과, 티탄막의 표면에 형성되는 티탄나이트라이드막으로 이루어지고, 티탄막과 티탄나이트라이드막은 반도체 디바이스의 하층의 베이스층과 상층의 금속막층 사이에 개재된다. 또, 본 발명의 베리어 메탈층 형성방법에서는 반도체 디바이스의 다층 배선 구조를 구성하는 제 1 배선층과 이 제 1 배선층 위에 퇴적된 절연층 상에 형성되는 제 2 배선층을 전기적으로 접속하기 위해, 절연층의 소정의 부위에 제 1 배선층에 도달하도록 형성된 홀의 내면과 이 홀의 바닥부에 노출된 제 1 배선층의 표면을 포함하고, 절연층의 상면 전체에 걸쳐서 티탄막이 형성되며, 질소 원자를 포함하는 질소 화합물의 분위기중에 티탄막을 노출시킴으로써 티탄막의 표면이 질화되어 개질되고, 그 위에 제 2 배선층이 퇴적되는 티탄나이트라이드막이 개질된 티탄막 위에 형성된다.
도 1a는 본 발명의 실시예 1에 따른 베리어 메탈층이 형성되는 콘택트홀을 절연층에 형성한 상태를 도시하는 단면도,
도 1b는 콘택트홀내에 Ti막을 형성한 상태를 도시하는 단면도,
도 1c는 Ti막을 개질 처리한 상태를 도시하는 단면도,
도 1d는 개질 처리된 Ti막 위에 TiN막을 형성한 상태를 도시하는 단면도,
도 1e는 베리어 메탈층 위에 금속막층을 퇴적시켜 홀을 매립한 상태를 도시하는 단면도,
도 2a는 표면 개질 전의 티탄막의 형태를 도시하는 확대단면도,
도 2b는 표면 개질 후의 티탄막의 형태를 도시하는 확대단면도,
도 3은 처리 온도와 개질의 티탄나이트라이드막의 원자 조성비 Ti/N과의 관계를 도시하는 그래프,
도 4는 베리어 메탈층을 사용해서 상하의 층을 전기적으로 접속한 종래의 배선 구조를 도시하는 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 기판 4, 8 : 금속막층
6 : 절연층 10 : 콘택트홀
12 : Ti막 14 : TiN막
16, 18 : 베리어 메탈층 20 : 티탄 하지막
20A : 티탄막 22 : 티탄나이트라이드막
24 : 티탄 결정 26 : 개질 티탄나이트라이막
이하, 도면을 참조하면서 본 발명의 실시예에 대해서 설명한다.
도 1a∼도 1e는 본 발명의 실시예 1에 따른 베리어 메탈층을 사용해서 상하의 배선층(wiring layer)끼리를 전기적으로 접속하는 방법을 단계적으로 도시하고 있다.
도 1e 중, (2)는 Si웨이퍼등으로 이루어지는 기판이다. 이 기판(2)의 표면에는 하층의 베이스층으로서 금속막층(4)(배선층)이 형성되어 있다. 이 금속막층(4)은 하층에 마련되는 회로 소자의 배선 패턴을 형성하고 있다. 금속막층(4)위에는 SiO2등으로 이루어지는 층간 절연막(interlevel dielectric)으로서의 절연층(6)이 형성되어 있다. 절연층(6) 위에 알루미늄 합금이나 텅스텐 합금으로 이루어지는 금속막층(8)(상층에 마련되는 회로 소자의 배선 패턴을 형성하는 배선층)을 형성하고 또한 이 금속막층(8)과 하층의 금속막층(4)을 전기적으로 접속하기 위해 절연층(6)의 소정의 부위에 금속막층(4)에 도달하는, 예를 들면, 콘택트홀(10)이 형성된다. 또한, 콘택트홀(10)은 이 홀(10)의 바닥부에 금속막층(4)이 노출되도록, 예를 들면, 에칭에 의해 형성된다. 콘택트홀(10)의 내면을 포함하는 절연층(6)의 전면에는 본 발명의 실시예 1에 따른 베리어 메탈층(18)이 얇게 형성되어 있다. 베리어 메탈층(18) 위에는 콘택트홀(10)을 매립하도록 금속막층(8)이 퇴적되어 있다. 이 경우, 금속막층(8)은 그 표면이 평탄화된다.
베리어 메탈층(18)은 표면 개질 처리가 실시된 티탄막으로 이루어지는 티탄 하지 막(20)과 티탄 하지막(20)의 표면을 덮도록 해서 적층되는 티탄나이트라이트막(22)으로 이루어지는 2층 구조로 형성되어 있다.
다음에, 베리어 메탈층(18)의 형성방법 및 베리어 메탈층(18)을 사용해서 상하의 배선층(wiring layer)(4, 8)끼리를 전기적으로 접속하는 방법에 대해서 순차적으로 설명한다.
도 1a는 주지의 방법에 의해서 하층의 금속막층(4) 위에 퇴적된 절연층(6)에 콘택트홀(10)이 형성되어 있는 상태를 도시하고 있다. 도시된 바와 같이, 콘택트홀(10)은 금속막층(4)에 도달하도록 형성되고, 콘택트홀(10)의 바닥부에는 금속막층(4)이 노출되어 있다.
다음에 도 1b에 도시한 바와 같이, 콘택트홀(10)의 내벽면을 포함하는 절연층(6)의 상면 전체에 걸쳐서 티탄막(20A)이, 예를 들면 50nm정도의 두께로 성막된다. 이 티탄막(20A)의 성막 처리는 플라즈마 스퍼터 또는 CVD에 의해서 실행된다. 특히 CVD에 의해서 티탄막(20A)을 형성하면 고집적화 및 고미세화를 위해 홀(10)의 직경이 작아져 에스팩트 비가 높아져도 플라즈마 퇴적의 경우와 비교해서 홀(10)의 바닥부 및 측벽까지 충분히 성막이 실행되어 전체적으로 콘포멀(conformal)하고 균일하게 막이 형성된다.
다음에 도 1c에 도시한 바와 같이, 티탄막(20A)에 표면 개질 처리가 실시되어 티탄 하지막(20)이 형성된다. 이 표면 개질 처리는 챔버내에 도 1b에 도시한 기판(2)이 반입되고, 이 기판(2)이 질소 원자를 갖는 히드라진(hydrazine) 유도체 화합물(예를 들면, 메틸 히드라진)의 분위기에 소정 기간만 노출되는 것에 의해서 실행된다. 이 열처리에 의해서 티탄막(20A)은 그 표면이 질화되고 티탄 표면에 상당히 얇게 티탄나이트라이드막(개질 티탄나이트라이드막)이 형성된다. 즉, 티탄막(20A)은 그 표면이 개질되어 티탄 하지막(20)으로 된다.
이 개질 티탄나이트라이드막은 개질되지 않은 Ti막과 비교해서 다음의 공정에서 사용되는 TiCl4가스에 대해서 내구성이 있고 에칭되기 어려운 특성을 갖고 있다. 도 2a 및 도 2b는 티탄막(20A)의 표면 개질의 과정을 미시적으로 본 상태를 도시하고 있다. 도 2a에 도시한 바와 같이, 티탄막(20A)중의 티탄 결정(24)은 주상(柱狀)형을 이루고 있고, 티탄 결정(24) 사이에는 가스가 침입 가능한 많은 공극이 존재하고 있다. 이와 같은 구조를 이루는 티탄막(20A)에 도 2b에 도시한 바와 같이 메틸 히드라진의 가스를 작용시키면 주상형의 티탄 결정(24)의 전(全) 표면에 다음의 반응식에 의해 개질 티탄나이트라이드막(26)이 형성된다.
Ti + CH3NHNH2(메틸 히드라진)→TiN + CH3NH2+ H2/2
또한, 이 개질 티탄나이트라이드막(26)은 후공정에서 티탄 하지막(20) 위에 형성되는 티탄나이트라이드막(22)과는 다른 물성 특성을 갖는다. 즉, 개질 티탄나이트라이드막(26)은 티탄막(20A)의 주상형 티탄 결정(24)의 표면이 질화된 막이다. XPS(X-ray photoelectron spectroscopy)에 의한 분석 결과에서도 메틸 히드라진의 가스에 의해서 티탄 결정(24)의 표면만이 질화되어 있는 것이 확인되었다. 이것에 대해서, 티탄 하지막(20) 위에 형성되는 티탄나이트라이드막(22)은 표면뿐만 아니라 그것 전체가 티탄나이트라이드에 의해서 형성되어 있고, 재료로서의 물성 특성이 개질 티탄나이트라이드막(26)과 전혀 다르다.
또한, 티탄막(20A)의 표면 개질의 프로세스 조건은, 예를 들면 이하와 같다.
압력 : 0.1∼대기압
모노메틸 히드라진의 유량 : 1∼100sccm
캐리어 가스의 유량 : 10∼1000sccm
처리 온도 : 200∼800℃
처리 시간 : 10∼600sec
이 프로세스 조건에 있어서, 처리 시간은 티탄막(20A)의 두께에 의존하지만, 일반적으로 10∼600sec의 범위내이다. 또, 캐리어 가스로서는 He가스가 사용되지만, Ar가스나 Xe가스 등의 다른 불활성 가스를 사용할 수도 있다. 또, 히드라진의 유도체 화합물로서는 모노메틸 히드라진 외에 디메틸 히드라진을 사용할 수도 있다.
도 3은 처리 온도와 개질 티탄나이트라이드막(26)의 원자비 Ti/N과의 관계를 도시하고 있다. 도시한 바와 같이, 처리 온도가 200℃이상으로 되면 개질 반응이 개시되고, 약 500℃의 처리 온도에서 Ti와 N의 조성비가 1:1로 된다. 그리고, 이후, 처리 온도가 약 700℃까지의 사이에서는 Ti와 N의 조성비가 1:1로 유지된다. 따라서, 처리 온도는 200℃∼700℃의 범위, 특히 500℃∼700℃의 범위가 바람직하다. 또한, 티탄막(20A)의 표면 개질 처리에 연속해서 실행되는 티탄나이트라이드막(22)의 성막 공정에서의 처리 온도가 500℃∼550℃인 것을 고려하여 이 실시예에서는 표면 개질 처리 온도를 500℃∼550℃의 범위내로 설정한다. 또, 이 실시예와 같이 열 프로세스에서 표면 개질 처리가 실행되면 가스가 열확산에 의해 티탄막(20A)내로 깊숙히까지 충분히 침투하기 때문에 단기간에 또한 충분히 티탄막(20A)의 표면이 질화 처리된다. 그러나, 열 프로세스가 아니고 플라즈마 처리에 의해서 표면 개질 처리를 실행해도 좋다.
이와 같이 해서, 티탄막(20A)의 표면 개질이 실행되어 티탄 하지막(20)이 형성되면 이번에는 도 1d에 도시한 바와 같이 열처리에 의해서 티탄 하지막(20)의 표면 전체에 티탄나이트라이드막(22)이 성막된다. 이 경우, 티탄나이트라이드막(22)은 이하의 반응식에 의해서 형성되고 그 두께는 약 50nm정도로 설정된다.
TiCl4+ NH3+ CH3NHNH2(메틸 히드라진)→TiN + CH3NH+ HCl
이 티탄나이트라이드막(22)의 성막 처리는 공급 가스의 종류나 압력을 변화한 상태에서 먼저의 표면 개질 처리가 실행된 챔버와 동일한 침버내에서 연속적으로 실행된다.
티탄나이트라이드막(22)의 성막의 프로세스 조건은 예를 들면 이하와 같다.
압력 : 0.1∼10Torr
모노메틸 히드라진의 유량 : 1∼100sccm
NH3가스의 유량 : 100∼1000sccm
TiCl4가스의 유량 : 10∼100sccm
캐리어 가스의 유량 : 10∼1000sccm
처리 온도 : 500∼650℃
처리 시간 : 60∼180sec
이와 같이 해서 티탄나이트라이드막(22)이 형성되어 베리어 메탈층(18)이 형성되면, 이번에는 도 1e에 도시한 바와 같이, 통상의 CVD처리 또는 플라즈마 스퍼터 처리에 의해서 콘택트홀(10)을 매립하도록 베리어 메탈층(18) 위에 알루미늄 합금이나 텅스텐 합금으로 이루어지는 금속막층(8)이 퇴적된다.
이상 설명한 바와 같이, 이 실시예에서는 질소 원자를 갖는 히드라진 유도체화합물(예를 들면, 메틸 히드라진)에 의해서 티탄막(20A)의 표면이 질화되고, 티탄나이트라이드막(22)의 성막시에 사용되는 TiCl4가스에 대해서 내구성이 있어 에칭되기 어려운 특성을 갖는 개질의 티탄나이트라이드막(26)이 형성된다. 따라서, 티탄나이트라이드막(22)의 성막시에 티탄 하지막(20)이 TiCl4에 의해서 에칭되는 일 없어 티탄 하지막(20)과 티탄나이트라이드막(22)의 밀착성을 높일 수 있다. 즉, 티탄 하지막(20)의 표면은 평활 상태로 유지되고 티탄 하지막(20)의 표면에 에칭에 의한 미세한 요철이 생기는 일 없어, 티탄 하지막(20)과 티탄나이트라이드막(22)의 밀착성이 대폭 향상되어, 티탄 나이트라이드막(22)이 티탄 하지막(20)으로부터 박리하는 일이 없다.
또한, 이 실시예에서는 티탄막(20A)의 표면 개질의 프로세스 온도가 그 후에 실행되는 티탄나이트라이드막(22)의 성막시의 프로세스 온도와 대략 동일한 500℃∼550℃로 설정되어 있기 때문에, 시간이 걸리는 온도 변경 과정을 거치는 일 없이 표면 개질 프로세스와 티탄 나이트라이드 성막 프로세스를 연속적으로 실행할 수 있어 스루풋(throughput)의 향상을 도모할 수 있다.
또한, 본 발명의 발명자는 티탄막(20A)에 표면 개질 처리를 실시한 경우와 실시하지 않은 경우에 있어서, 베리어 메탈층의 평가를 실행하였다. 이 평가에서는 표면 개질 처리가 실행되지 않은 티탄막이 TiCl4에 의해 언더에칭(under etching)되어 심하게 요철을 발생시키는 것이 확인되었다. 즉, 티탄나이트라이드막(22)의 성막시에 사용되는 TiCl4(사염화티탄)는, 티탄막에 대해서 에칭 작용을 나타내어 이것을 침식해 버렸다. 이에 비해, 표면 개질 처리가 실시된 티탄막은 TiCl4에 의해서 에칭되지 않고 그 표면의 평탄성이 유지되었다.
또한, 이 실시예에서는 콘택트홀(10)에 베리어 메탈층(18)이 적용되었지만 이것에 한정하지 않고, 하층의 배선과 상층의 배선을 접속하는 홀, 즉, 비아홀(via hole)에 베리어 메탈층(18)을 적용할 수도 있다. 또, 이 실시예에서는 베이스층이 도전성의 금속막층(4)이었지만 이것에 한정하지 않고, 베이스층이, 예를 들면 층간절연층과 같은 비도전성 재료이어도 좋다. 이 경우, 절연층 위에 홈을 형성하거나 또는 홈을 형성하는 일 없이 절연층과 배선 패턴 사이에 베리어 메탈층(18)을 개재시키면 절연층과 배선 패턴의 밀착성을 향상시킬 수 있다(도 1e에 있어서, 콘택트홀(10) 이외의 절연층(6)의 표면부 위에 형성되어 있는 베리어 메탈층(18)의 부분을 참조). 또, 이 실시예에서는 실리콘 기판을 예로 들어 설명했지만 이것에 한정되지 않고 유리기판, LCD기판등에도 본 발명의 베리어 메탈(18)을 적용할 수 있는 것은 물론이다.

Claims (16)

  1. 질소 원자를 포함하는 질소 화합물에 의해 그 표면이 질화되어 개질된 티탄막과 상기 티탄막의 표면에 형성되는 티탄나이트라이드막으로 이루어지고,
    티탄막과 티탄나이트라이드막은, 반도체 디바이스의 하층의 베이스층과 상층의 금속막층 사이에 개재되는 것을 특징으로 하는 베리어 메탈층.
  2. 제 1 항에 있어서,
    상기 하층의 베이스층은 금속막층이고, 상기 상층의 금속막층은 하층의 금속막층 위에 형성된 절연층에 마련된 홀을 통해서 하층의 금속막층과 전기적으로 접속되는 것을 특징으로 하는 베리어 메탈층.
  3. 제 2 항에 있어서,
    상기 홀은, 콘택트홀 또는 비아홀인 것을 특징으로 하는 베리어 메탈층.
  4. 제 1 항에 있어서,
    상기 질소 화합물은, 질소 원자를 갖는 히드라진 유도체 화합물인 것을 특징으로 하는 베리어 메탈층.
  5. 제 4 항에 있어서,
    상기 히드라진 유도체 화합물이 메틸 히드라진인 것을 특징으로 하는 베리어 메탈층.
  6. 티탄나이트라이드막을 형성하는 성막 가스에 의해서 에칭되지 않는 피막을 갖는 티탄막과 상기 티탄막의 표면에 형성되는 티탄나이트라이드막으로 이루어지고,
    티탄막과 티탄나이트라이드막은, 반도체 디바이스의 하층의 베이스층과 상층의 금속막층 사이에 개재되는 것을 특징으로 하는 베리어 메탈층.
  7. 제 6 항에 있어서,
    상기 티탄나이트라이드막을 형성하는 성막 가스가 TiCl4가스인 것을 특징으로 하는 베리어 메탈층.
  8. 제 6 항에 있어서,
    상기 하층의 베이스층은 금속막층이고, 상기 상층의 금속막층은 하층의 금속막층 위에 형성된 절연층에 마련된 홀을 통해서 하층의 금속막층과 전기적으로 접속되는 것을 특징으로 하는 베리어 메탈층.
  9. 제 8 항에 있어서,
    상기 홀은, 콘택트홀 또는 비아홀인 것을 특징으로 하는 베리어 메탈층.
  10. 제 6 항에 있어서,
    상기 피막은, 질소 원자를 갖는 히드라진 유도체 화합물을 티탄막에 작용시킴으로써 형성되는 것을 특징으로 하는 베리어 메탈층.
  11. 제 10 항에 있어서,
    상기 히드라진 유도체 화합물이 메틸 히드라진인 것을 특징으로 하는 베리어 메탈층.
  12. 반도체 디바이스의 다층 배선 구조를 구성하는 제 1 배선층과 이 제 1 배선층 위에 퇴적된 절연층 상에 형성되는 제 2 배선층을 전기적으로 접속하기 위해 절연층의 소정의 부위에 제 1 배선층에 도달하도록 형성된 홀의 내면과, 이 홀의 바닥부에 노출된 제 1 배선층의 표면을 포함하는 절연층의 상면 전체에 걸쳐서 티탄막을 형성하고,
    질소 원자를 포함하는 질소 화합물의 분위기 중에 티탄막을 노출시키는 것에 의해 티탄막의 표면을 질화해서 개질하고,
    그 위에 제 2 배선층이 퇴적되는 티탄나이트라이드막을 개질된 티탄막 위에 형성하는 것을 특징으로 하는 베리어 메탈층 형성방법.
  13. 제 12 항에 있어서,
    상기 질소 화합물은 질소 원자를 갖는 히드라진 유도체 화합물인 것을 특징으로 하는 베리어 메탈층 형성방법.
  14. 제 13 항에 있어서,
    상기 히드라진 유도체 화합물이 메틸 히드라진인 것을 특징으로 하는 베리어메탈층 형성방법.
  15. 제 12 항에 있어서,
    200℃∼700℃ 범위의 온도하에서 티탄막의 표면이 질화되어 개질되는 것을 특징으로 하는 베리어 메탈층 형성방법.
  16. 제 12 항에 있어서,
    상기 홀이 콘택트홀 또는 비아홀인 것을 특징으로 하는 베리어 메탈층 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129232B2 (ja) * 1997-05-08 2001-01-29 日本電気株式会社 半導体装置の製造方法
JPH11195621A (ja) * 1997-11-05 1999-07-21 Tokyo Electron Ltd バリアメタル、その形成方法、ゲート電極及びその形成方法
KR20000015075A (ko) * 1998-08-27 2000-03-15 윤종용 반도체소자의 경계금속막 형성방법
US6316353B1 (en) * 1999-02-18 2001-11-13 Micron Technology, Inc. Method of forming conductive connections
JP2008186926A (ja) * 2007-01-29 2008-08-14 Fujitsu Ltd 半導体装置とその製造方法
CN102339787A (zh) * 2010-07-20 2012-02-01 旺宏电子股份有限公司 降低接触孔电阻的半导体元件制造方法
JP5709333B2 (ja) * 2013-10-15 2015-04-30 ローム株式会社 半導体装置
CN111235546B (zh) * 2020-01-16 2022-05-31 长江存储科技有限责任公司 3d存储器件的制造方法及粘附膜的化学气相沉积方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0642514B2 (ja) * 1986-11-18 1994-06-01 日本電気株式会社 多層配線構造の製造方法
JPH088222B2 (ja) * 1989-05-09 1996-01-29 富士通株式会社 半導体装置の製造方法
JPH06151815A (ja) * 1992-11-13 1994-05-31 Ricoh Co Ltd 半導体装置とその製造方法

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