JP3883126B2 - 半導体集積回路装置、それが組み込まれた電子装置、及び消費電力低減方法 - Google Patents
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Description
本発明は、半導体集積回路装置及びそれが組み込まれた携帯機器などの電子機器に関し、特に消費電力を低減する技術に関する。
背景技術
現在、携帯電話機やノートブック型,パームトップ型等の携帯機器では、消費電力の低減が要求されている。
図1に、従来の技術による携帯機器の一構成例を示す。図示する携帯機器は、DRAMで構成されるメモリ10、DRAMコントローラ20、画像処理ユニット(IP:Image Processor)30、中央処理装置(CPU)40、インターフェイス50及びシステム電源回路60を有する。IP30とCPU40は、DRAMコントローラ20を介してメモリ10に同時にアクセスすることができる。つまり、IP30とCPU40は、データバスとコマンドバス(データ・コマンドバス)70を共有する。IP30とCPU40は、外部入出力端子に接続されるインターフェイス50を介して、図示を省略する外部機器とデータを授受する。
CPU40は、制御信号Aを介してシステム電源回路60を制御する。システム電源回路60は、携帯機器内の各内部回路に電力を供給する。図1では、メモリ10内のメモリコア11dの周辺回路11bへの電力供給路が例示されている。CPU40は例えば、携帯機器がレジュームモードに移行した場合にシステム電源回路60に制御信号Aを出力し、メモリ10を含む内部回路を低消費電力モードに設定する。低消費電力モードに設定されたメモリ10は、その周辺回路11bが動作するために必要な必要最小限の電力を供給して、消費電力を削減する。
前述したように、IP30とCPU40はメモリ10に同時にアクセスすることができる。このように、メモリ10を共用するためには、IP30又はCPU40が単独でメモリ10にアクセスすると仮定した場合の2倍のアクセスレートが必要となる。例えば、IP30又はCPU40のアクセスレートが50MHzの場合、メモリ10を共用するためには100MHzのアクセスレートが必要である。
同時アクセス可能ではあるが、実際にはIP30とCPU40が常に同時に動作している(メモリ10にアクセスしている)訳ではなく、CPU40のみが動作している場合が多い。言い換えれば、CPU40の動作時間の方がIP30の動作時間よりも長い。IP30は、処理すべきデータがなければ画像処理を行わず、休止状態となる。
IP30が休止状態になってもアクセスレートに変化はない。上記の例では、アクセスレートは100MHzのままである。CPU40のみがメモリ10にアクセスするためには、50MHzのアクセスレートで良い。従って、IP30が休止状態となった場合には、無駄に電力が消費される。携帯機器は一般に、充電式電池や乾電池で動作する。従って、IP30が休止状態になると、内臓電池が無駄に消費されてしまい、携帯機器の動作時間が短くなってしまう。
このような問題点は、複数の装置や回路でメモリを共用するシステムでも同様に発生する。
発明の開示
従って、本発明は上述した従来技術の問題を解決することを総括的な目的とする。
より特定すれば、本発明は、消費電力を削減した半導体集積回路装置、この回路が組み込まれた電子機器、消費電力を削減する方法を提供することを目的とする。
この目的を達成するために、本発明は電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する半導体集積回路であって、前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う手段を有する。
半導体集積回路が前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段を具備し、該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、自律的に電力消費を低減する動作、つまり、前記半導体集積回路の内部電圧を低減させるか、又は動作のタイミングを遅らせるか、若しくはその両方を行う。よって、電力消費を効果的に削減することができる。
発明を実施するための最良の形態
始めに、本発明の特徴のいくつかを列挙すると、次の通りである。
本発明は、バス等のクロック周波数(以下、システムクロックという)を調整する手段や、システム電源やメモリ内部等に印加する電圧を調整する手段等を有する。例えばCPU(中央演算処理装置)やIP(イメージプロセッサ)等の複数の情報処理構成が同一のバスを利用してメモリにアクセスするよう構成されている場合に、その情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリと情報処理構成とを接続するシステムクロックを低減する。
また、情報処理構成の何れか、若しくはその一部が動作していないことを検知又は検出してメモリセルアレイに供給する内部電圧や、この他、システム電源電圧等を低減する。更に、本発明では、メモリに対する読み出しや書き込みの開始タイミングを通常動作時よりも遅らせることで、よりメモリセルアレイに供給する内部電圧を低下させることが可能なように構成する。
更に、本発明では、システム電源電圧が低下したメモリの基板電圧を上昇させるようにも構成する。これは、システム電源電圧が低下することで、メモリにおけるトランジスタ、特にNMOSトランジスタのしきい値が上昇することに対応するためである。
以下、上記特徴を好適に実施した形態の例について図面を用いて詳細に説明する。
〔第1の実施の形態〕
まず、本発明の第1の実施の形態について図面を用いて詳細に説明する。
図2は、本発明の第1の実施の形態を示すブロック図であって、半導体集積回路装置及びこれを組み込んだ電子装置の構成を示す図である。
図2に示す実施の形態は、SDRAM(同期型DRAM)などのメモリデバイスで構成されるメモリ100、DRAMコントローラ200、制御部800、インターフェイス500、及びシステム電源回路600を有する電子装置である。この電子装置は例えば、これらの部品を回路基板上に搭載したカードや、これらの部品や回路基板を具備する携帯電話やパソコンなどに相当する。メモリ100は、本発明の半導体集積回路装置の一例である。制御部800は、画像処理ユニット(IP:Image Processor)300、CPU400及びクロックジェネレータ700を有する。IP300とCPU400は、データ・コマンドバス900及びDRAMコントローラ200を介してメモリ100を共用する。クロックジェネレータ700は、メモリ100にシステムクロックを供給する。
本実施の形態の特徴の1つは、IP300が休止状態になると、メモリ100に供給するシステムクロックの周波数及び電源電圧を低下させることにある。また、別の特徴としては、システムクロックの周波数の低下及び電源電圧の低下をメモリ100が検出して、自律的に低消費電力動作モードに移行することにある。
以下、本実施の形態を詳細に説明する。
システム電源/システムクロックの低減/復帰
この構成において、システムクロックの低減及びシステム電源電圧の低減、並びにシステムクロックの通常動作時への復帰及びシステム電源電圧の通常動作時への復帰は、CPU400から出力される信号により制御される。
即ち、例えばシステム電源電圧及びシステムクロックを低減させる場合、CPU400はシステム電源回路600へ電源制御信号Bを出力し、クロックジェネレータ700へクロック制御信号Dを出力する。これに対し、システム電源回路600は電源制御信号Bが入力されるとシステム電源電圧を所定の値分、低減された電圧に切り替える。また、クロックジェネレータ700はクロック制御信号Dが入力されるとシステムクロックを所定のクロック周波数、例えば通常動作時の半分の周波数に切り替える。
ここで、システム電源回路600は、電子装置の各部へ電源電圧を供給する回路であり、クロックジェネレータ700は、メモリ100やその他の内部回路へシステムクロックを供給する回路である。
また、通常動作時のシステム電源電圧に復帰させる場合、CPU400はシステム電源回路600へ電源制御信号Aを出力し、クロックジェネレータ700へクロック制御信号Cを出力する。システム電源回路600は電源制御信号Aが入力されると、システム電源電圧を通常動作時の電圧に切り替える。また、クロックジェネレータ700はクロック制御信号Cが入力されると、システムクロックを通常動作時のクロック周波数に切り替える。
また、システムクロックを低減する構成としては、クロックジェネレータ700に含まれる水晶発振器等に印加する電圧を切り替える構成としても、クロックジェネレータ700の出力段に分周器(プログラマブル分周器でもよい)を設け、所定の分周比で分周することで切り替える構成としてもよい。但し、クロックジェネレータ700の出力段に設けた分周器における分周比を切り替えるよう構成した場合、CPU400から出力されるクロック制御信号C又はDを、この分周器に入力する。
更に、システムクロックを低減させた際に、CPU400の逓倍回路における逓倍率を変化することで、CPU400の動作クロックを維持、又は所定の動作クロックに調整するよう構成してもよい。
また、本実施形態では、システム電源電圧及びシステムクロックの切り替えをIP300が動作しているか否かに基づいて行う。即ち、本実施形態では、IP300が動作している場合、システム電源電圧及び/又はシステムクロックを通常動作時の値とし、IP300が休止している場合、クロック電源電圧及びシステムクロックを通常動作時の値よりも低減されたものとする。
IP300の動作状態/休止状態の検知
ここで、IP300が動作しているか休止しているかは、CPU400により検知される。これは、CPU400が常時又は定期的(所定の周期毎)にIP300を監視し、休止しているか否かを判定するよう構成することでも、IP300が動作時及び/又は休止時に常時又は定期的に所定の信号(IP動作信号/IP休止信号)をCPU400へ出力するよう構成することでも、IP300が動作状態から休止状態へ移行した際及び休止状態から動作状態へ移行した際に所定の信号をCPU400へ出力するよう構成することでも実現することが可能である。但し、この構成は、上記例示したものに限定されず、IP300が休止状態にあるか動作状態にあるかをCPU400が検知できる構成であれば、どのように変形してもよい。
図3にIP300の動作状態/休止状態を検知するための構成の一例を示す。図3に例示するIP休止検出回路は、IP300とCPU400との間に設けられたNANDゲート801及びインバータ802を有する。IP300が休止状態である期間中、IP300は常時IP休止信号を出力する(ハイレベル又は論理1)。NANDゲート801の出力は、IP休止信号が出力されている間、システムクロックに従って変化し、インバータ802を介してCPU400に供給される。つまり、IP休止信号が出力されている間、CPU400にはシステムクロックが供給され続ける。このようにして、CPU400はIP300の休止状態を検知する。
メモリの動作モードの切り替え
また、本実施形態では、上記のようにIP300の休止が検知された場合、メモリ100を通常時の動作モード(以下、通常動作モードという)から低消費電力で動作するモード(以下、低消費電力動作モードという)に切り替える。これにより、本実施形態では、更に消費電力を低減させることを可能にしている。以下の説明では、この切り替えをメモリ100内部に設けた検知手段に基づいて行う場合を例に挙げて説明する。
上記の検知手段とは、システム電源電圧が低下したことを検知する手段及びシステムクロックが低下したことを検知する手段である。即ち、本実施形態では、IP300が休止したことを検知したCPU400がシステム電源電圧及びシステムクロックを低減させると、これがメモリ100内部に設けた検知手段(図2における電源電圧低下検出回路114及びクロック周波数低下検出回路115に相当)により検知され、各回路(120,130,140)が低消費電力動作モードにエントリされる。
以下、各々の回路を図面を用いて詳細に説明する。
電源電圧低下検出回路114
まず、図2における電源電圧低下検出回路114の構成及び回路構成の例を図4の(a)及び(b)を用いて詳細に説明する。
図4の(a)は、電源電圧低下検出回路114の構成例を示すブロック図である。図4の(a)に示すように、電源電圧低下検出回路114には、システム電源電圧と外部印加基準電圧Vrefとが印加される。また、電源電圧低下検出回路114の回路構成の例を図4の(b)に示す。図4の(b)に示すように、電源電圧検出回路114は、カレントミラー回路114−2を負荷抵抗とした差動増幅回路114−1を有している。従って、本実施形態による電源電圧低下検出回路114は、システム電源電圧が所定の電圧値よりも小さくなった場合に電源電圧低下検出信号を出力する。ここで、Vrefが印加されるNMOSトランジスタ114−2のゲートにしきい値を設けることで、システム電源電圧がVrefからしきい値電圧分低い電圧値となったときに電源電圧低下検出信号が出力されるよう構成するとよい。
また、本実施形態では、図4の(a)及び(b)に示すように、電源電圧低下検出回路114を構成する差動増幅回路114−1のソース側(GND側)にPMOS114−3を設け、このPMOSトランジスタ114−3のゲートにメモリアクセス信号を反転させて印加するよう構成することで、メモリアクセス信号が入力されたときのみ、電源電圧低下検出回路114が動作するよう構成する。これにより、必要なときのみ電源電圧低下検出回路114が動作するよう構成され、消費される電力を削減することが可能となる。
クロック周波数低下検出回路115
次に、図2におけるクロック周波数低下検出回路115の回路構成について、図5から図8を用いて詳細に説明する。
図5は、クロック周波数低下検出回路115の構成例を示すブロック図である。図5を参照すると、クロック周波数低下検出回路115は、メモリアクセス信号をトリガとしてシステムクロックが低減されているか否かを検知し、低減されている場合にクロック周波数低下検出信号を出力するよう構成されている。
これを図5〜図8を用いて説明すると、クロック周波数低下検出回路115では、入力されたシステムクロックが入力バッファ回路115−1で遅延を含むバッファ処理を受け(図6)、ポンピング回路(チャージポンプ回路)115−2でクロック周波数に応じた直流電圧に変換される(図6のキャパシタC1に電荷を蓄積する)。そして、キャパシタC1の電圧が図5及び図6の(a)として、図5及び図8に示す電圧比較器115−5の差動増幅回路115−51を構成するNMOSトランジスタ115−51aのゲートへ入力される。また、図5及び図7に示すリングオシレータ回路115−3は、入力されたメモリアクセス信号に基づいて所定の周波数の信号を出力する。この信号は、ポンピング回路(チャージポンプ回路)115−4に入力され、周波数に応じた直流電圧に変換される(図7のキャパシタC2に電荷を蓄積する)。そして、キャパシタC2の電圧が図5及び図7の(b)として、上記電圧比較器115−5の差動増幅回路115−51を構成するNMOSトランジスタ115−51bのゲートへ入力される。
ここで、差動増幅回路115−51は、構成するNMOSトランジスタのゲートがNMOSトランジスタ115−51bのドレイン側に接続されたカレントミラー回路115−52を負荷抵抗としている。従って、図8に示す電圧比較器115−5は、図中(b)を介して直流電圧がNMOSトランジスタ115−51bのゲートに入力されたときのみ、システムクロックが低減されているか否かを判定する構成となっている。
更に、電圧比較器115−5は、差動増幅回路115−1のソース側(GND側)にNMOSトランジスタ115−53を設け、このゲートにメモリアクセス信号を入力することにより、メモリアクセス信号が入力されたときのみ、クロック周波数低下検出信号を出力するよう構成されている。
低消費電力動作モードエントリ回路116
また、上記のように、電源電圧低下検出回路114から出力された電源電圧低下検出信号及びクロック周波数低下検出回路115から出力されたクロック周波数低下検出信号は、図2の低消費電力動作モードエントリ回路116に入力される。以下、図9を用いて低消費電力動作モードエントリ回路116の構成例及び動作の例について説明する。
図9に示すように、本実施形態による低消費電力動作モードエントリ回路116は、NANDゲート116−1と116−2を有し、クロック周波数低下検出信号と電源電圧低下検出信号との両方が入力された場合に、バッファ回路116−3を介して低消費電力動作モードエントリ信号を出力するよう構成されている。
更に、図9に示す構成例では、メモリアクセス信号も入力されることも条件として、低消費電力動作モードエントリ信号を出力するよう構成されている。これにより、メモリへのアクセスがないときに低消費電力動作モードエントリ信号が出力されることを避け、無駄な電力が消費されることを防止している。
タイミング調整回路120
このように出力された低消費電力動作モードエントリ信号に基づいて動作するタイミング調整回路120の構成例を、図10の回路図を用いて説明する。
図10を参照すると、タイミング調整回路120は、バッファ回路120−1、NANDゲート120−2、120−3、NORゲート120−4及びインバータ120−5で構成される。低消費電力動作モードエントリ信号が入力されている場合、タイミング調整回路120はメモリ100内部の動作タイミングを遅らせるためのタイミング調整信号を出力する。図10に示す例では、タイミングを調整するための信号(タイミング調整信号)の生成を、入力されたメモリアクセス信号を所定の期間遅延させる、奇数個のインバータで構成されたバッファ回路120−1を設けることで実現している。
このようなタイミング調整回路120を設けることで、本実施形態では、ワード線選択駆動回路101cに供給する内部電圧をより低減させることが可能となる。
内部電圧調整回路130
次に、同じく低消費電力動作モードエントリ信号に基づいて動作する内部電圧調整回路130の構成例を、図11の回路図を用いて説明する。
図11に例示された内部電圧調整回路130は、PMOSトランジスタとNMOSトランジスタとからなるトランジスタ回路130−1を有する。2つのトランジスタのゲートには、低消費電力動作モードエントリ信号が入力される。低消費電力動作モードエントリ信号が入力されるとNMOSトランジスタがONし、PMOSトランジスタがOFFする。PMOSトランジスタはNMOSトランジスタよりも駆動能力が高い。従って、PMOSトランジスタがONしている状態(通常動作時)では、内部電圧Vppはほぼそのままメモリコアに供給される。これに対し、NMOSトランジスタがONする場合(低消費電力動作モードエントリ時)には、通常動作時よりも低減された内部電圧がメモリコアに供給される。
このように、上記内部電圧調整回路130を設けることで、IP300が休止したことで高速動作することが不要となったメモリ100へ供給する電源電圧を低減し、消費電力を削減することが可能となる。
メモリ基板電圧調整回路140
次に、本実施形態によるメモリ基板電圧調整回路140について説明する。
本実施形態において、メモリ基板電圧調整回路140は、低消費電力動作モード時に基板電圧VBBを上昇させるための回路である。
一般的に、低消費電力動作モード時に電源電圧が低下したメモリにおいて、従来のままの基板バイアスでは、特にNMOSトランジスタのしきい値電圧が大きくなるという問題が存在する。従って、メモリ基板電圧調整回路140は、この問題を解決するために設けられるものである。
図12に、メモリ基板電圧調整回路140の回路構成の例を示す。図12を参照すると、メモリ基板電圧調整回路140は、複数の直列に接続されたNMOSトランジスタ140−2〜140−5と、VSS側のNMOSトランジスタに並列に接続されたNMOSトランジスタ140−1とを有する。低消費電力動作モードエントリ信号はNMOSトランジスタ140−1のゲートに与えられる。NMOSトランジスタ140−1が導通すると、VSS−VBB間はNMOSトランジスタの4段構成から3段構成に変わるので、基板電圧VBBは増加する。
また、図12に示すメモリ基板電圧調整回路140は、低消費電力動作モードエントリ信号が未入力の場合、又は低消費電力動作モードエントリ信号が未入力へ切り替わった場合、急速に通常動作時の基板電圧VBBに復帰することが可能な構成となっている。
通常動作モード時及び低消費電力動作モード時のタイミングチャート
次に、図13を用いて、通常動作モード時の各信号の波形と低消費電力動作モード時の各信号の波形とを説明する。但し、本説明ではシステム電源電圧とシステムクロックとの双方が低減されたことをトリガとして、動作モードが低消費電力動作モードに切り替えられるよう構成した場合について触れる。
図13に例示するように、IP300からIP休止信号が出力されると、CPU400は、IP300が休止したことを検知して電源制御信号Aを立ち下げ、電源制御信号Bを立ち上げることでシステム電源電圧を低減する。また同様に、CPU400は、クロック制御信号Cを立ち下げ、電源制御信号Bを立ち上げることでシステムクロックのクロック周波数を低減する。図12に示す場合では、システムクロックのクロック周波数が1/2に低減されている。
このようにシステム電源電圧及びシステムクロックが低減されると、上述のように、このことが電源電圧低下検出回路114及びクロック周波数低下検出回路115で検知され、低消費電力動作モードエントリ回路116から低消費電力動作モードエントリ信号が出力される。
ここで、低消費電力動作モードエントリ信号が入力された内部電圧調整回路130から出力された内部電圧Vppは、通常動作モード時の内部電圧Vppよりも低減されているため、この低減された内部電圧Vppに基づいてワード線(図2に示すメモリセルアレイ101aのワード線)に印加される電圧(WL A2)も、図13に示すように通常動作モード時に印加される電圧(WL A1)と比較して低減されている。また、同様に、低消費電力動作モード時にビット線に印加される電位差(BL A2)も、図13に示すように通常動作モード時に印加される電圧(BL A1)と比較して低減されている。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作は、IP300が動作したことをCPU400が検知し、これに基づいてシステム電源電圧及びシステムクロックを通常動作時の値に復帰させ、これを電源電圧低下検出回路114及びクロック周波数低下検出回路115で検知し、これに基づいて低消費電力動作モードエントリ回路116から出力されている低消費電力動作モードエントリ信号を停止させることで、実現することが可能である。
このように、上記実施の形態は、IP300休止時にシステム電源電圧を低下させるだけでなく、メモリ100の動作モードを通常動作モードから低消費電力動作モードに切り替えることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ101aに対する読み出し/書き込みのタイミングを調整することで、より内部電圧Vppを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧VBBを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にNMOSトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
以上、本発明の第1の実施の形態を説明した。上記の説明では、IP300が休止状態になったことをメモリ100で検知して、メモリ100の動作電圧とシステムクロック(動作タイミング)の両方を低減させる構成であった。しかし、原理的には、動作電圧とシステムクロックのいずれか一方を低減させる構成であっても良い。
また、上記第1の実施の形態は、CPU400とIP300とが同一のバス900を介してメモリ100(正確には、メモリ100へのデータの送受信を制御するDRAMコントローラ200)へアクセスするよう構成されているが、本発明はこの構成に限定されず、複数の情報処理装置が同一のバスを使用するものであれば如何なるものでも適用することが可能である。
更に、メモリ100はSDRAMであったが、他のタイプのメモリであっても良い。
第2の実施の形態
次に、本発明の第2の実施の形態を説明する。
第1の実施形態では、メモリ100における動作モードの低消費電力動作モードへの切り替えを、メモリ100内部に設けた検知手段(電源電圧低下検出回路114,クロック周波数低下検出回路115)の検知結果に基づいて行うよう構成した場合について説明した。これに対し、本発明の第2の実施の形態では、この切り替えをCPU400から出力されるコマンドに基づいて行う。
メモリ100Aの動作モードの切り替え
第2の実施の形態によるの構成例を図14のブロック図に示す。
図14において、CPU400は、IP300の休止を検知すると、DRAMコントローラ200を介してメモリ100Aへ低消費電力動作モードへのエントリコマンド(以下、低消費電力動作モードエントリコマンドという)を入力する。但し、IP300の休止を検知する構成及び方法としては、上述のものと同様である。また、この他に、何れの回路(図14では、タイミング調整回路120,内部電圧調整回路130,メモリ基板電圧調整回路140の何れか:以下、120,130,140と略す)を低消費電力動作モードに設定するかを示すコード(アドレスコード:以下、対象回路アドレスコードという)も、CPU400からメモリ100Aへ出力される。
このように入力された低消費電力動作モードエントリコマンド及び対象回路アドレスコードは、メモリ100Aの動作モード出力回路111に入力される。動作モード出力回路111は、コマンドデコーダとアドレスバッファとから構成されている。
この構成において、CPU400から入力された低消費電力動作モードエントリコマンドはコマンドデコーダでデコードされ、後段のモードレジスタ112に入力される。また、CPU400から入力された対象回路アドレスコードはアドレスバッファに入力され、メモリ100A内において対象の回路(120,130,140)に割り当てられたアドレス(以下、対象回路アドレスという)に変換され、デコードされた低消費電力動作モードエントリコマンド(以下、低消費電力動作モードセットコマンドという)と共にモードレジスタ112に入力される。
モードレジスタ112は、メモリ10Aの各回路(120,130,140)にセットされた動作モードを保持するものである。従って、動作モード出力回路111から入力された低消費電力動作モードセットコマンドは、モードレジスタ112における対象回路アドレスに対応する番地にセットされる。
また、モードレジスタ112において、何れかの回路(120,130,140)に対する低消費電力動作モードが設定されていると、回路別低消費電力動作モードエントリ回路113は、この対象の回路(120,130,140)に対して回路別低消費電力動作モードエントリ信号を出力する。ここで、回路別低消費電力動作モードエントリ回路113による各回路(120,130,140)の動作モードの検知は、回路別低消費電力動作モードエントリ回路113が常時又は定期的にモードレジスタ112を参照するよう構成することでも、モードレジスタ112における設定が更新された際に、モードレジスタ112から所定の信号が回路別低消費電力動作モードエントリ回路113へ出力されるよう構成することでも実現することが可能である。但し、この構成は、回路別低消費電力動作モードエントリ回路113が各回路(120,130,140)に設定される動作モードを検出することが可能であれば、どのように変更してもよい。
回路別低消費電力動作モードエントリ回路113は、上記に例示した構成によりモードレジスタ112において何れかの回路(120,130,140)に対する低消費電力動作モードがセットされていることを検知すると、この対象の回路(120,130,140)に回路別低消費電力動作モードエントリ信号を出力する。これに対し、回路別低消費電力動作モードエントリ信号が入力された対象の回路(120,130,140)では、それぞれの構成において消費電力を低減させることが実行される。
以下、タイミング調整回路120,内部電圧調整回路130,メモリ基板電圧調整回路140の構成及び動作は、第1の実施形態によるものと同様であるため、ここでは説明を省略する。但し、本実施形態において各回路(120,130,140)へは、回路別低消費電力動作モードエントリ信号が入力される。
また、上記説明は動作モードを低消費電力動作モードへ切り替える際の動作であるが、通常動作モードに設定する際の動作も、上記動作における回路別低消費電力動作モードエントリコマンドを回路別通常状態動作モードエントリコマンド(回路別に通常動作モードへの切り替えを要求するコマンド)に置き換えて、同様に実施することが可能である。
このように、本発明の第2の実施の形態は、第1の実施形態と同様に、動作モードとして通常動作モードと低消費電力動作モードとを設けることで、必要に応じた最低限の消費電力で動作することを可能とするものである。
更に、本実施形態は、メモリセルアレイ101aに対する読み出し/書き込みのタイミングを調整することで、より内部電圧Vppを低下させることを可能とし、以て消費電力の低減を図ることを可能としている。
また、本実施形態は、基板電圧VBBを上昇させることで、システム電源電圧の低下に依存してメモリ基板上のトランジスタ、特にNMOSトランジスタのしきい値が上昇することで生じる問題を解決することも可能とする。
また、本実施形態では、コマンドで動作モードを切り替えるため、回路(120,130,140)毎に動作モードを設定することができるという利点が存在する。
更に、本実施形態では、コマンドにより動作モードを切り替える構成としているため、システムクロックに対して非同期の回路(LSI等)が電子装置に含まれている場合でも、消費電力動作モードにエントリさせ、消費電力の低減を図ることが可能となる。即ち、例えば図14においてメモリ100Aがシステムクロックに対して非同期に動作する場合でも、本実施形態のようにコマンドを用いることで、メモリ100Aの消費電力を低減させることが可能となる。
第3の実施の形態
次に、本発明の第3の実施形態について図面を用いて説明する。
図15は、本発明の第3の実施の形態の構成を示すブロック図である。図15を参照すると、本実施形態は、動作モードの切り替えをクロック周波数低下検出回路115の検知結果に基づいて行うよう構成されている。但し、図15に示すクロック周波数低下検出回路115は、第1の実施形態で示すものと同様の構成とする。
従って、IP300が休止したことをCPU400が検知し、システムクロックが低減されると、このことをクロック周波数低下検出回路115が検知し、クロック周波数低下検出信号が後段の低消費電力動作モードエントリ回路117に入力される。
また、低消費電力動作モードエントリ回路117は、クロック周波数低下検出信号が入力されると、後段のタイミング調整回路120に低消費電力動作モードエントリ信号を出力し、メモリ100Bにおいて低消費電力動作モードを実現させる。
また、本実施形態では、図15に示すように、低消費電力動作モードエントリ回路117がDRAMコントローラ200を介してIP300及びCPU400と接続されている。これにより、本実施形態では、IP300若しくはCPU400からの入力に基づいて、メモリ100Bを、低消費電力動作モードに移行させたり(1)、低消費電力動作モードから復帰させたり(2)、低消費電力動作モードへの移行を制限したり(3)することが可能となる。
例えば、(1)IP300若しくはCPU400からの入力に基づいて低消費電力動作モードへ移行させる構成とするには、IP300が休止した際に、IP300自体が低消費電力動作モードに移行させるための信号をDRAMコントローラ200を介して低消費電力動作モードエントリ回路117へ出力するよう構成しても、CPU400がIP300の休止を検知してこの信号を低消費電力動作モードエントリ回路117へ出力するよう構成しても実現することが可能となる。
また、(2)低消費電力動作モードから復帰させる場合でも、上記の(1)と同様な構成により実現することが可能である。但し、このように構成した場合、IP300若しくはCPU400から出力される信号は、通常動作モードに移行させるための信号となる。
但し、(1),(2)において、動作モードの切り替えは、クロック周波数低下検出信号が入力されていることを必須の条件としても、必ずしも必要な条件ではないとしてもよい。
更に、(3)低消費電力動作モードへの移行を制限する構成とするには、例えば低消費電力動作モードエントリ回路117において、低消費電力動作モードへの移行の許可/不許可を示すフラグを設け、移行を許可する場合、CPU400が低消費電力動作モードエントリ回路117のフラグに許可することを格納し、また、移行を許可しない場合、CPU400がこのフラグに不許可であることを格納するよう構成することで実現される。従って、低消費電力動作モードエントリ回路117は、クロック周波数低下検出信号が入力された際、フラグに許可が格納されている場合のみ、低消費電力動作モードエントリ信号を出力する。また、この際、CPU400は、インタフェース500を介して外部から入力された指示に従い、フラグを設定するよう構成してもよい。
また、低消費電力動作モードエントリ回路117から低消費電力動作モードエントリ信号が出力されると、タイミング調整回路120は、タイミング調整信号を出力する。また、内部電圧発生回路150は、入力されたタイミング調整信号に基づくタイミングで内部電圧Vppをワード線選択駆動回路101cに印加する。また、このようにタイミング調整信号が入力された場合、内部電圧発生回路150は、通常動作時に出力する内部電圧Vppよりも低い電圧を出力するよう構成するとよい。
このように動作することで、本実施形態では、メモリセルアレイ101aに対する読み出し/書き込みのタイミングを調整しつつ、印加する内部電圧を低減させることが可能となるため、システムクロックのみを低減させることで得られる効果に比べ、より低消費電力化を図ることが可能となる。
〔他の実施の形態〕
上記各実施形態では、システム電源電圧及び/又はシステムクロックを低下させることで消費電力を低減する他に、メモリにおける消費電力を低減する構成について具体例を挙げて説明したが、本発明は、この具体的に開示された実施形態に限定されるものではなく、特許請求した本発明の範囲から逸脱することなく、種々の変形例や実施形態が考えられる。
【図面の簡単な説明】
本発明の他の目的、特徴及び利点は添付の図面を参照しながら、以下の説明を読むことにより、一層明瞭となるであろう。
図1は、従来技術による携帯機器の内部基本構成を示すブロック図である。
図2は、本発明の第1の実施の形態の構成を示すブロック図である。
図3は、図2の構成において、IPの休止状態を検出する一回路構成例を示す回路図である。
図4は、図2に示す電源電圧低下検出回路の一構成例を示す回路図である。
図5は、図2に示すクロック周波数低下検出回路の一構成例を示す回路図である。
図6は、図5に示す入力バッファ回路及びポンピング回路の一構成例を示す回路図である。
図7は、図5に示すリングオシレータ回路及びポンピング回路の一構成例を示す回路図である。
図8は、図5に示す電圧比較器の一構成例を示す回路図である。
図9は、図2に示す低消費電力動作モードエントリ回路の一構成例を示す回路図である。
図10は、図2に示すタイミング調整回路の一構成例を示す回路図である。
図11は、図2に示す内部電圧調整回路の一構成例を示す回路図である。
図12は、図2に示すメモリ基板電圧調整回路の一構成例を示す回路図である。
図13は、本発明の第1の実施の形態の動作を示すタイミング図である。
図14は、本発明の第2の実施の形態の構成を示すブロック図である。
図15は、本発明の第3の実施の形態の構成を示すブロック図である。
Claims (7)
- 電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する半導体集積回路であって、
前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、
該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
該検知手段により前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
該検知手段が前記電源電圧が低減されたことを検知した場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段とを有することを特徴とする半導体集積回路。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路と、複数の情報処理装置と、を有し、該複数の情報処理装置が同一のバスを介して前記半導体集積回路とデータを送受信する電子装置であって、
前記情報処理装置のいずれかが休止していることを検出する検出手段と、
該検出手段が前記情報処理装置のいずれかが休止していることを検出した場合、前記バスのクロック周波数と電子装置の電源電圧の少なくとも一つを低減させる手段とを有し、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路は、
前記クロックのクロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知する検知手段と、
該検知手段が前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
該検知手段により前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
該検知手段が前記電源電圧が低減されたことを検知した場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段とを有することを特徴とする電子装置。 - 請求項2記載の電子装置であって、
該検知手段が前記クロック周波数と前記電源電圧のすくなくとも一つが低減されたことを検知した場合、前記半導体集積回路の動作モードを低消費電力動作モードにエントリする手段と、
を有することを特徴とする電子装置。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路と、複数の情報処理装置と、を有し、該複数の情報処理装置が同一のバスを介して前記半導体集積回路とデータを送受信する電子装置であって、
前記情報処理装置のいずれかが休止していることを検出する検出手段と、
該検出手段が前記情報処理装置のいずれかが休止していることを検出した場合、前記半導体集積回路の一部又は全ての構成の動作モードを低消費電力動作モードにエントリするコマンドを前記半導体集積回路へ出力する低消費電力動作モードエントリコマンド出力手段とを有し、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路は、
前記低消費電力動作モードエントリコマンド出力手段により出力された前記コマンドに基づいて、前記半導体集積回路の一部又は全ての構成を低消費電力動作モードにエントリ する低消費電力動作モードエントリ手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる内部電圧低減手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する動作タイミング調整手段と、
低消費電力動作モードエントリ手段が低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる基板電圧増加手段と
を有することを特徴とする電子装置。 - 複数の情報処理装置が同一のバスを介して半導体集積回路とデータを送受信する電子装置における消費電力低減方法であって、
前記情報処理装置のいずれかが休止していることを検出する第1のステップと、
該第1のステップで前記情報処理装置のいずれかが休止していることを検知した場合、前記バスのクロック周波数と前記電子装置への電源電圧のすくなくとも一つを低減させる第2のステップと、
前記半導体集積回路側で前記クロック周波数と電源電圧のすくなくとも一つが低減されたことを検知する第3のステップと、
前記半導体集積回路側で該第3のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の内部電圧を低減させる第4のステップと、
前記半導体集積回路側で該第3のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の動作するタイミングを調整する第5のステップと、
前記半導体集積回路側で該第3のステップにおいて前記電源電圧が低減されたことが検知された場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第6のステップとを有することを特徴とする消費電力低減方法。 - 通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路へ低消費電力動作モードをエントリする低消費電力動作モードエントリ方法であって、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路が、
前記半導体集積回路へ供給されたクロックのクロック周波数と前記半導体集積回路へ供給された電源電圧の少なくとも一つが低減されたことを検知する第1のステップと、
該第1のステップにおいて前記クロック周波数と前記電源電圧の少なくとも一つが低減されたことが検知された場合、前記半導体集積回路の動作モードを低消費電力動作モードにエントリする第2のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる第3のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する第4のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第5のステップと
を有することを特徴とする低消費電力動作モードエントリ方法。 - 複数の情報処理装置とデータの送受信を行い、通常の消費電力で動作する通常動作モードと低消費電力で動作する低消費電力動作モードとのいずれかの動作モードに基づいて動作する半導体集積回路へ、低消費電力動作モードをエントリする低消費電力動作モードエントリ方法であって、
前記情報処理装置のいずれかが休止していることを検出する第1のステップと、
該第1のステップにおいて前記情報処理装置のいずれかが休止していることを検知した場合、前記半導体集積回路の一部又は全ての構成の動作モードを低消費電力動作モードに エントリするコマンドを前記半導体集積回路へ出力する第2のステップと、
電源から供給された電源電圧を電力源とし、外部から入力されたクロックに同期して動作する前記半導体集積回路が、
前記コマンドに基づいて、前記半導体集積回路の一部又は全ての構成を低消費電力動作モードにエントリする第3のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の内部電圧を低減させる第4のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路の動作するタイミングを調整する第5のステップと、
低消費電力動作モードにエントリした場合、前記半導体集積回路が搭載された基板の基板電圧を所定の値、増加させる第6のステップと
を有することを特徴とする低消費電力動作モードエントリ方法。
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