JP2005190483A - 遊休モードでの電力消費が減少したプロセッサシステムおよびその方法 - Google Patents

遊休モードでの電力消費が減少したプロセッサシステムおよびその方法 Download PDF

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Abstract

【課題】 本発明のプロセッサシステムは遊休モードの間、正常レベルより低い遊休レベルの電源電圧をプロセッサに供給する。
【解決手段】遊休モードの間、プロセッサで消費する電力が最小化される。また、遊休モードから正常モードに戻るときに、プロセッサに供給される電源電圧を正常レベルに上昇させ、電源電圧が正常レベルに十分に上昇するまでプロセッサに供給されるクロック信号の周波数を正常周波数より低下させてプロセッサの誤動作を防止する。
【選択図】図１

Description

本発明はプロセッサを具備したシステムに関するもので、さらに具体的にはプロセッサが遊休モードの間、消費される電力を減少させるための方式（ｓｃｈｅｍｅ）を有するプロセッサシステムに関するものである。
高性能のために動作速度を高めてデータ処理を速くするプロセッサを装着したシステムにおいて、全体の電力消費量のうちでプロセッサの電力消費量が多くの比重を占めている。特に、携帯電話、ＰＤＡ(ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ)、デジカメ、ノートブックなどのようにバッテリーによって動作する携帯用電子装置に高性能のプロセッサが装着されることによって低電力プロセッサを設計することが主な目標のうちの一つになった。
プロセッサの電力消費を減らすための方式のうちの一つはプロセッサの動作に応じて多様な動作モードを支援することである。このような動作モードのうちの一つが遊休モード(ｉｄｌｅ ｍｏｄｅ)である。プロセッサは内部に中央処理装置ＣＰＵを初めとして多数のハードウェアモジュールを含む。各モジュールはクロック源(ｃｌｏｃｋ ｓｏｕｒｃｅ)で生成されたクロックに同期されて動作する。遊休モードはＣＰＵが動作しない状態を意味し、入出力制御部、メモリのような他のハードウェアモジュールすなわち、周辺装置の動作状態とは無関係である。遊休モードはインタラプトまたはタイマなどのイベント(ｅｖｅｎｔ)によってＣＰＵが再動作する前まで維持される。遊休モードの間、ＣＰＵに供給されるクロック信号の周波数は減少するか、またはＣＰＵへのクロック供給は遮断される。
ＣＭＯＳ(ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ)技術によって作られたＣＰＵで消費される電力は次の数式１によって計算することができる。
Ｐａｖｇ＝Ｐｓｗｉｔｃｈ＋Ｐｓｈｏｒｔ−ｃｉｒｃｕｉｔ＋Ｐｌｅａｋａｇｅ＋Ｐｓｔａｔｉｃ ＝ α０→１ＣＬＶＶＤＤｆｃｌｋ＋ＩＳＣＶＤＤ＋Ｉｌｅａｋａｇｅ＋Ｉｓｔａｔｉｃ＋ＶＤＤ…（数式１）
よく知られたように、ＣＭＯＳ単位素子は相補的な二つのトランジスタすなわち、ＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成される。上の数式でＰｓｗｉｔｃｈはトランジスタがスイッチングしながら消費する電力、Ｐｓｈｏｒｔ−ｃｉｒｃｕｉｔは瞬間的にＮＭＯＳトランジスタとＰＭＯＳトランジスタが同時に導通されるときに消費する電力であり、Ｐｌｅａｋａｇｅは漏洩電流(ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ)によって消費される電力であり、そしてＰｓｔａｔｉｃはＣＰＵに構成されたトランスミッションゲートやバイアス回路などによって持続的に消費される電力である。α０→１はＣＭＯＳ素子の入／出力ノードの信号レベルが０から１に遷移する確率であり、ＣＬはキャパシタンス、Ｖは入力ノードの電圧、ＶＤＤは電源電圧、およびｆｃｌｋはＣＰＵに提供されるクロック信号の周波数を示す。
数式１によれば、遊休モードの間、ＣＰＵに供給されるクロック信号の周波数を遮断する場合にスイッチング電力Ｐｓｗｉｔｃｈは減少するが、相変らず電力消費は多い。
本発明の目的は低消耗電力プロセッサシステムを提供することにある。
本発明の他の目的はプロセッサを具備したシステムの電力消費の減少のための制御方法を提供することにある。
本発明のまた他の目的は遊休モードの間、電力消費が減少したプロセッサシステムを提供することにある。
本発明の他の目的は遊休モードを支援するプロセッサを具備したシステムにおいて、プロセッサが遊休モードであるときに、電力消費を減少させるためのプロセスを提供することにある。
上述のような目的を達成するための本発明の一特徴によれば、プロセッサシステムの電源管理方法は、正常モードから遊休モードに入るときにプロセッサに供給される電源電圧を低下させる段階と、前記遊休モードから前記正常モードに戻るときに、前記プロセッサに供給される電源電圧が前記正常レベルに戻るまで前記プロセッサを前記正常モードでの動作速度より低い速度で動作させる段階とを含む。
望ましい実施形態において、前記プロセッサを低い動作速度で動作させる段階は、前記プロセッサに供給される電源電圧が前記正常レベルに戻るまで前記正常モードでの周波数より低い周波数のクロック信号を前記プロセッサに提供する段階を含む。
この実施形態において、前記プロセッサを低い動作速度で動作させる段階は、前記プロセッサに供給される電源電圧が正常レベルに戻るまで外部から入力されるクロック信号を所定の分周率で分周する段階と、前記分周されたクロック信号を前記プロセッサに供給する段階とを含む。
この実施形態において、前記正常モードで前記外部から入力されるクロック信号を前記プロセッサに提供する段階と、前記遊休モードから前記プロセッサに供給されるクロック信号を遮断する段階がさらに含まれる。
この実施形態において、前記プロセッサを低い動作速度で動作させる段階は、前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧の上昇幅に従って前記プロセッサに提供されるクロック信号の分周率を変更する段階を含む。
望ましい実施形態において、前記遊休モードから前記プロセッサに供給される電源電圧は前記正常モードでの正常電源電圧より低い遊休電源電圧である。
本発明の他の特徴による電源管理方法は、遊休モードに入るときにプロセッサに供給される電源電圧を低下させる段階と、前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧を正常動作電圧レベルに上昇させる段階と、前記プロセッサに供給される電源電圧が前記正常レベルに上昇するまで正常クロック信号の周波数より低い周波数のクロック信号を前記プロセッサに提供する段階とを含む。
望ましい実施形態において、前記低い周波数のクロック信号を前記プロセッサに提供する段階は、前記正常クロック信号を所定の分周率で分周する段階と、前記分周されたクロック信号を前記プロセッサに提供する段階とを含む。
望ましい実施形態において、前記低い周波数のクロック信号を前記プロセッサに提供する段階は、前記プロセッサに供給される電源電圧が前記正常電源電圧レベルに上昇すれば、前記正常クロック信号を前記プロセッサに提供する段階がさらに含まれる。
この実施形態において、前記低い周波数のクロック信号を前記プロセッサに提供する段階は、前記プロセッサに供給される電源電圧を上昇させる時点から所定時間が経過すれば、前記正常クロック信号を前記プロセッサに提供する段階を含む。
この実施形態において、前記正常モードの間、前記正常クロック信号を前記プロセッサに提供する段階がさらに含まれる。
望ましい実施形態において、前記クロック信号の周波数を正常レベルに戻らせる段階は、前記プロセッサに供給される電源電圧の上昇幅に比例して前記外部から提供されたクロック信号の分周率を変更する段階を含む。
望ましい実施形態において、前記遊休モードの間、前記プロセッサに提供されるクロック信号を遮断する段階と、前記プロセッサが前記遊休モードに入るときに前記プロセッサによって遊休モード信号を出力する段階とがさらに含まれる。
本発明の他の特徴による電源管理方法は、遊休モードに入るときにプロセッサに供給される電源電圧を低下させ、前記プロセッサへのクロック供給を遮断する段階と、前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧を正常動作電圧レベルに上昇させる段階と、前記プロセッサに供給される電源電圧が前記正常レベルに上昇するまで正常クロック信号の周波数より低い周波数のクロック信号を前記プロセッサに供給する段階とを含む。
本発明のまた他の特徴によるプロセッサシステムは、プロセッサと、動作モードに対応するレベルの電源電圧を前記プロセッサに供給するレギュレータと、遊休モードから正常モードに戻るときに、前記レギュレータが正常レベルの電源電圧を前記プロセッサに供給するまで、正常クロック信号より周波数が低い過渡クロック信号を前記プロセッサに提供するクロックおよび電源管理ブロックとを含む。
望ましい実施形態において、前記管理ブロックは、前記正常クロック信号を所定の分周率で分周して前記過渡クロック信号を出力する分周器を含む。
この実施形態において、前記クロックおよび電源管理ブロックは、前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに正常電源電圧を供給するまで、前記分周器から出力される過渡クロック信号を前記プロセッサに提供する。
この実施形態において、前記クロックおよび電源管理ブロックは、前記正常モードの間、前記正常クロック信号を前記プロセッサに提供する。
望ましい実施形態において、前記クロックおよび電源管理ブロックは、前記正常クロック信号を所定の分周率でよって分周する複数の分周器を含み、前記複数の分周器の分周率は互いに異なる。
この実施形態において、前記クロックおよび電源管理ブロックは、前記遊休モードから前記正常モードに戻るときに、前記分周器から出力されるクロック信号のうちで前記レギュレータが前記プロセッサに供給する電源電圧のレベルに対応するクロック信号を前記過渡クロック信号として前記プロセッサに伝達する。
望ましい実施形態において、前記クロックおよび電源管理ブロックは、前記遊休モードの間、前記正常クロック信号と前記過渡クロック信号が前記プロセッサに提供されることを遮断する。
望ましい実施形態において、前記プロセッサは動作モードを示すモード信号を前記クロックおよび電源管理ブロックに伝達する。
本発明の他の実施形態によるプロセッサシステムは、動作モードを示すモード信号を出力するプロセッサと、電源電圧を前記プロセッサに供給するレギュレータと、外部から提供された正常クロック信号を分周する分周回路と、前記分周回路から出力される分周信号を前記プロセッサに選択的に提供する選択器と、前記モード信号に応答して前記分周回路、前記選択器および前記レギュレータを制御するクロックおよび電源管理器を含む。
望ましい実施形態において、前記モード信号は正常動作モードおよび遊休モードのうちの一つを示す。
この実施形態において、前記クロックおよび電源管理器は、前記正常動作モードの間、前記分周回路が前記外部から提供された正常クロック信号を前記分周信号として出力するように制御する。
この実施形態において、前記クロックおよび電源管理器は、前記正常モードの間、前記レギュレータが正常電源電圧を前記プロセッサに供給するように制御する。
この実施形態において、前記クロックおよび電源管理器は、前記遊休モードの間、前記選択器が前記分周信号を前記プロセッサに提供しないように制御する。
この実施形態において、前記クロックおよび電源管理器は、前記遊休モードの間、前記レギュレータが前記正常電源電圧より低い遊休電源電圧を前記プロセッサに供給するように制御し、前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに供給する電源電圧が前記正常電源電圧に上昇するまで、前記選択器が前記分周回路からの分周信号を前記プロセッサに提供するように制御する。
この実施形態において、前記分周回路は、各々が所定の分周率で前記正常クロック信号を分周する複数の分周器を含み、前記分周器の分周率は互いに異なる。
この実施形態において、前記クロックおよび電源管理器は、前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに供給する電源電圧の上昇に従って、前記分周器のうちの分周率が高い分周器から出力される分周信号から前記プロセッサに提供するように制御する。
本発明のプロセッサシステムは、動作モードを示すモード信号を出力するプロセッサと、電源電圧を前記プロセッサに供給するレギュレータと、外部から提供された正常クロック信号を分周する第１分周回路と、前記第１分周回路から出力される分周信号を前記プロセッサに選択的に提供する選択器と、前記モード信号に応答して前記分周回路、前記選択器および前記レギュレータを制御するクロックおよび電源管理器と、前記正常クロック信号を分周する第２分周回路と、前記第２分周回路から出力される分周信号に応答して動作する周辺回路とを含む。
本発明のプロセッサシステムは、動作モードを示すモード信号を出力するプロセッサと、電源電圧を前記プロセッサに供給するレギュレータと、外部から提供された正常クロック信号を分周する分周回路と、前記正常クロック信号と前記分周回路から出力される分周信号のうちの一つを出力する第１選択器と、前記第１選択器からの出力信号を前記プロセッサに選択的に提供する第２選択器と、前記モード信号に応答して前記分周回路、前記第１、第２選択器および前記レギュレータを制御するクロックおよび電源管理器と、前記分周回路から出力される分周信号に応答して動作する周辺回路とを含む。
上述のような構成を有するプロセッサシステムは遊休モードからプロセッサに供給される電源電圧を正常レベルより低い遊休レベルに低下させる。したがって、遊休モードの間、プロセッサで消費される電力が最小化される。また、遊休モードから正常モードに戻るときに、プロセッサに供給される電源電圧を正常レベルに上昇させ、電源電圧が正常レベルに十分に上昇するまでプロセッサに供給されるクロック信号の周波数を正常周波数より低下させてプロセッサの誤動作を防止する。
本発明によれば、遊休モードの間、正常レベルより低い遊休レベルの電源電圧をプロセッサに供給することによって遊休モードの間、プロセッサで消費される電力を最小化することができる。また、遊休モードから正常モードに戻るときにプロセッサに供給される電源電圧を正常レベルに上昇させ、電源電圧が正常レベルに十分に上昇するまでプロセッサに供給されるクロック信号の周波数を正常周波数より低下させてプロセッサの誤動作を防止する。
以下、本発明の望ましい実施形態を添付の図面を参照して詳細に説明する。
図１は本発明の望ましい実施形態によるプロセッサシステムを示す。図１を参照すれば、プロセッサシステム１００はプロセッサチップ１１０と電圧レギュレータ１２０とを含む。プロセッサチップ１１０はマイクロコントローラ、マイクロプロセッサ、プロセッサなどと呼ばれ、オンチップ（ｏｎ−ｃｈｉｐ）で実現される。レギュレータ１２０はプロセッサチップ１１０の動作に必要な電圧ＶＤＤＣＰＵ、ＶＤＤＰＥＲＩを供給する。このようなプロセッサシステム１００は携帯電話、ＰＤＡ、デジカメ、ノートブック、携帯用クレジットカード決済端末機、ＭＰ３プレーヤなどのようなハンドヘルド装置(ｈａｎｄ−ｈｅｌｄ ｄｅｖｉｃｅｓ)に提供するために設計される。
プロセッサチップ１１０はメインプロセッサであるＣＰＵ(Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ)１１２と周辺回路１１３とを含む。プロセッサチップ１１０はＣＰＵ１１２に代えてＤＳＰ(Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)のような多様なプロセッサを具備することができる。周辺回路１１３にはメモリ、メモリコントローラ、データキャッシュ、Ｉ／Ｏポート、ＬＣＤコントローラ、ＵＡＲＴ(ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ)、ＤＭＡ(Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ)、タイマ、ＡＤＣ(ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｓｉｏｎ)、タッチスクリーンインターフェース、カメラインターフェース、バスインターフェース、マルチメディアカードインターフェースなどが含まれる。
プロセッサチップ１１０はＣＰＵ１１２の動作モードに従ってＣＰＵ１１２に提供されるクロック信号および電源電圧を制御するクロックおよび電源管理ブロック１１１をさらに含む。クロックおよび電源管理ブロック１１１はＣＰＵ１１２のためのクロック信号ＦＣＬＫと周辺装置のためのクロック信号ＨＣＬＫを発生する。また、クロックおよび電源管理ブロック１１１は与えられた作業(ｔａｓｋ)に対する最適の電力消費を維持するために電源管理方式を有する。クロックおよび電源管理ブロック１１１は正常(ｎｏｒｍａｌ)モード、スロー(ｓｌｏｗ)モード、遊休(ｉｄｌｅ)モード、およびスリープ(ｓｌｅｅｐ) モードの四つのモードを活性化(ａｃｔｉｖａｔｅ)させることができる。本発明では正常モードと遊休モードに対してだけ言及する。
ブロック１１１は正常モードでＣＰＵ１１２とすべての周辺回路１１３にクロック信号を供給する。正常モードですべての周辺装置がターンオンされれば、電力消費は最大化されるであろう。これは使用者がソフトウェア的に周辺装置の動作を制御することによって可能である。遊休モードで、ブロック１１１はＣＰＵ１１２に供給されるクロック信号ＦＣＬＫを遮断(ｄｉｓｃｏｎｎｅｃｔ)する一方、他の周辺回路１１３にはクロックを供給する。遊休モードはＣＰＵ１１２に起因した電力消費を減少させる。どのようなインタラプト（割込み）でもＣＰＵ１１２が遊休モードから覚めるように要請することができる。特に、本発明の望ましい実施形態によるクロックおよび電源管理ブロック２２０は遊休モードの間、電圧レギュレータ１２０がＣＰＵ１１２に供給する電源電圧を正常レベルより低い遊休レベルに変換するように制御する。また、ブロック２２０は、遊休モードから正常モードに戻るときに、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが遊休レベルから正常レベルに上昇するまでＣＰＵ１１２に供給されるクロック信号ＦＣＬＫの周波数を正常モードでの周波数より低下させる。
図１を参照すれば、クロックおよび電源管理ブロック１１１はＲＴＣ(Ｒｅａｌ Ｔｉｍｅ Ｃｌｏｃｋ)２１０、クロックおよび電源管理器２２０、ＰＬＬ(Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ)２３０、分周回路２４０、２５０、およびマルチプレクサ２５０を含む。クロックおよび電源管理器２２０はＣＰＵ１１２から提供される遊休モード信号ＩＤＬが活性化されれば、電圧レギュレータ１２０が遊休電源電圧をＣＰＵ１１２に供給するように電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬを活性化する。電圧レギュレータ１２０は電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬに応答してＣＰＵ１１２に供給する電源電圧ＶＤＤＣＰＵのレベルを決める。例えば、電圧レギュレータ１２０は電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬが活性化されれば、遊休レベル(例えば、１．０Ｖ)の電源電圧ＶＤＤＣＰＵをＣＰＵ１１２に供給し、電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬが非活性化されれば、正常動作レベル(例えば、１．３Ｖ)の電源電圧ＶＤＤＣＰＵをＣＰＵ１１２に供給する。
一方、プロセッサチップ１１０の外部に存在するクロック源（不図示)から提供された外部クロック信号ＥＸＴＣＬＫはＰＬＬ２３０によって位相が調節される。クロック源はプロセッサチップ１１０とオンチップによって実現されることもできる。ＰＬＬ２３０から出力されるクロック信号ＰＬＬＯＵＴは分周回路２３０、２６０に提供される。分周回路２４０はクロックおよび電源管理器２２０からの分周制御信号ＩＤＬ＿ＣＬＫ＿ＤＩＶに応答してＰＬＬ２３０からのクロック信号ＰＬＬＯＵＴを分周する。分周回路２６０は分周率がＮである分周器で構成され、ＰＬＬ２３０からのクロック信号ＰＬＬＯＵＴを分周してクロック信号ＨＣＬＫを出力する。分周回路２６０によって分周されたクロック信号ＨＣＬＫはＣＰＵ１１２および周辺回路１１３に提供される。分周回路２４０の詳細な構成は図２に示している。
図２を参照すれば、分周回路２４０は分周器２４１、２４２とマルチプレクサ２４３とを含む。分周器２４１、２４２は互いに異なる分周率Ｍ１、Ｍ２を有し、ＰＬＬ２３０からのクロック信号ＰＬＬＯＵＴを各々分周する。マルチプレクサ２４３は管理器２２０からの分周制御信号ＩＤＬ＿ＣＬＫ＿ＤＩＶに応答してＰＬＬ２３０からのクロック信号ＰＬＬＯＵＴと分周器２４１、２４２から出力される分周されたクロック信号のうちの一つを図１に示したマルチプレクサ２５０に提供する。この実施形態では、分周回路２４０が二つの分周器２４１、２４２のみを具備したが、分周器の個数は多様に変更することができ、分周器の個数に従って管理器２２０から提供される分周制御信号ＩＤＬ＿ＣＬＫ＿ＤＩＶのビット数が決められる。
再び図１を参照すれば、マルチプレクサ２５０はクロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬに応答して分周回路２４０からの信号をクロック信号ＦＣＬＫとして選択的にＣＰＵ１１２に提供する。例えば、クロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬが論理‘０’であれば、クロック信号ＦＣＬＫの周波数は‘０'になり、クロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬが論理‘１’であれば、分周回路２４０からの信号がクロック信号ＦＣＬＫとしてＣＰＵ１１２に提供される。マルチプレクサ２５０はクロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬに応答して分周回路２４０からの信号をクロック信号ＦＣＬＫとして選択的にＣＰＵ１１２に提供するためのスイッチなどに取り替えられることができる。
上述のような構成を有するクロックおよび電源管理器２２０の動作モードによる制御手順は図３に示している。遊休モードに入る場合には（段階Ｓ５０１で「はい」）ＣＰＵ１１２は遊休モード信号ＩＤＬを活性化する(段階 Ｓ５００)。遊休モードに入らない場合には（段階 Ｓ５０１で「いいえ」）、電源管理器２２０の動作モードによる処理を終了する。クロックおよび電源管理器２２０は活性化された遊休モード信号ＩＤＬに応答して電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬを活性化する。したがって、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵは遊休レベルに低下する(段階Ｓ５０１)。管理器２２０はクロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬを論理‘０’に設定する。その結果、ＣＰＵ１１２に供給されるクロック信号ＦＣＬＫは遮断される(段階Ｓ５０２)。本発明のクロックおよび電源管理ブロック１１０は遊休モードからＣＰＵ１１２に供給されるクロック信号ＦＣＬＫを遮断するだけでなく、電源電圧ＶＤＤＣＰＵを低下させることによって、上述した数式１から分かるように、遊休モードでＣＰＵ１１２に起因した電力消費を最小化する。
遊休モードは外部インタラプトＥＩＮＴ、ＲＴＣ２１０またはソフトウェアによってウェークアップ（wakeup）される。外部インタラプトＥＩＮＴを発生するソースには外部装置、すなわち、キーパッド、タッチスクリーン、マウスなどがある。クロックおよび電源管理器２２０は外部インタラプトＥＩＮＴ、またはＲＴＣ２１０からの信号が入力されれば(段階Ｓ５０３で「はい」)、正常モードに戻るための制御を実行する。
正常モードに戻るための制御が実行されると（段階Ｓ５０３で「はい」)、管理器２２０は電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬを非活性化する。電圧レギュレータ１２０は電源制御信号ＩＤＬ＿ＰＷＲ＿ＬＶＬに応答して正常レベルの電源電圧ＶＤＤＣＰＵをＣＰＵ１１２に供給する(段階Ｓ５０４)。この時、遊休レベルに低下した電源電圧が正常レベルに上昇するには所定の時間が必要である。
図４は正常モード（ノーマルモード）から遊休モードに入るときに、そして遊休モードから正常モードに戻るときに、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵとクロック信号ＦＣＬＫの変化を示している。先の説明のように、正常モードから遊休モードに入れば、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵは遊休レベル(１．０Ｖ)に低下し、クロック信号ＦＣＬＫは遮断される。
インタラプトによって正常モードに戻るときにＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵは正常レベル１．３Ｖに徐々に増加する。ＣＭＯＳ技術で電源電圧ＶＤＤＣＰＵが低下すればＣＰＵの動作速度も遅くなる。したがって、図４に示したように、電源電圧ＶＤＤＣＰＵが正常レベルより低い過渡期(Ｔｒａｎｓｉｔｉｏｎ Ｐｅｒｉｏｄ)からＣＰＵ１１２に正常状態の周波数を有するクロック信号ＦＣＬＫが供給されれば、ＣＰＵ１１２は誤動作するようになる。このような問題を解決するために、本発明は過渡期の間、正常周波数より低い周波数のクロック信号をＣＰＵ１１２に供給する。
再び図１および図３を参照すれば、管理器２２０は分周されたクロック信号が出力されるように分周制御信号ＩＤＬ＿ＣＬＫ＿ＤＩＶを出力し、クロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬを論理‘１’に設定する。分周回路２４０は分周制御信号ＩＤＬ＿ＣＬＫ＿ＤＩＶに応答して分周器２４１からの分周された信号を出力する。マルチプレクサ２５０はクロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬに応答して分周回路２４０からの分周されたクロック信号をＣＰＵ１１２に提供する。したがって、ＣＰＵ１１２に供給されるクロック信号ＦＣＬＫの周波数は正常周波数より低い(段階 Ｓ５０５)。例えば、クロック信号ＦＣＬＫの正常周波数が４００ＭＨｚであれば、過渡期の間、クロック信号ＦＣＬＫの周波数は(４００／Ｍ１)ＭＨｚである。
管理器２２０はＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが正常レベルに十分に上昇したか否かを判断する(段階 Ｓ５０６)。管理器２２０がＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが正常レベルに十分に上昇したか否かを判断する方法は多様に実施されることができる。例えば、管理器２２０が電圧レギュレータ１２０から供給される電源電圧ＶＤＤＣＰＵが入力されて電圧レベルを検出することができる。他の方法では、電源電圧ＶＤＤＣＰＵが正常レベルに上昇するのにかかる時間をあらかじめ測定して管理器２２０に設定しておいて、ＲＴＣ２１０から入力されるクロックの数をカウントして過渡期が過ぎたか否かを判断することができる。
ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが正常レベルに十分に上昇したら(段階 Ｓ５０６で「はい」)、管理器２２０は分周回路２４０がＰＬＬ２３０からのクロック信号ＰＬＬＯＵＴをそのまま出力するようにクロック分周信号ＩＤＬ＿ＣＬＫ＿ＤＩＶを出力する。この時、クロック選択信号ＩＤＬ＿ＣＬＫ＿ＳＥＬは論理‘１’状態に維持される。したがって、ＰＬＬ２３０から出力されるクロック信号ＰＬＬＯＵＴは分周回路２４０とマルチプレクサ２５０とを通じてクロック信号ＦＣＬＫとしてＣＰＵ１１２に供給される。すなわち、正常周波数のクロック信号ＦＣＬＫがＣＰＵ１１２に供給される(段階Ｓ５０７)。
図５は本発明の望ましい実施形態によるプロセッサシステム１００で動作モードに従ってＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵとクロック信号ＦＣＬＫの変化を示している。遊休モードからＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵは正常レベル(１．３Ｖ)より低い遊休レベル(１．０Ｖ)であり、クロック信号ＦＣＬＫは遮断される。遊休モードから正常モードに戻るときに、電源電圧ＶＤＤＣＰＵが正常レベルに戻るときまでの過渡期の間、分周器２４１から出力される分周されたクロック信号がＣＰＵ１１２に供給される。過渡期の間、低い周波数のクロック信号ＦＣＬＫがＣＰＵ１１２に供給されるので、ＣＰＵ１１２の動作速度は遅くなる。しかし、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが正常レベルより低くてもクロック信号ＦＣＬＫの周波数が正常動作のときより遅くてＣＰＵ１１２の安定した動作が保障される。
遊休モードの間、ＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵが低いほどＣＰＵ１１２で消費される電力は減少し、過渡期は長くなる。遊休モードでの電源電圧ＶＤＤＣＰＵレベルとインタラプト反応時間(すなわち、過渡期)は反比例するので、遊休モードでの電源電圧ＶＤＤＣＰＵレベルは使用者の要求に従って調節されることができる。
図６は分周回路２４０内に図２に示したように、二つの分周器が具備された場合、動作モードに従ってＣＰＵ１１２に供給される電源電圧ＶＤＤＣＰＵとクロック信号ＦＣＬＫの変化を示している。遊休モードから正常モードに戻るときに、まず分周器２４１によってＭ１に分周されたクロック信号をクロック信号ＦＣＬＫとしてＣＰＵ１１２に提供し、電源電圧ＶＤＤＣＰＵが所定レベル(例えば、(正常レベル−遊休レベル)／２)まで上昇すれば、分周器２４２によってＭ２に分周されたクロック信号をクロック信号ＦＣＬＫとしてＣＰＵ１１２に提供する。ただし、分周器２４１、２４２の分周率はＭ１＞Ｍ２である。
遊休モードから正常モードに戻るときに電源電圧ＶＤＤＣＰＵの電圧レベルを考慮してクロック信号ＦＣＬＫの周波数を速く変更することによって過渡期を縮めることができる。クロック信号ＦＣＬＫの周波数が速くなれば、ＣＰＵ１１２の動作速度が速くなるためである。
図７は本発明の他の実施形態によるプロセッサシステムを示している。図７に示したプロセッサシステム３００は図１に示したシステム１００と同様の構成を有するので、重複した説明は省略する。
図７に示したシステム３００は過渡期で周波数が低いクロック信号をＣＰＵ１１２に供給するための別途の分周回路を具備せず、周辺回路１１３にクロック信号ＨＣＬＫを供給するための分周回路４４０を利用する。分周回路４４０は分周率がＮである分周器で構成される。
遊休モードから正常モードに戻るときに、電源電圧ＶＤＤＣＰＵが正常レベルに十分に上昇する前まで管理器４３０は分周回路４４０によって分周されたクロック信号がＣＰＵ１１２に供給されるようにマルチプレクサ４３０、４６０を制御する。正常モードで電源電圧ＶＤＤＣＰＵが正常レベルに十分に上昇すれば、ＰＬＬ４２０からのクロック信号ＰＬＬＯＵＴがクロック信号ＦＣＬＫとしてＣＰＵ１１２に提供される。遊休モードではＣＰＵ１１２に供給されるクロック信号ＦＣＬＫを遮断する。
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されないということがよく理解されるであろう。したがって、請求範囲はそのような変形例およびその同様の構成の全部を含むこととして、できるだけ広く解釈されなければならない。
本発明の望ましい実施形態によるプロセッサシステムを示す図面である。 図１に示した分周回路の詳細な構成を示す図面である。 クロックおよび電源管理器の動作モードによる制御手順を示すフローチャートである。 正常モードから遊休モードに入るときに、そして遊休モードから正常モードに戻るときにＣＰＵに供給される電源電圧とクロック信号の変化を示す図面である。 本発明の望ましい実施形態によるプロセッサシステムで動作モードに従って ＣＰＵに供給される電源電圧とクロック信号の変化を示す図面である。 分周回路内に二つの分周器が具備された場合、動作モードに従ってＣＰＵに供給される電源電圧とクロック信号の変化を示す図面である。 本発明の他の実施形態によるプロセッサシステムを示す図面である。
符号の説明
１００， ３００ プロセッサシステム
１１０ プロセッサチップ
１２０ 電圧レギュレータ
１１１, ３１１ クロックおよび電圧管理ブロック
１１２ ＣＰＵ
１１３ 周辺回路
２１０，４１０ ＲＴＣ
２２０， ４３０ クロックおよび電源管理器
２３０, ４２０ ＰＬＬ
２４０， ２６０，４４０ 分周回路
２４１， ２４２ 分周器
２４３，２５０，４５０，４６０ マルチプレクサ

Claims (43)

  1. 正常モードから遊休モードに入るときにプロセッサに供給される電源電圧を正常レベルから遊休レベルに変換する段階と、
    前記遊休モードから前記正常モードに戻るときに、前記プロセッサに供給される電源電圧が前記遊休モードから前記正常レベルに戻るまで前記プロセッサを前記正常モードでの動作速度より低い速度で動作させる段階とを含むことを特徴とする電源管理方法。
  2. 前記プロセッサを低い動作速度で動作させる段階は、
    前記プロセッサに供給される電源電圧が前記正常レベルに戻るまで前記正常モードでの周波数より低い周波数のクロック信号を前記プロセッサに提供する段階を含むことを特徴とする請求項１に記載の電源管理方法。
  3. 前記プロセッサを低い動作速度で動作させる段階は、
    前記プロセッサに供給される電源電圧が正常レベルに戻るまで外部から入力されるクロック信号を所定の分周率で分周する段階と
    前記分周されたクロック信号を前記プロセッサに供給する段階とを含むことを特徴とする請求項２に記載の電源管理方法。
  4. 前記正常モードで前記外部から入力されるクロック信号を前記プロセッサに提供する段階をさらに含むことを特徴とする請求項３に記載の電源管理方法。
  5. 前記遊休モードで前記プロセッサに供給されるクロック信号を遮断する段階をさらに含むことを特徴とする請求項３に記載の電源管理方法。
  6. 前記プロセッサを低い動作速度で動作させる段階は、
    前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧の上昇幅に従って前記プロセッサに提供されるクロック信号の分周率を変更する段階を含むことを特徴とする請求項３に記載の電源管理方法。
  7. 前記遊休モードで前記プロセッサに供給される電源電圧は前記正常モードでの正常電源電圧より低い遊休電源電圧であることを特徴とする請求項１に記載の電源管理方法。
  8. 遊休モードに入るときにプロセッサに供給される電源電圧を低下させる段階と、
    前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧を正常動作電圧レベルに上昇させる段階と
    前記プロセッサに供給される電源電圧が前記正常レベルに上昇するまで正常クロック信号の周波数より低い周波数のクロック信号を前記プロセッサに提供する段階とを含むことを特徴とする電源管理方法。
  9. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記正常クロック信号を所定の分周率で分周する段階と
    前記分周されたクロック信号を前記プロセッサに提供する段階とを含むことを特徴とする請求項８に記載の電源管理方法。
  10. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記プロセッサに供給される電源電圧が前記正常電源電圧レベルに上昇すれば、前記正常クロック信号を前記プロセッサに提供する段階を含むことを特徴とする請求項８に記載の電源管理方法。
  11. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記プロセッサに供給される電源電圧を上昇させる時点から所定時間が経過すれば前記正常クロック信号を前記プロセッサに提供する段階をさらに含むことを特徴とする請求項１０に記載の電源管理方法。
  12. 前記正常モードの間、前記正常クロック信号を前記プロセッサに提供する段階をさらに含むことを特徴とする請求項１０に記載の電源管理方法。
  13. 前記クロック信号の周波数を正常レベルに戻らせる段階は、
    前記プロセッサに供給される電源電圧の上昇幅に比例して前記外部から提供されたクロック信号の分周率を変更する段階を含むことを特徴とする請求項８に記載の電源管理方法。
  14. 前記遊休モードの間、前記プロセッサに提供されるクロック信号を遮断する段階をさらに含むことを特徴とする請求項８に記載の電源管理方法。
  15. 前記プロセッサが前記遊休モードに入るときに前記プロセッサによって遊休モード信号を出力する段階をさらに含むことを特徴とする請求項８に記載の電源管理方法。
  16. 遊休モードに入るときにプロセッサに供給される電源電圧を低下させ、前記プロセッサへのクロック供給を遮断する段階と、
    前記遊休モードから正常モードに戻るときに、前記プロセッサに供給される電源電圧を正常動作電圧レベルに上昇させる段階と、
    前記プロセッサに供給される電源電圧が前記正常レベルに上昇するまで正常クロック信号の周波数より低い周波数のクロック信号を前記プロセッサに供給する段階とを含むことを特徴とする電源管理方法。
  17. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記正常クロック信号を所定の分周率で分周する段階と、
    前記分周されたクロック信号を前記プロセッサに提供する段階とを含むことを特徴とする請求項１６に記載の電源管理方法。
  18. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記プロセッサに供給される電源電圧が前記正常電源電圧レベルに上昇すれば、前記正常クロック信号を前記プロセッサに提供する段階を含むことを特徴とする請求項１７に記載の電源管理方法。
  19. 前記低い周波数のクロック信号を前記プロセッサに提供する段階は、
    前記プロセッサに供給される電源電圧を上昇させる時点から所定時間が経過すれば、前記正常クロック信号を前記プロセッサに提供する段階をさらに含むことを特徴とする請求項１８に記載の電源管理方法。
  20. 前記正常モードの間、前記正常クロック信号を前記プロセッサに提供する段階をさらに含むことを特徴とする請求項１９に記載の電源管理方法。
  21. 前記クロック信号の周波数を正常レベルに戻らせる段階は、
    前記プロセッサに供給される電源電圧の上昇幅に比例して前記外部から提供されたクロック信号の分周率を変更する段階を含むことを特徴とする請求項１６に記載の電源管理方法。
  22. 前記プロセッサが前記遊休モードに入るときに前記プロセッサによって遊休モード信号を出力する段階をさらに含むことを特徴とする請求項１６に記載の電源管理方法。
  23. プロセッサと、
    動作モードに対応するレベルの電源電圧を前記プロセッサに供給するレギュレータと、
    遊休モードから正常モードに戻るときに、前記レギュレータが正常レベルの電源電圧を前記プロセッサに供給するまで、正常クロック信号より周波数が低い過渡クロック信号を前記プロセッサに提供するクロックおよび電源管理ブロックを含むことを特徴とするプロセッサシステム。
  24. 前記クロックおよび電源管理ブロックは、
    前記正常クロック信号を所定の分周率で分周して前記過渡クロック信号を出力する分周器を含むことを特徴とする請求項２３に記載のプロセッサシステム。
  25. 前記クロックおよび電源管理ブロックは、
    前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに正常電源電圧を供給するまで、前記分周器から出力される過渡クロック信号を前記プロセッサに提供することを特徴とする請求項２４に記載のプロセッサシステム。
  26. 前記クロックおよび電源管理ブロックは、
    前記正常モードの間、前記正常クロック信号を前記プロセッサに提供することを特徴とする請求項２５に記載のプロセッサシステム。
  27. 前記クロックおよび電源管理ブロックは、
    前記正常クロック信号を所定の分周率でよって分周する複数の分周器を含むことを特徴とする請求項２４に記載のプロセッサシステム。
  28. 前記複数の分周器の分周率は互いに異なることを特徴とする請求項２７に記載のプロセッサシステム。
  29. 前記クロックおよび電源管理ブロックは、
    前記遊休モードから前記正常モードに戻るときに、前記分周器から出力されるクロック信号のうちで前記レギュレータが前記プロセッサに供給する電源電圧のレベルに対応するクロック信号を前記過渡クロック信号として前記プロセッサに伝達することを特徴とする請求項２８に記載のプロセッサシステム。
  30. 前記クロックおよび電源管理ブロックは、
    前記遊休モードの間、前記正常クロック信号と前記過渡クロック信号が前記プロセッサに提供されることを遮断することを特徴とする請求項２３に記載のプロセッサシステム。
  31. 前記プロセッサは動作モードを示すモード信号を前記管理ブロックに伝達することを特徴とする請求項２３に記載のプロセッサシステム。
  32. 動作モードを示すモード信号を出力するプロセッサと、
    電源電圧を前記プロセッサに供給するレギュレータと、
    外部から提供された正常クロック信号を分周する分周回路と、
    前記分周回路から出力される分周信号を前記プロセッサに選択的に提供する選択器と、
    前記モード信号に応答して前記分周回路、前記選択器および前記レギュレータを制御するクロックおよび電源管理器を含むことを特徴とするプロセッサシステム。
  33. 前記モード信号は正常動作モードおよび遊休モードのうちの一つを示すことを特徴とする請求項３２に記載のプロセッサシステム。
  34. 前記クロックおよび電源管理器は、
    前記正常動作モードの間、前記分周回路が前記外部から提供された正常クロック信号を前記分周信号として出力するように制御することを特徴とする請求項３３に記載のプロセッサシステム。
  35. 前記クロックおよび電源管理器は、
    前記正常モードの間、前記レギュレータが正常電源電圧を前記プロセッサに供給するように制御することを特徴とする請求項３４に記載のプロセッサシステム。
  36. 前記クロックおよび電源管理器は、
    前記遊休モードの間、前記選択器が前記分周信号を前記プロセッサに提供しないように制御することを特徴とする請求項３５に記載のプロセッサシステム。
  37. 前記クロックおよび電源管理器は、
    前記遊休モードの間、前記レギュレータが前記正常電源電圧より低い遊休電源電圧を前記プロセッサに供給するように制御することを特徴とする請求項３６に記載のプロセッサシステム。
  38. 前記クロックおよび電源管理器は、
    前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに供給する電源電圧が前記正常電源電圧に上昇するまで、前記選択器が前記分周回路からの分周信号を前記プロセッサに提供するように制御することを特徴とする請求項３７に記載のプロセッサシステム。
  39. 前記分周回路は、
    前記正常クロック信号をそれぞれ所定の分周率で分周する複数の分周器を含むことを特徴とする請求項３８に記載のプロセッサシステム。
  40. 前記複数の分周器の分周率は互いに異なることを特徴とする請求項３９に記載のプロセッサシステム。
  41. 前記クロックおよび電源管理器は、
    前記遊休モードから前記正常モードに戻るときに、前記レギュレータが前記プロセッサに供給する電源電圧が所定レベルまで上昇したときに、前記複数の分周器のうちより高い分周率を有する分周器から出力される分周信号を前記プロセッサに提供するように制御することを特徴とする請求項４０に記載のプロセッサシステム。
  42. 動作モードを示すモード信号を出力するプロセッサと、
    電源電圧を前記プロセッサに供給するレギュレータと、
    外部から提供された正常クロック信号を分周する第１分周回路と、
    前記第１分周回路から出力される分周信号を前記プロセッサに選択的に提供する選択器と、
    前記モード信号に応答して前記分周回路、前記選択器および前記レギュレータを制御するクロックおよび電源管理器と、
    前記正常クロック信号を分周する第２分周回路と、
    前記第２分周回路から出力される分周信号に応答して動作する周辺回路とを含むことを特徴とするプロセッサシステム。
  43. 動作モードを示すモード信号を出力するプロセッサと、
    電源電圧を前記プロセッサに供給するレギュレータと、
    外部から提供された正常クロック信号を分周する分周回路と、
    前記正常クロック信号と前記分周回路から出力される分周信号のうちの一つを出力する第１選択器と、
    前記第１選択器からの出力信号を前記プロセッサに選択的に提供する第２選択器と、
    前記モード信号に応答して前記分周回路、前記第１、第２選択器および前記レギュレータを制御するクロックおよび電源管理器と、
    前記分周回路から出力される分周信号に応答して動作する周辺回路とを含むことを特徴とするプロセッサシステム。
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