JPS58171842A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS58171842A JPS58171842A JP57054288A JP5428882A JPS58171842A JP S58171842 A JPS58171842 A JP S58171842A JP 57054288 A JP57054288 A JP 57054288A JP 5428882 A JP5428882 A JP 5428882A JP S58171842 A JPS58171842 A JP S58171842A
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- JP
- Japan
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- circuit
- power supply
- voltage
- input clock
- clock frequency
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、機能回路ブロックへ供給される動作電圧をシ
ステムの動作速度に応じて可変設定する動作電圧変換回
路を有する回路装置に関するものである。
ステムの動作速度に応じて可変設定する動作電圧変換回
路を有する回路装置に関するものである。
近年、低消費電力を目的として相補型MO8集積回路を
使ったシステムが多く用いられるようになってきた。一
般に、相補型MO8集積回路の動作速度は動作電流に比
例し、また、この動作電流は動作電圧に比例する。従っ
て、低消費電力にするためには、動作速度が使用目的を
達成する範囲内で、動作電圧を可能な限り低くすること
が望まれる。
使ったシステムが多く用いられるようになってきた。一
般に、相補型MO8集積回路の動作速度は動作電流に比
例し、また、この動作電流は動作電圧に比例する。従っ
て、低消費電力にするためには、動作速度が使用目的を
達成する範囲内で、動作電圧を可能な限り低くすること
が望まれる。
ところで、マイクロコンピュータ等の汎用に使用される
集積回路では、仕様で明記された電源電圧の範囲内で仕
様を満足する高速動作を確保するように、内部機能回路
ブロックを設計する。このため、従来は低速動作の場合
でも、高速動作可能な動作電圧で内部機能回路ブロック
を動作させており、無駄な電力消費もともなっていた。
集積回路では、仕様で明記された電源電圧の範囲内で仕
様を満足する高速動作を確保するように、内部機能回路
ブロックを設計する。このため、従来は低速動作の場合
でも、高速動作可能な動作電圧で内部機能回路ブロック
を動作させており、無駄な電力消費もともなっていた。
本発明は上記欠点にかんがみなされたもので、単一の電
源電圧に対し、入力クロック周波数検出回路、定電圧電
源回路及び電源選択回路の各部により、入力クロック周
波数に応じて機能回路ブロックの動作電圧を適宜選択し
て最適な値に設定し得る集積回路装置を提供せんとする
ものである。
源電圧に対し、入力クロック周波数検出回路、定電圧電
源回路及び電源選択回路の各部により、入力クロック周
波数に応じて機能回路ブロックの動作電圧を適宜選択し
て最適な値に設定し得る集積回路装置を提供せんとする
ものである。
以下、本発明の構成を実施例を用いて説明する。
第1図は本発明の実施例に係る集積回路装置の基本ブロ
ック図である。本構成は入力クロック周波数検出回路部
1、定電圧電源回路部2、電源選択回路部3、スイッチ
群4及び機能回路ブロック5から構成される。前記入力
クロック周波数検出回路部1は、入力クロックCLII
Iにより、クロック周波数のディジタル情報Q1〜Qn
を出力する。
ック図である。本構成は入力クロック周波数検出回路部
1、定電圧電源回路部2、電源選択回路部3、スイッチ
群4及び機能回路ブロック5から構成される。前記入力
クロック周波数検出回路部1は、入力クロックCLII
Iにより、クロック周波数のディジタル情報Q1〜Qn
を出力する。
定電圧電源回路部2は、外部電源人力VDDより低電圧
のm個の固定電圧v1〜’Irnを発生させる。電源選
択回路部3は、クロック周波数のディジタル情報Q1〜
Qnよシ、電源選択出力81〜amを出力する。スイッ
チ群4は、電源選択出力81〜Smにより、定電圧群v
1〜Vmから1つの電圧Vt+nsを選択し、この電圧
VDINを機能回路ブロック6に供給する。同図中、s
’、es%機能ブロック6に対応する別の各機能ブロッ
クであり、a/ 、3/Fならびに4′、4′もそれら
に対応する各電源選択回路部ならびにスイッチ群である
。
のm個の固定電圧v1〜’Irnを発生させる。電源選
択回路部3は、クロック周波数のディジタル情報Q1〜
Qnよシ、電源選択出力81〜amを出力する。スイッ
チ群4は、電源選択出力81〜Smにより、定電圧群v
1〜Vmから1つの電圧Vt+nsを選択し、この電圧
VDINを機能回路ブロック6に供給する。同図中、s
’、es%機能ブロック6に対応する別の各機能ブロッ
クであり、a/ 、3/Fならびに4′、4′もそれら
に対応する各電源選択回路部ならびにスイッチ群である
。
以下、この構成と機能の詳細を各ブロック単位に分解し
て説明する。簡単化のため機能回路ブロックが1つの場
合を考え説明する。
て説明する。簡単化のため機能回路ブロックが1つの場
合を考え説明する。
第2図に入力クロック周波数検出回路部10回路構成を
示す。この回路は、容量Cと抵抗Rとの間にアナログス
イッチ6をはさむOR直列回路、アナログスイッチ6を
、オン、オフするD形フリップフロップ7、ゲートパル
スを形成する波形整形回路8、入力クロックをゲートす
るアンドゲート9、周波数検出周期を決める1段カウン
タ1o、ゲートされた入力クロックを計数する3段カウ
ンタ11、カウント結果を保持するn段うッチ12、ゲ
ートパルスを反転するインバータ13から構成される。
示す。この回路は、容量Cと抵抗Rとの間にアナログス
イッチ6をはさむOR直列回路、アナログスイッチ6を
、オン、オフするD形フリップフロップ7、ゲートパル
スを形成する波形整形回路8、入力クロックをゲートす
るアンドゲート9、周波数検出周期を決める1段カウン
タ1o、ゲートされた入力クロックを計数する3段カウ
ンタ11、カウント結果を保持するn段うッチ12、ゲ
ートパルスを反転するインバータ13から構成される。
D入力に外部から供給される電源Vanを接続した前記
り形フリップ70ツブ7に、外部人力クロックOL l
yr が入力されると、そのQ出力がH”となる。、7
これによシ、外部から供給される電源に接続されたOR
直列回路のOR間のアナログスイッチ6がオンされる。
り形フリップ70ツブ7に、外部人力クロックOL l
yr が入力されると、そのQ出力がH”となる。、7
これによシ、外部から供給される電源に接続されたOR
直列回路のOR間のアナログスイッチ6がオンされる。
すると抵抗Hの両端には、初期値を外部電源電圧VDD
とするOR0時定数を持った指数関数的減衰信号が発生
する。この信号をインバータを複数個接続した波形整形
回路8によりパルス波に波形整形し、入力クロックOL
x* ヲカウントする期間Tをもつゲートパルスとする
。第3図(a)にOR直列回路の出力、同(b)に波形
整形回路8の出力を示す。ゲートパルス幅τは、外部電
源電圧VDD 、容量C9抵抗R,インバータの入力し
きい値電圧Vs+wにょシ決まる。関係式を下に示す。
とするOR0時定数を持った指数関数的減衰信号が発生
する。この信号をインバータを複数個接続した波形整形
回路8によりパルス波に波形整形し、入力クロックOL
x* ヲカウントする期間Tをもつゲートパルスとする
。第3図(a)にOR直列回路の出力、同(b)に波形
整形回路8の出力を示す。ゲートパルス幅τは、外部電
源電圧VDD 、容量C9抵抗R,インバータの入力し
きい値電圧Vs+wにょシ決まる。関係式を下に示す。
V+sw = VDD 6!p(−cFl )・ T
VDn ・・τY=扛T「 パルス幅Tの前記ゲートパルスにより、入力クロックO
Lxwをアンドゲート9でゲートし、3段カウンタ11
に入力し、入力クロック周波数に比例したカウンタ出力
Q1〜Qnを得る。そして、終段のカウンタ出力Qnが
′H″になると、そのコンブリメント出力Qnをアンド
ゲート9に入力し、クロック入力を禁止する。3段カウ
ンタ11の出力Q1〜Qnをn段うッチ回路12で、ゲ
ートパルスの立ち下がりエツジに同期して記憶する。以
上の動作を入力クロック0Lxxで動作する1段カウン
タ1o(n>n)の出力信号Qeを、それぞれOR間の
アナログスイッチ6をオン、オフするD形フリップフロ
ップ7および3段カウンタ11の各リセット入力端子に
加えて周期To (ただし、To = tOX2’ 、
to :入力クロック周期)で繰シ返す。
VDn ・・τY=扛T「 パルス幅Tの前記ゲートパルスにより、入力クロックO
Lxwをアンドゲート9でゲートし、3段カウンタ11
に入力し、入力クロック周波数に比例したカウンタ出力
Q1〜Qnを得る。そして、終段のカウンタ出力Qnが
′H″になると、そのコンブリメント出力Qnをアンド
ゲート9に入力し、クロック入力を禁止する。3段カウ
ンタ11の出力Q1〜Qnをn段うッチ回路12で、ゲ
ートパルスの立ち下がりエツジに同期して記憶する。以
上の動作を入力クロック0Lxxで動作する1段カウン
タ1o(n>n)の出力信号Qeを、それぞれOR間の
アナログスイッチ6をオン、オフするD形フリップフロ
ップ7および3段カウンタ11の各リセット入力端子に
加えて周期To (ただし、To = tOX2’ 、
to :入力クロック周期)で繰シ返す。
第4図に定電圧電源回路部20回路構成例を示す。m個
のIC/XC/X型中ンネルMOSインバータで、それ
らの各MO8)ランジスタTrの入力端子14をグラン
ドレベルにし、第1段の電源は外部入力電源VIIDに
接続し、第2段以降の各段の電源はそれぞれ各前段の出
力と接続した構成とする。これにより、1段目のvlに
は、V1=VDI1 2段目以−降には、基板バイアス効果の影響が小さい場
合、 Vi#Vnn−isVy (L=1.2.・−、rn
−1)Vテ:Kln−チャンネルMOSトランジスタT
rのしきい値電圧 の電圧が得られる。こうして前記機能回路ブロック5.
5’、5’の各電源ラインには、最高動作周波数時はV
DDとし、動作周波数が低くなるにつれて、電圧値を順
次に下げて供給する。電源選択回路部3はMOS・アナ
ログスイッチの組合せで構成し、定電圧電源回路部2か
らの各出力電圧と各機能回路ブロック5.5’、5’と
を接続するアナログスイッチの内から、入力クロック周
波数検出回路のカウンタ出力Q1〜Qnにより論理ゲー
トで、動作電圧を1つ選択して、その動作電圧を供給し
得る上記アナログスイッチをオンとし、他は全てオフと
する構成とする。
のIC/XC/X型中ンネルMOSインバータで、それ
らの各MO8)ランジスタTrの入力端子14をグラン
ドレベルにし、第1段の電源は外部入力電源VIIDに
接続し、第2段以降の各段の電源はそれぞれ各前段の出
力と接続した構成とする。これにより、1段目のvlに
は、V1=VDI1 2段目以−降には、基板バイアス効果の影響が小さい場
合、 Vi#Vnn−isVy (L=1.2.・−、rn
−1)Vテ:Kln−チャンネルMOSトランジスタT
rのしきい値電圧 の電圧が得られる。こうして前記機能回路ブロック5.
5’、5’の各電源ラインには、最高動作周波数時はV
DDとし、動作周波数が低くなるにつれて、電圧値を順
次に下げて供給する。電源選択回路部3はMOS・アナ
ログスイッチの組合せで構成し、定電圧電源回路部2か
らの各出力電圧と各機能回路ブロック5.5’、5’と
を接続するアナログスイッチの内から、入力クロック周
波数検出回路のカウンタ出力Q1〜Qnにより論理ゲー
トで、動作電圧を1つ選択して、その動作電圧を供給し
得る上記アナログスイッチをオンとし、他は全てオフと
する構成とする。
第6図に本発明について、その一系統を示す詳細な回路
図である。入力クロック周波数検出回路部1は、アンド
ゲート9でゲートされた入力クロックを7段カウンタ1
1で最大64個カウントし、Q1〜Q7を出力し、7段
ラッチ回路12で記憶する。また、10段カウンタ10
によシ、入力クロックを210個カウントするごとに、
この動作を繰り返す。定電圧電源回路部2は、K/に型
n−チャネルMOSインバータ2個により、1段目の電
源にVDD、1段目の出力にVtID−Vy、2段目の
出力にVDD−2V丁の各電圧を得る。電源選択回路部
3とスイッチ群4は、4人カッアゲート16.2人カッ
アゲート16、アナログスイッチ81,82゜S3の3
個で構成し、入力クロックカウント数が0〜7個で動作
電圧をvnn−2vyに選択し、8〜63個テVDD−
VT、64個テvDDヲ選択スル。第6図は第6図図示
回路の動作タイミングチャートであり、各入力クロック
数Nにおける入力クロック周波数検出回路部1の出力Q
sQ5*Q6sQ’H電源選択回路部3の出力S1,8
2.Ss、及びその時に選択される機能回路ブロック6
への動作電圧を表す。ここで、入力クロック数を入力ク
ロック周波数に置きかえるためゲートパルス幅Tを20
μ1llecにとれば機能回路ブロックの最適動作電圧
はそれぞれ4001H1未満ではV3=VDD−2Vt
。
図である。入力クロック周波数検出回路部1は、アンド
ゲート9でゲートされた入力クロックを7段カウンタ1
1で最大64個カウントし、Q1〜Q7を出力し、7段
ラッチ回路12で記憶する。また、10段カウンタ10
によシ、入力クロックを210個カウントするごとに、
この動作を繰り返す。定電圧電源回路部2は、K/に型
n−チャネルMOSインバータ2個により、1段目の電
源にVDD、1段目の出力にVtID−Vy、2段目の
出力にVDD−2V丁の各電圧を得る。電源選択回路部
3とスイッチ群4は、4人カッアゲート16.2人カッ
アゲート16、アナログスイッチ81,82゜S3の3
個で構成し、入力クロックカウント数が0〜7個で動作
電圧をvnn−2vyに選択し、8〜63個テVDD−
VT、64個テvDDヲ選択スル。第6図は第6図図示
回路の動作タイミングチャートであり、各入力クロック
数Nにおける入力クロック周波数検出回路部1の出力Q
sQ5*Q6sQ’H電源選択回路部3の出力S1,8
2.Ss、及びその時に選択される機能回路ブロック6
への動作電圧を表す。ここで、入力クロック数を入力ク
ロック周波数に置きかえるためゲートパルス幅Tを20
μ1llecにとれば機能回路ブロックの最適動作電圧
はそれぞれ4001H1未満ではV3=VDD−2Vt
。
400 KHz以上3.2MHz未満でV2 =VD1
1−Vt 。
1−Vt 。
3.2MHz以上テv1=vDDトナル。
以上のように本発明は、入力クロック周波数を検知する
ことにより、機能ブロック回路の動作速度を知り、機能
回路ブロックの動作電圧を、たとえば低速動作時は低電
圧にと、各動作速度にあわせて、それぞれ最適な動作電
圧に設定することができるのて、集積回路装置の低消費
電力イヒに大きな効果をもへらす。 5.、− 尚、以上の説明i:相補!MO5集積回路に好適な回路
例4につい、て行なったが一般の半導体集積回路に′℃
ても適用可能であることはもちろんである。 。
ことにより、機能ブロック回路の動作速度を知り、機能
回路ブロックの動作電圧を、たとえば低速動作時は低電
圧にと、各動作速度にあわせて、それぞれ最適な動作電
圧に設定することができるのて、集積回路装置の低消費
電力イヒに大きな効果をもへらす。 5.、− 尚、以上の説明i:相補!MO5集積回路に好適な回路
例4につい、て行なったが一般の半導体集積回路に′℃
ても適用可能であることはもちろんである。 。
第1図は、本発明に係る集積回路装置のブロック図、第
2図は入力クロック検出回路図、第3図は入力クロック
検出回路で、ゲートパルス形成過程における各部出力を
示す図で、同図(&)はCR直列回路出力波形図、同図
(b)は波形整形インバータある。 1・・・・・・入力クロック周波数検出回路部、2・・
・・・・定電圧電源回路部% 3 e 3’ + 3”
・・・・・・電源選択回路部、4.4’、4“・・・・
・・スイッチ群 6 、5/ 、 5//・・・・・・
機能回路ブロック、6・・・・・・アナログスイッチ、
7・・・・・・D型フリップフロップ、8・・・・・・
波形整形回路%9・・・・・・アンドゲート、10.1
1・・・・・・カウンタ、12・・・・・・ラッチ、1
3・・・・・・インバータ、CL工・・・・・・外部人
力クロック、V1.V2・・・・・・Vm・・・・・・
定電圧電源回路出力、Ql、Q2・・・・・・Qn・・
・・・・入カク。2□ff1i!i*Ifl[IM[]
、S 1 、 S 2−’−11,−Sm 0.−・・
・電源選択回路出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 (αl (bJ 第4図 @5図
2図は入力クロック検出回路図、第3図は入力クロック
検出回路で、ゲートパルス形成過程における各部出力を
示す図で、同図(&)はCR直列回路出力波形図、同図
(b)は波形整形インバータある。 1・・・・・・入力クロック周波数検出回路部、2・・
・・・・定電圧電源回路部% 3 e 3’ + 3”
・・・・・・電源選択回路部、4.4’、4“・・・・
・・スイッチ群 6 、5/ 、 5//・・・・・・
機能回路ブロック、6・・・・・・アナログスイッチ、
7・・・・・・D型フリップフロップ、8・・・・・・
波形整形回路%9・・・・・・アンドゲート、10.1
1・・・・・・カウンタ、12・・・・・・ラッチ、1
3・・・・・・インバータ、CL工・・・・・・外部人
力クロック、V1.V2・・・・・・Vm・・・・・・
定電圧電源回路出力、Ql、Q2・・・・・・Qn・・
・・・・入カク。2□ff1i!i*Ifl[IM[]
、S 1 、 S 2−’−11,−Sm 0.−・・
・電源選択回路出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 (αl (bJ 第4図 @5図
Claims (2)
- (1)外部から入力されるクロック周波数を検出する周
波数検出回路と、2種類以上の定電圧を発生する定電圧
電源回路と、前記周波数検出回路の出力に応じて前記定
電圧電源回路出力を適宜選択して所定電圧を機能回路に
供給する電源選択回路とを有することを特徴とする集積
回路装置0 - (2)周波数検出回路が複数段カウンタを有し、前記カ
ウンタにより外部クロックを計数し、順次カウンタ出力
を得ることを特徴とする特許請求の範囲第1項記載の集
積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57054288A JPS58171842A (ja) | 1982-03-31 | 1982-03-31 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57054288A JPS58171842A (ja) | 1982-03-31 | 1982-03-31 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58171842A true JPS58171842A (ja) | 1983-10-08 |
Family
ID=12966372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57054288A Pending JPS58171842A (ja) | 1982-03-31 | 1982-03-31 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58171842A (ja) |
Cited By (13)
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---|---|---|---|---|
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-
1982
- 1982-03-31 JP JP57054288A patent/JPS58171842A/ja active Pending
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