JP3875285B2 - 半導体集積回路の中間電圧発生回路 - Google Patents
半導体集積回路の中間電圧発生回路 Download PDFInfo
- Publication number
- JP3875285B2 JP3875285B2 JP07825894A JP7825894A JP3875285B2 JP 3875285 B2 JP3875285 B2 JP 3875285B2 JP 07825894 A JP07825894 A JP 07825894A JP 7825894 A JP7825894 A JP 7825894A JP 3875285 B2 JP3875285 B2 JP 3875285B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- voltage
- channel
- power supply
- intermediate voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000004020 conductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Radar, Positioning & Navigation (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Static Random-Access Memory (AREA)
Description
【産業上の利用分野】
本発明は半導体集積回路の定電圧発生回路に関し、特に、電源電圧と接地電圧との間のレベルとなる中間電圧を発生する中間電圧発生回路(half Vcc generator)に関するものである。
【0002】
【従来の技術】
近年における半導体集積回路の超高集積化に伴い、メモリセルのサイズは極めて小さくなっており、それに合わせて電源電圧Vccの電圧レベルも一段と低くなっている。また、1チップに集積された半導体集積回路において、素子の安定動作などを図るために、基板電圧発生回路、基準電圧発生回路、中間電圧発生回路など各種の定電圧発生回路を必要とするようになっていることは、すでによく知られた事実である。中でも特に中間電圧発生回路は、ビット線又はデータ線のプリチャージに関するためにその重要性が大きく、同時に安定した中間電圧を供給できるような回路構成を要求されている。
【0003】
これに対する従来技術として、米国特許第4,663,584号にCMOS工程を利用して実現した中間電圧発生回路が開示されている。この回路を図4に示して簡単に説明する。
【0004】
同図に示す中間電圧発生回路は、電源電圧Vccに対応して第1及び第2基準電圧を発生するバイアス回路40と、このバイアス回路40による第1及び第2基準電圧を基に中間電圧VM を発生する駆動回路50とから構成されている。
【0005】
バイアス回路40は、PMOSトランジスタQ5、NMOSトランジスタQ1、PMOSトランジスタQ2、そしてNMOSトランジスタQ6の順にその各チャネルを、第1電源である電源電圧Vccと第2電源である接地電圧Vssとの間に直列接続した構成とされている。トランジスタQ5のゲートは接地電圧Vssとされ、またそのソースは電源電圧Vccを受ける。トランジスタQ1のゲート及びドレインは、第1基準電圧を出力するノードn1にトランジスタQ5のドレインと共に接続される。また、トランジスタQ2のソースはノードn3にトランジスタQ1のソースと共に接続される。このトランジスタQ2のチャネルにはノードn3からバックバイアスが加えられている。そして、トランジスタQ6のゲートは電源電圧Vccを受け、そのドレインは第2基準電圧を出力するノードn2にトランジスタQ2のゲート及びドレインと共に接続され、さらにソースは接地電圧Vssとされる。尚、PMOSトランジスタは第1導電形としてのP形チャネルを有するFETで、NMOSトランジスタは第2導電形としてのN形チャネルを有するFETである。
【0006】
駆動回路50は、電源電圧Vccと接地電圧Vssとの間にNMOSトランジスタQ3及びPMOSトランジスタQ4を直列接続して構成されている。トランジスタQ3のゲートは前記ノードn1に接続され、そしてそのドレインは電源電圧Vccを受ける。また、トランジスタQ4のゲートは前記ノードn2に接続され、そのソースはノードn4にトランジスタQ3のソースと共に接続され、さらにそのドレインは接地電圧Vssとされる。この駆動回路50のノードn4から電源電圧Vccと接地電圧Vssとの間の中間電圧VM が出力される。
【0007】
図4に示す回路の動作特性は次のようになる。ノードn3の電圧が1/2Vccであるとき、ノードn1の電圧は1/2Vcc+VTQ1 (VTQ1 はトランジスタQ1のしきい電圧)であり、またノードn2の電圧は1/2Vcc−VTQ2 (VTQ2 はトランジスタQ2のしきい電圧)である。ノードn4の電圧がノードn1の電圧より低いとトランジスタQ3の導通状態によりノードn4の電圧が高くなる方向へ調整される一方で、ノードn4の電圧がノードn2の電圧より高いとトランジスタQ4の導通状態によりノードn4の電圧が低くなる方向へ調整される。したがって、ノードn4の電圧は1/2Vccに調整される。
【0008】
しかしながら、このような回路構成においては次のような問題がある。すなわち、図4に示す回路から出力される中間電圧VM が例えば内部回路の動作で電流消耗があって低くなった場合に、これを元の電圧に復元する能力に劣っている。この復元能力不足はチップの高速化に影響し、特に高集積の半導体集積回路において不具合が生じる。
【0009】
図5に示すのはこのような問題を解決するようにした回路で、これは4MダイナミックRAMに使用された技術である。その特徴は、図4に示した回路では常に導通しているトランジスタQ5及びトランジスタQ6を、出力される中間電圧VM に従ってバイアス回路を制御するようにした点にあり、パワーアップ時の動作速度と復元能力を改善している。その回路構成は、バイアス回路41のトランジスタQ5及びトランジスタQ6の各ゲートを、中間電圧VM を出力するノードn4に接続したものとなっている。それ以外の部分は図4に示したバイアス回路40と同様の構成である。
【0010】
この図5に示す中間電圧発生回路の動作特性を、電圧−電流特性図を示した図3を参照して説明する。半導体チップがパワーアップされて電源電圧Vccが立上がり、ノードn1の電圧がトランジスタQ3のしきい電圧VT レベル以上になると、トランジスタQ3がONして中間電圧出力ノードn4の電圧が上昇する(図3に示すVcc1)。電源電圧Vccが更に増加してVcc2になり、そのときノードn1とノードn2との間の電圧差がトランジスタQ1及びトランジスタQ2の各しきい電圧の和VTQ1 +VTQ2 より小さければ、バイアス回路41はセットアップされない状態にある。そして、中間電圧出力ノードn4の電圧がトランジスタQ6のしきい電圧VT レベル以上になると、トランジスタQ6がONしてノードn2が接地電圧Vssとなり、トランジスタQ4がONする。すなわち、トランジスタQ3及びトランジスタQ4が同時に導通となり、電源電圧Vccから接地電圧Vssへ直流電流が発生する。この直流電流が図3中のVcc2から現れる点線で示されている。この場合、ノードn1の電圧は電源電圧Vccであり、ノードn2の電圧は接地電圧Vssである。
【0011】
電源電圧Vccが更に増加して、バイアス回路41でダイオード機能を行うトランジスタQ1とトランジスタQ2とをONさせ得る電圧になると、トランジスタQ5、Q1、Q2、Q6がすべて導通し、ノードn2は接地電圧Vssではなく、トランジスタQ5、Q1、Q2、Q6のチャネル抵抗によって決定されるDCレベルを有することになる。さらに、ノードn1も電源電圧Vccレベルではなく、所定のDCレベルを有する。この状態は、トランジスタQ4のゲート−ソース間電圧VGS及びトランジスタQ3のゲート−ソース間電圧VGSを減少させ、トランジスタQ3及びトランジスタQ4を介して流れる電流を減少させる。代わりにバイアス回路41を介して電流が流れるが、全体的な電流は減少する。この現象は、図3に示したように、Vcc3〜Vcc4の間に現れる。
【0012】
その後、電源電圧Vccが更に増加してバイアス回路41が完全にセットアップされると、ノードn1の電圧は1/2Vcc+VTQ1 レベル、ノードn2の電圧は1/2Vcc−VTQ2 レベルを有することにより、トランジスタQ3とトランジスタQ4とがわずかな導通状態となる。これらトランジスタQ3及びQ4を介して流れる電流は格段に減少し、そしてバイアス回路41を介して直流電流が流れるようになる。これは、図3中のVcc4以後の電流成分になる。
【0013】
このような図5に示した中間電圧発生回路においては次のような問題を有している。半導体集積回路で一般に使用されるかなり低い電源電圧に対して、バイアス回路がセットアップされる前において駆動回路に過度な直流電流(図3中のVcc2〜Vcc4)が流れるために、消費電力が大きくなり不具合の生じる可能性がある。加えて、メモリ装置に対して低電源電圧での動作が要求されるにもかかわらず、図3に示す点線に現れているように、低い電源電圧における消費電流の方が高い電源電圧における消費電流よりかえって大きくなるという好ましくない面をもっている。また、半導体集積回路においてはESD(electrostatic discharge)保護という問題があるが、図5に示した構成では、トランジスタQ3及びトランジスタQ4の各ドレイン端子に電源である電源電圧Vcc及び接地電圧Vssが直接加えられるので、ESD保護についての対策上、あまり好ましくない。
【0014】
【発明が解決しようとする課題】
したがって本発明の目的は、低電源電圧でも安定で信頼性の高い動作を遂行できる中間電圧発生回路を提供することにある。また、本発明の他の目的は、低電源電圧においてバイアス回路がセットアップされる前に駆動回路に流れる過度な直流電流を抑制することができ、電力消費をより少なくし得る中間電圧発生回路を提供することにある。さらに、本発明のまた他の目的は、ESD保護に優れた中間電圧発生回路を提供することにある。加えて、本発明のさらに他の目的は、ESD保護に優れると共に、低電源電圧における直流電流の発生を最大限に抑制できる中間電圧発生回路を提供することにある。
【0015】
【課題を解決するための手段】
このような目的を達成するために本発明は、第1基準電圧及び第2基準電圧を発生するバイアス回路を有した中間電圧発生回路について、駆動回路を、ソースに電源電圧を受け、ゲートが中間電圧出力ノードに接続された第1のPMOSトランジスタと、ソースに接地電圧を受けると共に、ゲートが中間電圧出力ノードに接続される第1のNMOSトランジスタと、ゲートに第1基準電圧を受け、ドレインが第1のPMOSトランジスタのドレインに接続されると共に、ソースが中間電圧出力ノードに接続された第2のNMOSトランジスタと、ゲートに第2基準電圧を受け、ドレインが第1のNMOSトランジスタのドレインに接続されると共に、ソースが中間電圧出力ノードに接続された第2のPMOSトランジスタと、から構成することを1つの特徴としている。
【0016】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の共通する部分には同じ符号を使用するものとする。
【0017】
図1は、本発明による中間電圧発生回路の一実施例を示す回路図である。この図1に示す中間電圧発生回路は、電源電圧Vccに対応して第1及び第2基準電圧を発生する図4に示したものと同様のバイアス回路40と、中間電圧VM を発生する駆動回路52とから構成される。
【0018】
駆動回路52は、電源電圧Vccと接地電圧Vssとの間に、PMOSトランジスタQ7、NMOSトランジスタQ3、PMOSトランジスタQ4、及びNMOSトランジスタQ8を直列接続した構成とされている。トランジスタQ7のソースは電源電圧Vccを受けるよう接続され、そのゲートは中間電圧VM を出力するノードn4に接続される。また、トランジスタQ3のゲートはバイアス回路40のノードn1に接続され、そのドレインはトランジスタQ7のドレインと接続される。トランジスタQ4のゲートはバイアス回路40のノードn2に接続される。そして、トランジスタQ8のゲートはノードn4に接続され、またそのドレインはトランジスタQ4のドレインと接続され、ソースは接地電圧Vssとされる。尚、P形が本実施例における第1導電形で、N形が本実施例における第2導電形である。
【0019】
この例の動作について図3を参照して説明する。トランジスタQ5が導通しているので、電源電圧Vccが増加してトランジスタQ3のしきい電圧VT レベル以上になると、中間電圧出力ノードn4のレベルが上昇する。そして、中間電圧出力ノードn4がトランジスタQ8をONさせるレベルになると、トランジスタQ7、Q3、Q4、Q8を通じて電源電圧Vccから接地電圧Vssへ直流電流が流れるようになる。
【0020】
このとき、バイアス回路40がセットアップされない状態であっても、電源電圧Vccと接地電圧Vssとの間に中間電圧VM により制御されるトランジスタQ7、Q8が設けられているので、直流電流(DC)の量は、図5に示した回路における直流電流の量より格段に減少する。これは、図3の電圧−電流グラフの中で実線で示されている。その後、バイアス回路40がセットアップされると、図5に示した回路と同様に、駆動回路52における直流電流は急激に減少し、バイアス回路40を通じて直流電流が流れるようになる。
【0021】
したがって、従来技術による中間電圧発生回路で発生していた過電流を防止することができ、さらに、この例の中間電圧発生回路の駆動回路52には、トランジスタQ3及びトランジスタQ4の各ソースの電源接続部に対してトランジスタQ7及びトランジスタQ8が設けられているため、ESD保護についてより優れたものとなっている。
【0022】
図2は、図1の実施例において常に導通とされているトランジスタQ5及びトランジスタQ6を中間電圧VM によって制御するようにして、それにより中間電圧VM の復元能力を向上させた例の回路図である。この図2に示す中間電圧発生回路は、図5に示したものと同様のバイアス回路41と、駆動回路53とから構成される。
【0023】
この実施例の回路では、例えば、出力される中間電圧VM レベルが最初より低くなると、トランジスタQ5及びトランジスタQ7の制御電圧が増加してトランジスタQ3のゲート電圧及びドレイン電圧を増加させ、その結果、トランジスタQ3を介して流れる電流量が増加して中間電圧VM が所定のレベルに戻るようになっている。反対に、出力される中間電圧VM レベルが高くなると、それに応じてトランジスタQ6及びトランジスタQ8が制御されることで、短時間で中間電圧VM が元に戻るようになっている。
【0024】
ここで先の図3を参照して、本発明による中間電圧発生回路と従来の中間電圧発生回路とを対比させて電圧−電流関係を説明する。図中の一点鎖線は電源電圧Vccの大きさに対して出力される中間電圧VM を示し、右側の縦軸(y軸)に対応している。また、実線は電源電圧Vccに対して本発明による中間電圧発生回路で流れる電流Iの大きさを、点線は電源電圧Vccに対して従来技術による中間電圧発生回路で流れる電流Iをそれぞれ示し、左側の縦軸(y軸)に対応している。このグラフから分かるように、出力される中間電圧VM は同じであるのに対し、低電源電圧において本発明の中間電圧発生回路での電流量は従来の中間電圧発生回路での電流量より少なくなる。したがって、本発明によれば、低電源電圧における電力消耗を減少させることができる。
【0025】
以上の実施例では、PMOSトランジスタQ7とNMOSトランジスタQ8とを、駆動回路の電源電圧と接地電圧とに対しそれぞれ直接的に接続する例を示したが、本発明はこれに限られるものではない。例えば、駆動回路のNMOSトランジスタQ3よりも中間電圧出力ノード側にPMOSトランジスタQ7を設けたり、あるいは、PMOSトランジスタQ4よりも中間電圧出力ノード側にNMOSトランジスタQ8を設けたりするようにしても、バイアス回路のセットアップ前における駆動回路の過電流発生を制御できる。
【0026】
【発明の効果】
以上述べてきたように本発明による中間電圧発生回路は、低電源電圧においてバイアス回路セットアップ前に駆動回路で発生する過電流を抑制でき、低電源電圧での動作特性及び信頼性により優れている。また、本発明によれば、半導体集積回路におけるESD保護の点でもより優れた中間電圧発生回路を提供できるようになる。
【図面の簡単な説明】
【図1】本発明による中間電圧発生回路の一実施例を示す回路図。
【図2】本発明による中間電圧発生回路の他の実施例を示す回路図。
【図3】本発明による中間電圧発生回路及び従来の中間電圧発生回路における電圧−電流特性を示すグラフ。
【図4】中間電圧発生回路の従来例を示す回路図。
【図5】中間電圧発生回路の他の従来例を示す回路図。
【符号の説明】
40、41 バイアス回路
52、53 駆動回路
Q1、Q3、Q6、Q8 NMOSトランジスタ
Q2、Q4、Q5、Q7 PMOSトランジスタ
n4 中間電圧出力ノード
VM 中間電圧
Vcc 電源電圧
Vss 接地電圧
Claims (4)
- バイアス回路により発生される第1基準電圧及び第2基準電圧を用いて、第1電源と第2電源との間の電圧レベルをもつ中間電圧を駆動回路から発生するように構成された半導体集積回路の中間電圧発生回路において、
前記駆動回路が、
前記第1電源をチャネルの一端に受けると共に、出力される中間電圧をゲートに受ける第1導電形の第1MOSトランジスタと、
前記第2電源をチャネルの一端に受けると共に、出力される中間電圧をゲートに受ける、前記第1導電形とは異なる第2導電形の第2MOSトランジスタと、
前記第1基準電圧をゲートに受け、チャネルの一端が前記第1MOSトランジスタのチャネルの他端に接続された第2導電形の第3MOSトランジスタと、
前記第2基準電圧をゲートに受け、チャネルの一端が前記第2MOSトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第3MOSトランジスタのチャネルの他端に接続された第1導電形の第4MOSトランジスタと、
を備え、前記第3MOSトランジスタと前記第4MOSトランジスタの接続部から前記中間電圧を発生することを特徴とする中間電圧発生回路。 - 前記バイアス回路が、
前記第2電源をゲートに受けると共に、前記第1電源をチャネルの一端に受ける第1導電形の第5MOSトランジスタと、
前記第1電源をゲートに受けると共に、前記第2電源をチャネルの一端に受ける第2導電形の第6MOSトランジスタと、
チャネルの一端及びゲートが前記第5MOSトランジスタのチャネルの他端に接続された第2導電形の第7MOSトランジスタと、
チャネルの一端及びゲートが前記第6MOSトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第7MOSトランジスタのチャネルの他端に接続された第1導電形の第8MOSトランジスタと、
からなり、
前記第5MOSトランジスタと前記第7MOSトランジスタの接続部から前記第1基準電圧を発生し、前記第6MOSトランジスタと前記第8MOSトランジスタの接続部から前記第2基準電圧を発生することを特徴とする請求項1記載の中間電圧発生回路。 - 前記バイアス回路が、
前記中間電圧をゲートに受けると共に、前記第1電源をチャネルの一端に受ける第1導電形の第5MOSトランジスタと、
前記中間電圧をゲートに受けると共に、前記第2電源をチャネルの一端に受ける第2導電形の第6MOSトランジスタと、
チャネルの一端及びゲートが前記第5MOSトランジスタのチャネルの他端に接続された第2導電形の第7MOSトランジスタと、
チャネルの一端及びゲートが前記第6MOSトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第7MOSトランジスタのチャネルの他端に接続された第1導電形の第8MOSトランジスタと、
からなり、
前記第5MOSトランジスタと前記第7MOSトランジスタの接続部から前記第1基準電圧を発生し、前記第6MOSトランジスタと前記第8MOSトランジスタの接続部から前記第2基準電圧を発生することを特徴とする請求項1記載の中間電圧発生回路。 - バイアス回路により発生される第1基準電圧及び第2基準電圧を用いて、第1電源と第2電源との間の電圧レベルをもつ中間電圧を駆動回路から発生するように構成された半導体集積回路の中間電圧発生回路において、
前記駆動回路が、
前記第1電源をチャネルの一端に受けると共に前記第1基準電圧をゲートに受ける、第1導電形とは異なる第2導電形の第1MOSトランジスタと、
前記第2電源をチャネルの一端に受けると共に前記第2基準電圧をゲートに受ける前記第1導電形の第2MOSトランジスタと、
中間電圧をゲートに受け、チャネルの一端が前記第1MOSトランジスタのチャネルの他端に接続された第1導電形の第3MOSトランジスタと、
前記中間電圧をゲートに受け、チャネルの一端が前記第2MOSトランジスタの他端に接続されると共に、チャネルの他端が前記第3MOSトランジスタのチャネルの他端に接続された第2導電形の第4MOSトランジスタと、を備え、
前記第3MOSトランジスタと前記第4MOSトランジスタの接続部から中間電圧を発生することを特徴とする中間電圧発生回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1993P6412 | 1993-04-16 | ||
KR1019930006412A KR960003219B1 (ko) | 1993-04-16 | 1993-04-16 | 반도체 집적회로의 중간전위 발생회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06325569A JPH06325569A (ja) | 1994-11-25 |
JP3875285B2 true JP3875285B2 (ja) | 2007-01-31 |
Family
ID=19354046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07825894A Expired - Fee Related JP3875285B2 (ja) | 1993-04-16 | 1994-04-18 | 半導体集積回路の中間電圧発生回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5592119A (ja) |
JP (1) | JP3875285B2 (ja) |
KR (1) | KR960003219B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
US5990754A (en) * | 1997-06-20 | 1999-11-23 | Citizen Watch Co., Ltd. | Phase and base potential converter and temperature-compensated crystal oscillator having the same |
JP3022815B2 (ja) * | 1997-07-24 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 中間電位生成回路 |
JPH1153891A (ja) * | 1997-08-05 | 1999-02-26 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
US6242972B1 (en) * | 1999-10-27 | 2001-06-05 | Silicon Storage Technology, Inc. | Clamp circuit using PMOS-transistors with a weak temperature dependency |
JP3960848B2 (ja) * | 2002-04-17 | 2007-08-15 | 株式会社ルネサステクノロジ | 電位発生回路 |
KR100464435B1 (ko) * | 2002-11-08 | 2004-12-31 | 삼성전자주식회사 | 저 전력의 하프 전압 발생 장치 |
EP2062110A1 (en) * | 2006-06-26 | 2009-05-27 | Nxp B.V. | A constant voltage generating device |
CN102396156A (zh) | 2009-02-12 | 2012-03-28 | 莫塞德技术公司 | 用于片内终结的终结电路 |
DE102017219551A1 (de) * | 2017-11-03 | 2019-05-09 | Continental Teves Ag & Co. Ohg | Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3914702A (en) * | 1973-06-01 | 1975-10-21 | Rca Corp | Complementary field-effect transistor amplifier |
US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
-
1993
- 1993-04-16 KR KR1019930006412A patent/KR960003219B1/ko not_active IP Right Cessation
-
1994
- 1994-04-07 US US08/224,019 patent/US5592119A/en not_active Expired - Lifetime
- 1994-04-18 JP JP07825894A patent/JP3875285B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06325569A (ja) | 1994-11-25 |
KR940025175A (ko) | 1994-11-19 |
KR960003219B1 (ko) | 1996-03-07 |
US5592119A (en) | 1997-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2616142B2 (ja) | 出力回路 | |
JP4387387B2 (ja) | 集積回路論理デバイス | |
US20110163779A1 (en) | Low power consumption mis semiconductor device | |
US7088167B2 (en) | Level conversion for use in semiconductor device | |
US6759873B2 (en) | Reverse biasing logic circuit | |
US5270589A (en) | Input/output buffer circuit for semiconductor integrated circuit | |
US6741098B2 (en) | High speed semiconductor circuit having low power consumption | |
KR100218078B1 (ko) | 외부전원전압의 변동이나 환경온도의 변화에 대한 출력전압의 변동을 억제할 수 있는 기판전위발생회로 | |
EP0720295B1 (en) | Semiconductor device | |
JPH11353045A (ja) | バンドギャップ型基準電圧発生回路 | |
JP3875285B2 (ja) | 半導体集積回路の中間電圧発生回路 | |
EP0713167B1 (en) | A voltage level converter | |
KR0126911B1 (ko) | 기준전압 발생회로 및 발생방법 | |
JPS60157616A (ja) | サブミクロン半導体lsiのチツプ内電源変換回路 | |
JP3105512B2 (ja) | Mos型半導体集積回路 | |
US7514960B2 (en) | Level shifter circuit | |
US6476641B2 (en) | Low power consuming circuit | |
JP2799772B2 (ja) | 低スタンバイ電流中間直流電圧発生器 | |
KR100605591B1 (ko) | 반도체 소자의 승압전압 발생기 | |
US6985023B2 (en) | Selective switching of a transistor's back gate potential | |
KR960000899B1 (ko) | 고전압 선택회로 및 그를 포함하는 데이타 출력버퍼 | |
US6731156B1 (en) | High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages | |
JP3535811B2 (ja) | パルス幅制御回路 | |
JPH0983334A (ja) | 半導体集積回路 | |
KR100317197B1 (ko) | 기판 바이어스 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041029 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050128 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060517 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060522 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060901 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060929 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061026 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |