JP3873008B2 - 半導体素子のシリサイド膜の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関するものであり、より詳細には高集積半導体素子において、均一で抵抗が小さいシリサイド膜を形成する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子の製造工程では半導体素子表面の面抵抗を減少させるためにシリサイド工程を実施している。例えば、ＭＯＳ型のトランジスターのＲＣ遅延時間を減らすためにトランジスターのゲート電極、ソース／ドレーン領域の表面にシリサイド膜を追加する。
【０００３】
半導体素子に適用されているシリサイドは代表的にタングステンシリサイド（ＷＳｉ２）、チタニウムシリサイド（ＴｉＳｉ２）、及びコバルトシリサイド（ＣｏＳｉ２）などがある。その中でもチタニウムシリサイド（以下、Ｔｉシリサイドと称する）は高集積化による信号処理の速度改善の観点から接合（ｊｕｎｃｔｉｏｎ）部位等に頻繁に使用されている。
【０００４】
従来技術による半導体素子のシリサイド膜の製造方法を添付の図面を参照して、以下に説明する。
図１ないし図３は従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程順序図である。
【０００５】
従来技術による半導体素子のシリサイド膜の製造方法は、図１に図示されたように、シリコン基板１０にフィールド酸化膜１２を形成して素子の活性領域と非活性領域を区分する。
【０００６】
その後、シリコン基板１０の活性領域にゲート酸化膜１３とドープドポリシリコン層を順次に蒸着し、これをパターニングしてゲート電極１４を形成する。
【０００７】
続いて、基板のソース／ドレーン領域に低濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成した後、ゲート電極１４の側面にシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペーサ（ｓｐａｃｅｒ）１８を形成する。
【０００８】
その後、スペーサ１８が形成された後の結果物に高濃度の不純物をイオン注入してソース／ドレーン領域２０を形成する。
【０００９】
その後、図２に図示されたように、前記結果物の全面に金属としてＴｉ層２２及びＴｉＮ層２４を蒸着した後、熱処理工程としてＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）を実施する。
【００１０】
このようにして、図３に図示されたように、前記ＲＴＰによりゲート電極１４の上部とソース／ドレーン領域２０のシリコンとＴｉ層２２及びＴｉＮ層２４がシリサイド反応をしてそれぞれの表面にはＴｉシリサイド膜（ＴｉＳｉｘ）２６が形成される。
【００１１】
続いて、シリサイド反応が生じない領域のＴｉ層２２及びＴｉＮ層２４を除去することによってゲート電極１４とソース／ドレーン領域２０の各Ｔｉシリサイド膜２６ａ，２６ｂがお互い連結されないようにする。
【００１２】
以上のように、従来技術はゲート電極１４の上部のＴｉシリサイド膜２６ａとソース／ドレーン領域２０の表面のＴｉシリサイド膜２６ｂによりそれぞれの面抵抗を低くすることができる。これにより、ゲート電極１４およびソース／ドレーン領域２０のそれぞれとコンタクトされる配線の製造工程時に、そのコンタクト抵抗を低くすることができる。
【００１３】
しかし、半導体素子の高集積化によるデザインルールによりゲート電極の線幅が減少するようになる場合、均一なシリサイド膜の製造が難しくなる。これは安定なシリサイド形態のＣ５４相が不安定なシリサイド形態であるＣ４９相の相転移により形成される場合、ゲート電極線幅の縮少のため、Ｃ４９相におけるＣ５４相の核生成の空間がほとんどなくなり、一つの核生成サイトにおいて不均一で不連続的なＣ５４相を密集して有するＴｉシリサイド膜が形成される。
【００１４】
したがって、従来技術のシリサイド製造方法は素子の高集積化による設計の限界でゲート電極の線幅が急激に減少され、不均一なシリサイド膜が形成されるため、ゲート電極とソース／ドレーン領域でシリサイド抵抗の増加と漏洩電流が発生し、結果的に素子の不良をもたらす。
【００１５】
【発明が解決しようとする課題】
これに本発明は前記従来技術の問題点を解決するために案出したものであり、後続の熱処理の工程時に均一なシリサイド膜を確保することができる半導体素子のシリサイド膜の形成方法を提供することにその目的がある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体素子のシリサイド膜の形成方法は、半導体基板の表面に下部Ｔｉ層を蒸着した後、前記下部Ｔｉ層に内部欠陥を形成するためにＡｒ又はＮ２ガスを用いたプラズマ処理を実施する段階と、前記プラズマ処理された下部Ｔｉ層上に上部Ｔｉ層を蒸着する段階と、前記上部Ｔｉ層上にＴｉＮ層を蒸着する段階と、前記ＴｉＮ層を蒸着した後の前記半導体基板に対して、１次熱処理及び２次熱処理を、前記２次熱処理における処理温度を前記１次熱処理における処理温度よりも高くして実施することで、前記半導体基板の表面にＴｉシリサイド膜を形成する段階とを含んで構成されることを特徴とする。
【００１８】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００１９】
【発明の実施の形態】
以下、本発明による半導体素子のシリサイド膜の形成方法の望ましい実施例を添付された図面を参照して詳細に説明する。
図４ないし図８は本発明による半導体素子のシリサイド膜の形成方法を順次示した工程断面図である。
【００２０】
本発明のシリサイド膜の形成方法は、図４に図示されたように、まずシリコン基板１００にフィールド酸化膜１０２を形成して素子の活性領域と非活性領域を区分する。
【００２１】
その後、基板１００の活性領域にゲート酸化膜１０３を形成した後、ドープドポリシリコン層を蒸着し、これをパターニングしてゲート電極１０４を形成する。
【００２２】
続いて、基板のソース／ドレーン領域に低濃度の不純物をイオン注入してＬＤＤ領域１０６を形成した後、ゲート電極１０４の側面にシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペーサ（ｓｐａｃｅｒ）１０８を形成する。
【００２３】
その後、スペーサ１０８が形成された後の構造物に高濃度の不純物をイオン注入してソース／ドレーン領域１１０を形成する。
【００２４】
続いて、図５に図示されたように、前記構造物の全面に下部金属層としてＴｉ層１１２を蒸着する。この時、下部Ｔｉ層１１２の厚さは蒸着しなければならない全体Ｔｉ層の一部である５０Å〜２００Åである。
【００２５】
その後、ＲＦ反応チャンバで連続的にＡｒまたはＮ２ガスをいれた後にガスをプラズマ状態で励起させて下部Ｔｉ層１１２に注入する。この時、ＡｒまたはＮ２ガスは１０ｓｃｃｍ（１．６９×１０- ２Ｐａ・ｍ３／ｓ）〜４０ｓｃｃｍ（６．７６×１０- ２Ｐａ・ｍ３／ｓ）を流して、チャンバの温度は３００℃〜４００℃で維持してＡｒまたはＮ２成分が下部Ｔｉ層１１２に広がることができるようにする。このようにプラズマ処理された下部Ｔｉ層１１２はこれらガス成分の侵入によって内部欠陥が発生される。
【００２６】
このような欠陥により以後のシリサイド工程時に安定で抵抗が小さいＣ５４相が数多く核生成されて均一なシリサイド膜を得ることができる。
【００２７】
続いて、図６に図示されたように、下部Ｔｉ層１１２の上部に上部金属層１１４として再びＴｉを蒸着する。この時、上部Ｔｉ層１１４は全体として必要なＴｉ層の厚さの残り部分である１００Å〜３００Åの厚さを有する。
【００２８】
その後、図７に図示されたように、上部Ｔｉ層１１４の上部にＴｉＮ層１１６を蒸着した後にＲＴＰ工程を実施してシリサイド反応を発生させる。
【００２９】
続いて、図８に図示されたように、前記ＲＴＰによりゲート電極１０４の上部とソース／ドレーン領域１１０のシリコンと下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６がシリサイド反応をしてそれぞれの表面にはＴｉシリサイド膜（ＴｉＳｉｘ）１１８が形成される。
【００３０】
その後、シリサイド反応が生じない領域の下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６を除去することによってゲート電極１０４とソース／ドレーン領域１１０の各Ｔｉシリサイド膜１１８ａ，１１８ｂがお互い連結されないようにする。
【００３１】
更に詳細に説明すれば、６５０℃〜７５０℃で１次ＲＴＰを進行してＴｉシリサイド膜（ＴｉＳｉｘ）１１８を形成する。この時、プラズマ処理で内部の欠陥を有する下部Ｔｉ層１１２により不安定なＣ４９相が容易に形成されて結晶粒の大きさが小さくなる。このような結晶粒が小さなＣ４９相のＴｉシリサイド膜１１８に７５０℃〜８５０℃でさらに高い温度で２次ＲＴＰを実施する。すると、Ｃ４９相の多くの結晶粒界で、安定で抵抗が小さいＣ５４相が核生成され、均一で連続的なＣ５４相を有するＴｉシリサイド膜１１８が形成される。
【００３２】
【発明の効果】
詳述したように、本発明による半導体素子のシリサイド膜の形成方法によれば、シリサイドのためのＴｉ層を２回に分けて蒸着するが、最初に蒸着したＴｉ層にＡｒまたはＮ２ガスをＲＦプラズマ状態で励起して注入することによって後続の熱処理工程時に均一なシリサイド膜を得ることができる。
【００３３】
したがって、本発明は高集積の半導体素子でゲート電極の線幅が小さくなっても安定で抵抗が小さいＣ５４相のＴｉシリサイド膜を均一で連続的にゲート電極及びソース／ドレーン領域に形成することによって半導体素子の電気的特性及び収率を高めることができる。
【００３４】
以上のように本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図２】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図３】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図４】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図５】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図６】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図７】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図８】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【符号の説明】
１００ シリコン基板
１０２ フィールド酸化膜
１０３ ゲート酸化膜
１０４ ゲート電極
１０６ ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
１０８ スペーサ
１１０ ソース／ドレーン領域
１１２ 下部金属層
１１４ 上部金属層
１１６ ＴｉＮ層
１１８ シリサイド膜
１１８ａ ゲート側のシリサイド
１１８ｂ ソース／ドレイン側のシリサイド
【発明の属する技術分野】
本発明は半導体素子の製造方法に関するものであり、より詳細には高集積半導体素子において、均一で抵抗が小さいシリサイド膜を形成する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子の製造工程では半導体素子表面の面抵抗を減少させるためにシリサイド工程を実施している。例えば、ＭＯＳ型のトランジスターのＲＣ遅延時間を減らすためにトランジスターのゲート電極、ソース／ドレーン領域の表面にシリサイド膜を追加する。
【０００３】
半導体素子に適用されているシリサイドは代表的にタングステンシリサイド（ＷＳｉ２）、チタニウムシリサイド（ＴｉＳｉ２）、及びコバルトシリサイド（ＣｏＳｉ２）などがある。その中でもチタニウムシリサイド（以下、Ｔｉシリサイドと称する）は高集積化による信号処理の速度改善の観点から接合（ｊｕｎｃｔｉｏｎ）部位等に頻繁に使用されている。
【０００４】
従来技術による半導体素子のシリサイド膜の製造方法を添付の図面を参照して、以下に説明する。
図１ないし図３は従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程順序図である。
【０００５】
従来技術による半導体素子のシリサイド膜の製造方法は、図１に図示されたように、シリコン基板１０にフィールド酸化膜１２を形成して素子の活性領域と非活性領域を区分する。
【０００６】
その後、シリコン基板１０の活性領域にゲート酸化膜１３とドープドポリシリコン層を順次に蒸着し、これをパターニングしてゲート電極１４を形成する。
【０００７】
続いて、基板のソース／ドレーン領域に低濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成した後、ゲート電極１４の側面にシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペーサ（ｓｐａｃｅｒ）１８を形成する。
【０００８】
その後、スペーサ１８が形成された後の結果物に高濃度の不純物をイオン注入してソース／ドレーン領域２０を形成する。
【０００９】
その後、図２に図示されたように、前記結果物の全面に金属としてＴｉ層２２及びＴｉＮ層２４を蒸着した後、熱処理工程としてＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）を実施する。
【００１０】
このようにして、図３に図示されたように、前記ＲＴＰによりゲート電極１４の上部とソース／ドレーン領域２０のシリコンとＴｉ層２２及びＴｉＮ層２４がシリサイド反応をしてそれぞれの表面にはＴｉシリサイド膜（ＴｉＳｉｘ）２６が形成される。
【００１１】
続いて、シリサイド反応が生じない領域のＴｉ層２２及びＴｉＮ層２４を除去することによってゲート電極１４とソース／ドレーン領域２０の各Ｔｉシリサイド膜２６ａ，２６ｂがお互い連結されないようにする。
【００１２】
以上のように、従来技術はゲート電極１４の上部のＴｉシリサイド膜２６ａとソース／ドレーン領域２０の表面のＴｉシリサイド膜２６ｂによりそれぞれの面抵抗を低くすることができる。これにより、ゲート電極１４およびソース／ドレーン領域２０のそれぞれとコンタクトされる配線の製造工程時に、そのコンタクト抵抗を低くすることができる。
【００１３】
しかし、半導体素子の高集積化によるデザインルールによりゲート電極の線幅が減少するようになる場合、均一なシリサイド膜の製造が難しくなる。これは安定なシリサイド形態のＣ５４相が不安定なシリサイド形態であるＣ４９相の相転移により形成される場合、ゲート電極線幅の縮少のため、Ｃ４９相におけるＣ５４相の核生成の空間がほとんどなくなり、一つの核生成サイトにおいて不均一で不連続的なＣ５４相を密集して有するＴｉシリサイド膜が形成される。
【００１４】
したがって、従来技術のシリサイド製造方法は素子の高集積化による設計の限界でゲート電極の線幅が急激に減少され、不均一なシリサイド膜が形成されるため、ゲート電極とソース／ドレーン領域でシリサイド抵抗の増加と漏洩電流が発生し、結果的に素子の不良をもたらす。
【００１５】
【発明が解決しようとする課題】
これに本発明は前記従来技術の問題点を解決するために案出したものであり、後続の熱処理の工程時に均一なシリサイド膜を確保することができる半導体素子のシリサイド膜の形成方法を提供することにその目的がある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体素子のシリサイド膜の形成方法は、半導体基板の表面に下部Ｔｉ層を蒸着した後、前記下部Ｔｉ層に内部欠陥を形成するためにＡｒ又はＮ２ガスを用いたプラズマ処理を実施する段階と、前記プラズマ処理された下部Ｔｉ層上に上部Ｔｉ層を蒸着する段階と、前記上部Ｔｉ層上にＴｉＮ層を蒸着する段階と、前記ＴｉＮ層を蒸着した後の前記半導体基板に対して、１次熱処理及び２次熱処理を、前記２次熱処理における処理温度を前記１次熱処理における処理温度よりも高くして実施することで、前記半導体基板の表面にＴｉシリサイド膜を形成する段階とを含んで構成されることを特徴とする。
【００１８】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明の好適な実施例に対する以下の説明から明確になるであろう。
【００１９】
【発明の実施の形態】
以下、本発明による半導体素子のシリサイド膜の形成方法の望ましい実施例を添付された図面を参照して詳細に説明する。
図４ないし図８は本発明による半導体素子のシリサイド膜の形成方法を順次示した工程断面図である。
【００２０】
本発明のシリサイド膜の形成方法は、図４に図示されたように、まずシリコン基板１００にフィールド酸化膜１０２を形成して素子の活性領域と非活性領域を区分する。
【００２１】
その後、基板１００の活性領域にゲート酸化膜１０３を形成した後、ドープドポリシリコン層を蒸着し、これをパターニングしてゲート電極１０４を形成する。
【００２２】
続いて、基板のソース／ドレーン領域に低濃度の不純物をイオン注入してＬＤＤ領域１０６を形成した後、ゲート電極１０４の側面にシリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペーサ（ｓｐａｃｅｒ）１０８を形成する。
【００２３】
その後、スペーサ１０８が形成された後の構造物に高濃度の不純物をイオン注入してソース／ドレーン領域１１０を形成する。
【００２４】
続いて、図５に図示されたように、前記構造物の全面に下部金属層としてＴｉ層１１２を蒸着する。この時、下部Ｔｉ層１１２の厚さは蒸着しなければならない全体Ｔｉ層の一部である５０Å〜２００Åである。
【００２５】
その後、ＲＦ反応チャンバで連続的にＡｒまたはＮ２ガスをいれた後にガスをプラズマ状態で励起させて下部Ｔｉ層１１２に注入する。この時、ＡｒまたはＮ２ガスは１０ｓｃｃｍ（１．６９×１０- ２Ｐａ・ｍ３／ｓ）〜４０ｓｃｃｍ（６．７６×１０- ２Ｐａ・ｍ３／ｓ）を流して、チャンバの温度は３００℃〜４００℃で維持してＡｒまたはＮ２成分が下部Ｔｉ層１１２に広がることができるようにする。このようにプラズマ処理された下部Ｔｉ層１１２はこれらガス成分の侵入によって内部欠陥が発生される。
【００２６】
このような欠陥により以後のシリサイド工程時に安定で抵抗が小さいＣ５４相が数多く核生成されて均一なシリサイド膜を得ることができる。
【００２７】
続いて、図６に図示されたように、下部Ｔｉ層１１２の上部に上部金属層１１４として再びＴｉを蒸着する。この時、上部Ｔｉ層１１４は全体として必要なＴｉ層の厚さの残り部分である１００Å〜３００Åの厚さを有する。
【００２８】
その後、図７に図示されたように、上部Ｔｉ層１１４の上部にＴｉＮ層１１６を蒸着した後にＲＴＰ工程を実施してシリサイド反応を発生させる。
【００２９】
続いて、図８に図示されたように、前記ＲＴＰによりゲート電極１０４の上部とソース／ドレーン領域１１０のシリコンと下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６がシリサイド反応をしてそれぞれの表面にはＴｉシリサイド膜（ＴｉＳｉｘ）１１８が形成される。
【００３０】
その後、シリサイド反応が生じない領域の下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６を除去することによってゲート電極１０４とソース／ドレーン領域１１０の各Ｔｉシリサイド膜１１８ａ，１１８ｂがお互い連結されないようにする。
【００３１】
更に詳細に説明すれば、６５０℃〜７５０℃で１次ＲＴＰを進行してＴｉシリサイド膜（ＴｉＳｉｘ）１１８を形成する。この時、プラズマ処理で内部の欠陥を有する下部Ｔｉ層１１２により不安定なＣ４９相が容易に形成されて結晶粒の大きさが小さくなる。このような結晶粒が小さなＣ４９相のＴｉシリサイド膜１１８に７５０℃〜８５０℃でさらに高い温度で２次ＲＴＰを実施する。すると、Ｃ４９相の多くの結晶粒界で、安定で抵抗が小さいＣ５４相が核生成され、均一で連続的なＣ５４相を有するＴｉシリサイド膜１１８が形成される。
【００３２】
【発明の効果】
詳述したように、本発明による半導体素子のシリサイド膜の形成方法によれば、シリサイドのためのＴｉ層を２回に分けて蒸着するが、最初に蒸着したＴｉ層にＡｒまたはＮ２ガスをＲＦプラズマ状態で励起して注入することによって後続の熱処理工程時に均一なシリサイド膜を得ることができる。
【００３３】
したがって、本発明は高集積の半導体素子でゲート電極の線幅が小さくなっても安定で抵抗が小さいＣ５４相のＴｉシリサイド膜を均一で連続的にゲート電極及びソース／ドレーン領域に形成することによって半導体素子の電気的特性及び収率を高めることができる。
【００３４】
以上のように本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図２】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図３】従来技術による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図４】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図５】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図６】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図７】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【図８】本発明による半導体素子のシリサイド膜の製造方法を順次示した工程断面図である
【符号の説明】
１００ シリコン基板
１０２ フィールド酸化膜
１０３ ゲート酸化膜
１０４ ゲート電極
１０６ ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
１０８ スペーサ
１１０ ソース／ドレーン領域
１１２ 下部金属層
１１４ 上部金属層
１１６ ＴｉＮ層
１１８ シリサイド膜
１１８ａ ゲート側のシリサイド
１１８ｂ ソース／ドレイン側のシリサイド
Claims (7)
- 半導体基板の表面に下部Ｔｉ層を蒸着した後、前記下部Ｔｉ層に内部欠陥を形成するためにＡｒ又はＮ２ガスを用いたプラズマ処理を実施する段階と、
前記プラズマ処理された下部Ｔｉ層上に上部Ｔｉ層を蒸着する段階と、
前記上部Ｔｉ層上にＴｉＮ層を蒸着する段階と、
前記ＴｉＮ層を蒸着した後の前記半導体基板に対して、１次熱処理及び２次熱処理を、前記２次熱処理における処理温度を前記１次熱処理における処理温度よりも高くして実施することで、前記半導体基板の表面にＴｉシリサイド膜を形成する段階とを含んで構成されることを特徴とする半導体素子のシリサイド膜の形成方法。 - 前記下部Ｔｉ層は５０Å〜２００Åの厚さであることを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
- 前記上部Ｔｉ層は１００Å〜３００Åの厚さであることを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
- 前記プラズマ処理は反応チャンバにＡｒまたはＮ２ガスを１．６９×１０−２Ｐａ・ｍ３／ｓ〜６．７６×１０−２Ｐａ・ｍ３／ｓ流して、チャンバの温度を３００℃〜４００℃で維持した状態でなされることを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
- 前記１次熱処理の処理温度は６５０℃〜７５０℃、前記２次熱処理の処理温度は７５０℃〜８５０℃であることを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
- 前記半導体基板にソース／ドレーン領域とゲート電極を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
- 前記下部Ｔｉ層のプラズマ処理は、前記下部Ｔｉ層を蒸着するためのチャンバ内において連続して実施されることを特徴とする請求項１に記載の半導体素子のシリサイド膜の形成方法。
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