JP3334692B2

JP3334692B2 - 半導体装置の製造方法

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Publication number: JP3334692B2
Application number: JP28360899A
Authority: JP
Inventors: 郁三ヶ木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-04
Filing date: 1999-10-04
Publication date: 2002-10-15
Anticipated expiration: 2019-10-04
Also published as: JP2001110748A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体装置の不純物濃度が高いゲート電
極及び拡散層上においても自己整合的にシリサイド膜を
形成するサリサイド技術を使用して電極を形成する半導
体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置のゲート電極及び拡散層上に
自己整合的にシリサイド膜を形成するシリサイド技術
（自己整合シリサイド、Self Align Silicide、サリサ
イド）においては、ゲート電極及び拡散層上に、膜厚が
均一で、かつ低く安定した電気抵抗を有するシリサイド
膜を形成することが重要である。このため、シリサイド
膜の比抵抗が低く、ｐ型及びｎ型の両シリコン（Ｓｉ）
に対して適切なショットキー障壁高さを有するコバルト
（Ｃｏ）を使用したサリサイド技術が採用されている。

【０００３】しかしながら、半導体装置の微細化にとも
なってゲート電極及び拡散層表面の不純物濃度が高くな
り、かつパターン寸法も微細化しているため、抵抗が低
いダイシリサイドに相転移する温度が高くなり、シリサ
イド化熱処理時におけるＣｏの酸化による高抵抗化、ｐ
−ｎ接合リーク特性の劣化及びシリサイド膜の凝集等の
問題が生じてゲート電極及び拡散層上に自己整合的にシ
リサイド膜を形成することが難しくなってきた。

【０００４】そこで、K. Goto et al, Technical Diges
t of IEEE International ElectronDevice Meeting 199
5 (IEDM95), p449 (1995)には、Ｃｏ上に表面を保護す
る金属膜を堆積し、ゲート電極及び拡散層上に自己整合
的にシリサイド膜を選択的に形成する方法が開示されて
いる（従来例１）。図５は、従来例１に記載の半導体装
置の製造方法をその工程順に示す断面図である。

【０００５】図５（ａ）に示すように、シリコン基板１
０１上の所定の領域に、ＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect：金属−酸化膜−半導体電界
効果型トランジスタ）１１０を形成する。ＭＯＳＦＥＴ
１１０は、先ず、シリコン基板１０１の表面に溝埋め込
み構造のシリコン酸化膜からなる素子分離領域１０２を
形成する。次に、素子分離領域１０２により区画された
素子領域の半導体基板１０１上にゲート酸化膜１０３を
介してゲートシリコン膜１０４を形成する。そして、リ
ソグラフィ技術及びエッチング技術によりゲート電極を
パターン形成する。その後、シリコン酸化膜を堆積し、
ゲート電極が露出するまで異方性エッチングしてサイド
ウォール１０５を形成し、このサイドウォール１０６及
びゲートシリコン膜１０４をマスクに不純物イオンを注
入し、ソース・ドレイン領域である拡散層１０６を形成
する。このように、ＭＯＳＦＥＴ１１０は、既知の材料
及び方法を使用して形成されたものである。そして、こ
のＭＯＳＦＥＴ１１０のゲートシリコン膜１０４及び拡
散層１０６上にダイシリサイドを形成する。

【０００６】先ず、図５（ｂ）に示すように、ＭＯＳＦ
ＥＴ１１０上に第１Ｃｏ膜１０７ａをスパッタ法により
膜厚が１０ｎｍとなるように形成する。続いて、この第
１Ｃｏ膜１０７ａの上に窒化チタン（ＴｉＮ）膜１０９
をスパッタ法により膜厚が３０ｎｍとなるように形成す
る。このＴｉＮ膜１０９はＣｏのシリサイド化熱処理時
の酸化を防止することを目的として形成される。

【０００７】次に、図５（ｃ）に示すように、ランプ急
速加熱法（rapid thermal anneal（ＲＴＡ））により、
窒素雰囲気中においてシリコン基板１０１を熱処理温度
が５５０℃、処理時間が３０秒の第１の熱処理を施すこ
とにより、ゲートシリコン膜１０４及び拡散層１０６の
表面部と第１Ｃｏ膜１０７ａとを反応させ、ＣｏとＳｉ
との反応層であるＣｏ_xＳｉ_y膜１０８ａ（ｘ≧ｙ）をゲ
ートシリコン膜１０４上及び拡散層１０６上に自己整合
的に形成する。

【０００８】続いて、図５（ｄ）に示すように、ＴｉＮ
膜１０９及びＭＯＳＦＥＴ１１０上に残っている未反応
の第１Ｃｏ膜をウェットエッチング法により順次除去し
た後、ランプ急速加熱法により、窒素雰囲気中で熱処理
温度が７５０乃至９００℃、処理時間が３０秒の第２の
熱処理を施して、ゲートシリコン膜１０４及び拡散層１
０６表面上のＣｏ_xＳｉ_y膜１０８ａを熱的及び組成的に
安定で、低抵抗のコバルト・ダイシリサイド（ＣｏＳｉ
₂）膜１０８ｂに相転移させる。このように、熱処理時
のＣｏ酸化防止膜としてＴｉＮ膜１０９を第１Ｃｏ膜１
０７ａ上に形成した後、シリサイド膜を形成することに
より、Ｃｏ膜の酸化の防止を図っている。

【０００９】また、半導体装置上にＣｏ膜又はＴｉ膜を
堆積し、熱処理温度及び雰囲気を規制して、半導体装置
上に低抵抗の高融点金属シリサイドを形成する技術が開
示されている（特開平８−２６４４８２号公報、特許２
７８５８１０号公報等：従来例２）。特開平８−２６４
４８２号公報に記載の技術によれば、半導体装置上にＣ
ｏ膜及びその上層のＴｉＮ膜を成膜した後、第１の熱処
理により選択的にコバルトシリサイド膜を形成し、その
後、ＣｏＳｉ膜を低抵抗化するための第２の熱処理に加
え、更に第２の熱処理より高い温度の第３の熱処理を行
う。第２の熱処理だけでは高融点金属シリサイド膜直下
のｐｎ接合における逆方向リーク特性がばらついていた
が、第３の熱処理によりこの逆方向リーク特性が改善さ
れる。

【００１０】一方、K.Inoue et al,Technical Digital
of IEEE International Electron Device Meeting 1995
(IEDM95), pp445 (1995)には、ＣｏとＳｉとの間の反応
性を高くすることにより、熱処理時のＣｏの酸化を防止
し、シート抵抗の低減を可能とする技術が開示されてい
る（従来例３）。図６は従来例３に記載の半導体装置の
製造方法をその工程順に示す断面図である。

【００１１】先ず、図６（ａ）に示すように、シリコン
基板１０１上の所定の領域に、既知の材料及び方法に
て、素子分離領域１０２、ゲート酸化膜１０３、ゲート
シリコン膜１０４、サイドウォール１０５及び拡散層１
０６より構成されるＭＯＳトランジスタ１２０を形成す
る。

【００１２】そして、図６（ｂ）に示すプロセス・シー
ケンスにより、図６（ｃ）に示すように、シリコン基板
を加熱しながら膜厚が１０ｎｍの第１Ｃｏ膜１０７ａを
スパッタ法により形成し、続いて真空状態を保ったま
ま、シリコン基板に熱処理を施して、Ｃｏとシリコンと
の反応によりＣｏ_xＳｉ_y膜１０８ａ（ｘ≧ｙ）を形成す
る。即ち、経過時間ｔ１までＭＯＳトランジスタ１２０
の基板を昇温し、経過時間ｔ１乃至ｔ２の間スパッタす
ることにより第１Ｃｏ膜１０７ａを堆積し、その後、経
過時間ｔ３まで基板を加熱する。

【００１３】次に、図６（ｄ）に示すように、ランプ急
速加熱法により、窒素雰囲気中においてシリコン基板１
０１に第１の熱処理を施すことにより、ゲートシリコン
膜１０４及び拡散層１０６の表面部と第１Ｃｏ膜１０７
ａとの反応を更に促進させる。続いて、素子分離領域及
びサイドウォール上に残っている未反応の第１Ｃｏ膜を
ウェットエッチング法により順次除去した後、ランプ急
速加熱法により、窒素雰囲気中で第２の熱処理を施し
て、ゲートシリコン膜１０４及び拡散層１０６の表面を
ＣｏＳｉ₂膜１０８ｂに相転移させる。

【００１４】

【発明が解決しようとする課題】しかしながら、従来例
１の技術では、Ｃｏ膜の上層には、内部応力が高く、熱
膨張係数が小さいＴｉＮ膜を形成するため、ＣｏとＳｉ
とが反応する際の体積変化に起因する応力を緩和するこ
とができず、局所的に過剰な反応（スパイク）が発生し
て接合リーク特性を劣化させるという問題点がある。

【００１５】また、従来例２及び従来例３の技術では、
デバイスの微細化が更に進行し、空乏化を防ぐことを目
的として、ゲート及び拡散層表面の不純物濃度を更に高
くする必要が生じた場合、ＣｏとＳｉとの反応性は更に
低下するため、熱処理時のＣｏの酸化が無視できないよ
うになる。そのため、高い表面不純物濃度が要求される
微細な半導体装置への適用に際して問題がある。即ち、
これらの方法も上述したように、Ｃｏの酸化による高抵
抗化、ｐ−ｎ接合リーク特性の劣化及びシリサイド膜の
凝集等の問題点を根本的に解決することができない。

【００１６】本発明はかかる問題点に鑑みてなされたも
のであって、低抵抗かつ安定した電気特性を有するシリ
サイド膜を、微細で不純物濃度が高いゲート電極及び拡
散層上においても、デバイス特性に劣化を生じることな
く、自己整合的に形成することができる半導体装置の製
造方法を提供することを目的とする。

【００１７】

【００１８】

【００１９】

【課題を解決するための手段】本願発明に係る半導体装
置の製造方法は、シリコン基板上の素子領域の所定領域
にゲート絶縁膜、ゲート電極、前記ゲート電極側面のサ
イドウォール及びソース・ドレイン領域となる拡散層を
含むトランジスタを形成する工程と、前記拡散層及び前
記ゲート電極上に選択的にシリサイド膜を形成する工程
と、を有し、前記シリサイド膜形成工程は、前記シリコ
ン基板を加熱しながら第１金属膜を間欠的に堆積した
後、前記第１金属膜上に窒化チタン（ＴｉＮ）又はタン
グステン（Ｗ）からなる第２金属膜を形成し、前記第１
金属膜の堆積温度よりも高温で熱処理することにより前
記拡散層及び前記ゲート電極上にシリサイド膜を形成す
ることを特徴とする。

【００２０】本発明においては、拡散層及びゲート電極
上にシリサイド膜を形成するための第１金属膜を間欠的
に複数回に分けて形成するため、第１金属膜を成膜し終
わるときには第１金属膜と拡散層及びゲート電極との間
に中間反応層が選択的に形成されている。従って、第１
金属膜上面に酸化防止の膜として第２金属膜を形成した
後、シリコン基板を加熱しても、第２金属膜の下には中
間反応層が既に形成されているため、第１金属膜の体積
変化が殆どなく、第２金属膜内部に応力が発生しない。
従って、この内部応力の集中によって第１金属膜と拡散
層又はゲート電極との反応が不均一になり接合リーク特
性を劣化させることがなく、また、この第２金属膜によ
り、その下の第１金属膜及び中間反応層の酸化を防止す
ることができ、第１金属膜と拡散層及びゲート電極との
反応性を更に向上させることができる。

【００２１】また、前記熱処理は、前記第１金属膜の堆
積温度よりも高い温度で第１の熱処理をする工程と、こ
の第１の熱処理における未反応の前記第１金属膜を除去
する工程と、第１熱処理の温度より高い温度で第２の熱
処理をする工程とを有し、これにより前記拡散層及び前
記ゲート電極上にダイシリサイド膜を形成してもよい。

【００２２】更に、前記第１金属膜は、チタン（Ｔ
ｉ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）からなる
群より選択された１種の金属とすることができる。

【００２３】更にまた、前記第１金属膜は、スパッタ法
又は化学的気相成長法のいずれかの方法により形成する
ことができる。

【００２４】

【００２５】

【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。図１及び図２は本発明の第１の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【００２６】図１（ａ）に示すように、シリコン基板１
の表面に素子分離領域２が形成され、複数の素子領域が
形成されている。この素子領域には、ソース・ドレイン
領域となる拡散層６が選択的に形成され、この拡散層６
に囲まれた領域上にゲート酸化膜３及びその上層のゲー
ト電極となるゲートシリコン膜４が形成されており、そ
のゲート酸化膜３及びゲートシリコン膜４の側面にサイ
ドウォール５が形成されてＭＯＳトランジスタ１０が構
成されている。

【００２７】このようなＭＯＳトランジスタ１０の製造
方法としては、先ず、シリコン基板１の表面に溝埋め込
み構造のシリコン酸化膜からなる素子分離領域２をその
厚さが例えば３００乃至４００ｎｍ、幅が例えば２００
乃至５００ｎｍ程度になるように形成する。なお、素子
分離領域２はＬＯＣＯＳ（Local Oxidation of Silico
n；選択酸化）法を使用して形成してもよい。次に、素
子分離領域２により区画された素子領域の半導体基板１
上に膜厚が例えば３ｎｍ程度のゲート酸化膜３を介して
膜厚が例えば１００乃至２５０ｎｍのシリコン膜を形成
する。そして、リソグラフィ技術及びエッチング技術に
より幅が例えば１００乃至２５０ｎｍ程度、膜厚が例え
ば１００乃至１５０ｎｍ程度のゲート電極であるゲート
シリコン膜４をパターン形成する。その後、厚さが例え
ば８０乃至１００ｎｍ程度のシリコン酸化膜を堆積し、
ゲートシリコン膜４が露出するまで異方性エッチングし
てサイドウォール５を形成する。そして、ゲートシリコ
ン膜４及びサイドウォール５をマスクとして不純物イオ
ンを注入し、ソース・ドレイン領域となる拡散層６を形
成する。このように、ＭＯＳトランジスタ１０は、既知
の材料及び方法を使用して形成されたものである。

【００２８】次に、このＭＯＳトランジスタ１０のゲー
トシリコン膜４及び拡散層６に選択的にシリサイド膜を
形成するため、シリコン基板１に間欠的にＣｏ膜を堆積
する。なお、シリサイド膜を形成するための金属として
は、Ｔｉ又はＮｉを使用してもよい。間欠的にＣｏ膜を
堆積するためには、図１（ｂ）に示すプロセス・シーケ
ンスにより、スパッタ装置に間欠的に電圧を印加する。
図１（ｂ）において、横軸は経過時間、縦軸はスパッタ
ーパワーを示す。先ず、スパッタ装置内における経過時
間ｔ０までに基板を加熱昇温し、例えば２００乃至４０
０℃の温度に保持した状態のシリコン基板１上に、経過
時間ｔ０乃至ｔ１の間に膜厚が例えば５ｎｍの第１Ｃｏ
膜７ａを堆積し、経過時間ｔ１乃至ｔ２の間スパッタを
休止した後、経過時間ｔ２乃至ｔ３の間に膜厚が例えば
５ｎｍの第２Ｃｏ膜７ｂを堆積し、スパッタプロセスを
終了する。なお、経過時間ｔ１乃至ｔ２のスパッタを休
止する時間は、例えば５乃至６０秒程度である。

【００２９】第１Ｃｏ膜７ａの堆積が終了した経過時間
ｔ１においては、堆積した第１Ｃｏ膜のＣｏとゲートシ
リコン膜４及び拡散層６のＳｉとは殆ど反応していない
が、スパッタ休止後の経過時間ｔ２においては、Ｃｏと
Ｓｉとの反応が進行し、図１（ｃ）に示すように、ゲー
トシリコン膜４及び拡散層６上には選択的にＣｏとＳｉ
との中間反応層であるＣｏ_xＳｉ_y膜（ｘ≧ｙ）８ａが形
成される。

【００３０】そして、第２Ｃｏ膜の堆積が終了する経過
時間ｔ３では、図２（ａ）に示すように、Ｃｏ_xＳｉ_y膜
（ｘ≧ｙ）８ａ上に第２Ｃｏ膜７ｂが堆積されている。

【００３１】このように、Ｃｏ膜を間欠的に堆積して半
導体基板１上に膜厚が薄いＣｏ膜を複数回に分けて形成
することにより、ＣｏとＳｉとの反応が、従来のように
Ｃｏ膜を１回で成膜するよりも促進され、表面不純物濃
度が高く微細なパターンにおいても耐酸化性が高いＣｏ
−Ｓｉ中間反応層を形成することができる。

【００３２】これは、Ｃｏ−Ｓｉの反応初期過程ではＣ
ｏが拡散種となるが、堆積するＣｏ膜の膜厚が薄いほ
ど、そのＣｏ膜中の空孔濃度及び格子欠陥の密度が高く
なり、これらがＣｏの拡散のパスとなって両者の反応が
起こりやすくなるからである。

【００３３】その後、図２（ｂ）に示すように、ランプ
急速加熱法により、窒素雰囲気中においてシリコン基板
１に第１Ｃｏ膜７ａ及び第２Ｃｏ膜７ｂをスパッタ成膜
したときの基板温度よりも高い温度である第１の熱処理
を施すことにより、ゲートシリコン膜４及び拡散層６の
表面とＣｏとの反応を更に促進させる。続いて、第１の
熱処理における未反応の第２Ｃｏ膜７ｂ及び第１Ｃｏ膜
７ａをウェットエッチング法により順次除去する。その
後、ランプ急速加熱法により、窒素雰囲気中において第
１の熱処理よりも高い温度である第２の熱処理を施し、
ゲートシリコン膜４及び拡散層６上に形成されているＣ
ｏ_xＳｉ_y膜をＣｏＳｉ₂膜８ｂに相転移させる。

【００３４】また、本実施例において、上述の製造方法
ではＣｏ−Ｓｉ間の反応が起こりにくく、熱処理時の酸
化によって低いシート抵抗が得にくい場合等に、第２Ｃ
ｏ膜７ｂ上に、ＴｉＮ又はＷからなる酸化防止膜を設け
た後、第１の熱処理を行うことができる。

【００３５】従来例１の技術等では、Ｃｏ上にＴｉＮ膜
を形成するとＣｏ−Ｓｉ反応時の体積変化に起因する応
力を緩和できず、局所過剰反応が起こるという問題点が
あったが、本実施例では第１の熱処理をする前の段階に
おいて、Ｃｏ−Ｓｉ中間反応層が形成されているため、
その上層に例えばＴｉＮ膜を形成して熱処理しても、Ｔ
ｉＮ膜下層のＣｏ膜は既にＳｉと中間反応層を形成して
いるため、ＣｏとＳｉとの反応が進行してもその体積変
化が少ない。そのため、応力の影響を受けにくく、局所
過剰反応は起こらない。

【００３６】このように、第１の実施例においては、ス
パッタ装置の電圧を間欠的に印加することにより、トラ
ンジスタ１０に選択的にシリサイド膜を形成するための
Ｃｏ膜を複数回に分けて堆積し、１度に堆積する膜厚を
薄くしてＣｏ膜中の空孔濃度及び格子欠陥の密度を高く
することにより、ＣｏとＳｉとの反応を起こりやすくし
て、耐酸化性が高いＣｏ−Ｓｉ中間反応層を選択的に拡
散層及びゲート電極上に形成することができる。従っ
て、シリサイド反応が起こりにくく、高い表面不純物濃
度を有する微細なゲート電極及び拡散層上においても、
シリサイド化熱処理時のＣｏの酸化を防止でき、低抵抗
で、ＣｏとＳｉとが均一に反応したシリサイド膜を自己
整合的に形成することができるため、優れた電気特性を
有する半導体装置を製造することができる。

【００３７】また、第２Ｃｏ膜７ｂの上に酸化防止のた
めのＴｉＮ膜等を形成すれば、Ｃｏ膜の酸化が更に起こ
りにくくなるため、シリサイド反応が更に起こりにくい
場合においても、選択的にゲートシリコン膜４及び拡散
層６上に安定して低抵抗のシリサイド膜を形成すること
ができる。

【００３８】次に、本発明の第２の実施例について説明
する。本実施例は第１の実施例と同様、シリサイド化す
る金属膜にＣｏを使用し、第１の実施例よりも更に表面
不純物濃度が高く、微細なパターン上に低抵抗のシリサ
イド膜を形成することができる方法である。また、本実
施例においても、シリサイドを形成する金属としてＴｉ
又はＮを使用してもよい。図３及び図４は本実施の半導
体装置の製造方法をその工程順に示す断面図である。な
お、図３及び図４に示す第２の実施例において、図１及
び図２に示す第１の実施例と同一の構成要素には同一の
符号を付してその詳細な説明は省略する。

【００３９】先ず、図３（ａ）に示すように、シリコン
基板１に第１の実施例と同様のＭＯＳトランジスタ１０
を形成する。つまり、既知の材料及び方法にてシリコン
基板１の所定領域に、複数の素子分離領域２、ゲート酸
化膜３、ゲートシリコン膜４、ソース・ドレイン領域で
ある拡散層６並びにゲート酸化膜及びゲートシリコン膜
４の側面のサイドウォール５より構成されるＭＯＳトラ
ンジスタ１０を形成する。

【００４０】その後、このＭＯＳトランジスタ１０のゲ
ートシリコン膜４及び拡散層６上に選択的にダイシリサ
イド膜を形成するために、シリコン基板１上にＣｏ膜を
間欠的に堆積する。間欠的にＣｏ膜を堆積するために
は、図３（ｂ）に示すプロセス・シーケンスにより、ス
パッタ装置に間欠的に電圧を印加する。図３（ｂ）にお
いて、横軸は経過時間、縦軸はスパッターパワーを示
す。これにより例えば２００乃至５００℃に加熱保持し
たシリコン基板１上に、間欠的にＣｏ膜を堆積すること
ができる。先ず、スパッタリング装置内における経過時
間ｔ０までにＭＯＳトランジスタ１０の基板を加熱昇温
し、経過時間ｔ０乃至ｔ１の間に膜厚が例えば４ｎｍの
第１Ｃｏ膜を堆積し、経過時間ｔ１乃至ｔ２の間にスパ
ッタを休止した後、経過時間ｔ２乃至ｔ３の間に膜厚が
例えば３ｎｍの第２Ｃｏ膜７ｂを堆積し、経過時間ｔ３
乃至ｔ４の間に再びスパッタを休止した後、経過時間ｔ
４乃至ｔ５の間に膜厚が例えば３ｎｍの第３Ｃｏ膜７ｃ
を堆積し、続いて経過時間ｔ５乃至ｔ６の間、真空状態
を保持したままシリコン基板の温度を例えば２００乃至
５００の温度に保持する。なお、スパッタを休止する経
過時間ｔ１乃至ｔ２及び経過時間ｔ３乃至ｔ４並びにＣ
ｏ膜成膜後に基板を加熱する経過時間ｔ５乃至ｔ６は、
例えば５乃至３０秒間程度である。

【００４１】第１Ｃｏ膜形成後の経過時間ｔ１において
は、ＣｏとＳｉとは殆ど反応していないが、一回目のス
パッタ休止後の経過時間ｔ２ではＣｏとＳｉとの反応が
進行し、図３（ｃ）に示すように、ゲートシリコン膜４
及び拡散層６上には両者の中間反応層であるＣｏ_xＳｉ_y
膜（ｘ≧ｙ）８ａが選択的に形成される。

【００４２】そして、第２Ｃｏ膜形成後の経過時間ｔ３
では、図４（ａ）に示すように、Ｃｏ_xＳｉ_y膜（ｘ≧
ｙ）８ａ上に第２Ｃｏ膜７ｂが存在する構造となる。

【００４３】更に、図４（ｂ）に示すように、２回目の
スパッタ休止後の経過時間ｔ４ではＣｏ−Ｓｉ反応が進
行し、ゲートシリコン膜４及び拡散層６上のＣｏ_xＳｉ_y
膜（ｘ≧ｙ）８ａの膜厚が増加して、Ｃｏ_xＳｉ_y膜（ｘ
≧ｙ）８ｄとなる。そして、第３Ｃｏ膜形成後の経過時
間ｔ５では、膜厚が増加したＣｏ_xＳｉ_y膜（ｘ≧ｙ）８
ｄ上に第３Ｃｏ膜７ｃが存在する構造となる。更に、ス
パッタプロセスが終了する経過時間ｔ６では、ｔ５乃至
ｔ６の間の加熱により、Ｃｏ−Ｓｉ反応が更に進行して
Ｃｏ_xＳｉ_y膜（ｘ≧ｙ）８ｄの膜厚が更に増加し、膜中
のＳｉの比率も高くなる。

【００４４】その後、第１の実施例と同様の方法にて、
ランプ急速加熱法により、窒素雰囲気中においてシリコ
ン基板１に第１Ｃｏ膜７ａ、第２Ｃｏ膜７ｂ及び第３Ｃ
ｏ膜７ｃをスパッタ成膜したときの基板温度よりも高い
温度で第１の熱処理を施すことにより、ゲートシリコン
膜４及び拡散層６の表面とＣｏとの反応を更に促進させ
る。続いて、この第１の熱処理における未反応の第３Ｃ
ｏ膜７ｃ、第２Ｃｏ膜７ｂ及び第１Ｃｏ膜７ａをウェッ
トエッチング法により順次除去する。その後、図４
（ｃ）に示すように、ランプ急速加熱法により、窒素雰
囲気中において第１の熱処理よりも高い温度で第２の熱
処理を施し、ゲートシリコン膜４及び拡散層６表面に形
成されているＣｏ_xＳｉ_y膜の中間反応層をＣｏＳｉ₂膜
８ｂに相転移させる。なお、ＣｏとＳｉとのシリサイド
としては、形成温度が３５０乃至５００℃で、斜方晶系
の結晶構造がＰｂＣｌ₂であるＣｏ₂Ｓｉ、形成温度が４
２５乃至５００℃で、立方晶系の結晶構造がＢ２０のＣ
ｏＳｉ及び形成温度が５５０℃で、立方晶系の結晶構造
がＣｌのＣｏＳｉ₂等のシリサイド相があり、第２の熱
処理によりＣｏ₂Ｓｉ及びＣｏＳｉ等からなる中間反応
層のＣｏ_xＳｉ_y膜がＣｏＳｉ₂へ相転移する。

【００４５】このように、スパッタ装置に間欠的に電圧
を印加することにより、Ｃｏ膜を複数回に分けて形成す
るため、１回で堆積するＣｏ膜の膜厚を薄くすることが
できるので、従来のように一括して１０ｎｍのＣｏ膜を
堆積する方法よりも、ＣｏとＳｉとの反応が促進され、
表面不純物濃度が高く微細なパターンにおいても耐酸化
性が高いＣｏ−Ｓｉ中間反応層を拡散層及びゲート電極
上に選択的に形成することができる。これは、上述した
ようにＣｏ−Ｓｉの反応初期過程ではＣｏが拡散種とな
るが、Ｃｏ膜を薄くしてＣｏ膜中の空孔濃度及び格子欠
陥の密度を高くすると、これらがＣｏ−Ｓｉの拡散のパ
スとなってＣｏ−Ｓｉ間の反応が起こりやすいためであ
る。そして、このＣｏ膜中の空孔濃度及び格子欠陥濃度
は、堆積するＣｏ膜厚が薄いほど高くなり、更に第３Ｃ
ｏ膜成膜後、続いて真空状態を保持したまま、ｔ５乃至
ｔ６の間熱処理をすることにより、ゲートシリコン膜４
及び拡散層６表面とＣｏとの反応は第１の実施例よりも
更に促進される。

【００４６】従って、本実施例のようにシリサイド膜を
自己整合的に形成するため、間欠的にスパッタ装置に電
圧を印加して膜厚が薄い膜を複数回に分けて堆積して所
定厚のＣｏ膜を形成し、続いて真空状態を保持したまま
装置内で加熱する方法により、第１の実施例よりも更に
高い不純物濃度を有する微細なパターンにおいても、ゲ
ート電極及び拡散層上のＣｏとＳｉとを極めて均一に反
応させ、低抵抗のシリサイド膜を選択的に形成できるた
め、優れた電気特性を有する半導体装置を製造すること
ができる。

【００４７】また、本実施例においても、Ｃｏ膜上に酸
化防止のための膜としてＴｉＮ膜又はＷ膜を形成しても
よい。例えばこの酸化防止の膜としてＴｉＮ膜を形成す
るときには、既にＣｏ膜はゲートシリコン膜４及び拡散
層６と反応して中間反応層であるＣｏ_xＳｉ_y膜を形成し
ているため、Ｓｉ−Ｃｏ反応に伴う体積変化に起因する
応力を緩和することができる。従って、Ｃｏ膜よりも内
部応力が高く熱膨張係数が小さいＴｉＮ膜等をＣｏ膜上
層に形成して熱処理を行っても、局所的に過剰な反応が
発生することなく、接合リーク特性を保ったまま低抵抗
で均一性が高いシリサイド膜の形成が可能となる。

【００４８】なお、本発明は上記各実施例に限定され
ず、特許請求の範囲に基づく技術的範囲内において、種
々変形することが可能であることは勿論である。

【００４９】

【発明の効果】以上詳述したように、本発明に係る半導
体装置の製造方法によれば、シリサイド化する金属膜を
高温に保持されたシリコン基板上に間欠的に複数回に分
けて形成するため、１回に形成する金属膜の膜厚を薄く
することができる。従って、形成した金属膜中の空孔濃
度及び格子間欠陥の濃度が高くなり、これらがゲート電
極及び拡散層のＳｉと金属膜との拡散のパスとなるた
め、表面不純物が高く微細なパターンを有してシリサイ
ド反応が起こりにくい半導体装置においても、両者の反
応を起こりやすくし、金属膜を間欠的に形成し終わると
きには、ゲート電極及び拡散層と金属膜との間に金属膜
とＳｉとからなる耐酸化性が高い中間反応層が形成され
る。そして、この中間反応層を熱処理により更に反応さ
せれば、シリサイド化熱処理時の金属膜の酸化を抑制し
つつ金属膜とＳｉとの反応を促進し、金属膜とＳｉとが
均一に反応した低抵抗のシリサイド膜を拡散層及びゲー
ト電極上に選択的に形成することができる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｃ）は、本発明の第１の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図２】（ａ）及び（ｂ）は、同じく、本発明の第１の
実施例に係る半導体装置の製造方法をその工程順に示す
図であって、図１（ａ）乃至（ｃ）に示す工程の次の工
程をその工程順に示す断面図である。

【図３】（ａ）乃至（ｃ）は、本発明の第２の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図４】（ａ）乃至（ｃ）は、同じく、本発明の第２の
実施例に係る半導体装置の製造方法をその工程順に示す
図であって、図３（ａ）乃至（ｃ）に示す工程の次の工
程をその工程順に示す断面図である。

【図５】従来例１の半導体装置の製造方法をその工程順
に示す断面図である。

【図６】従来例３の半導体装置の製造方法をその工程順
に示す断面図である。

【符号の説明】

１、１０１；シリコン基板２、１０２；素子分離領域３、１０３；ゲート酸化膜４、１０４；ゲートシリコン膜５、１０５；サイドウォール６、１０６；拡散層７ａ、１０７ａ；第１Ｃｏ膜７ｂ、１０７ｂ；第２Ｃｏ膜７ｃ；第３Ｃｏ膜８ａ、１０８ａ、１０８ｄ；ＣｏｘＳｉｙ（ｘ≧ｙ）膜８ｂ、１０８ｂ；ＣｏＳｉ₂膜９、１０９；ＴｉＮ膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 301 H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】シリコン基板上の素子領域の所定領域に
ゲート絶縁膜、ゲート電極、前記ゲート電極側面のサイ
ドウォール及びソース・ドレイン領域となる拡散層を含
むトランジスタを形成する工程と、前記拡散層及び前記
ゲート電極上に選択的にシリサイド膜を形成する工程
と、を有し、前記シリサイド膜形成工程は、前記シリコ
ン基板を加熱しながら第１金属膜を間欠的に堆積した
後、前記第１金属膜上に窒化チタン（ＴｉＮ）又はタン
グステン（Ｗ）からなる第２金属膜を形成し、前記第１
金属膜の堆積温度よりも高温で熱処理することにより前
記拡散層及び前記ゲート電極上にシリサイド膜を形成す
ることを特徴とする半導体装置の製造方法。
【請求項２】前記熱処理は、前記第１金属膜の堆積温
度よりも高い温度で第１の熱処理をする工程と、この第
１の熱処理における未反応の前記第１金属膜を除去する
工程と、第１熱処理の温度より高い温度で第２の熱処理
をする工程とを有し、前記拡散層及び前記ゲート電極上
にダイシリサイド膜を形成することを特徴とする請求項
１に記載の半導体装置の製造方法。
【請求項３】前記第１金属膜は、チタン（Ｔｉ）、コ
バルト（Ｃｏ）及びニッケル（Ｎｉ）からなる群より選
択された１種の金属よりなることを特徴とする請求項１
又は２に記載の半導体装置の製造方法。
【請求項４】前記第１金属膜は、スパッタ法又は化学
的気相成長法のいずれかの方法により形成されることを
特徴とする請求項１又は２に記載の半導体装置の製造方
法。