KR100395776B1 - 반도체 소자의 실리사이드막 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 실리사이드막 제조 방법에 관한 것으로서, 특히 이 방법은 반도체 기판 상부에 폴리실리콘층으로 이루어진 게이트 전극과, 그 측벽에 스페이서를 형성하고, 게이트 전극의 양측 기판내에 불순물이 주입된 소오스/드레인 영역을 형성한다. 그리고, 구조물 전면에 전체 증착해야 할 Ti층의 일부를 증착하고 Ar 또는 N2 가스로 플라즈마 처리로 내부 결함을 생성시키고, 나머지 두께의 Ti층과 TiN을 증착한 후에 열처리 공정을 실시하여 게이트 전극 및 소오스/드레인 영역 상부에 Ti 실리사이드막을 형성한다. 그러므로, 본 발명은 게이트 전극의 선폭이 작아지더라도 안정하고 저항이 작은 C54상의 Ti 실리사이드막을 얻을 수 있다.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 고집적 반도체 소자에서 균일하고 저항이 작은 실리사이드막을 제조하는 방법에 관한 것이다.
반도체 제조 공정에서는 소자 표면의 면 저항을 감소시키기 위해서 실리사이드 공정을 진행하고 있다. 예를 들면, 모스(MOS)형 트랜지스터의 RC 지연시간을 줄이기 위하여 트랜지스터의 게이트 전극, 소오스/드레인 영역의 표면에 실리사이드막을 추가한다.
반도체소자에 적용되고 있는 실리사이드는 대표적으로 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 및 코발트 실리사이드(CoSi2) 등이 있다. 그 중에서도 티타늄 실리사이드(이하, Ti 실리사이드라고 함)는 고집적화에 따른 신호처리 속도 개선의 측면에서 접합(junction) 부위 등에 자주 사용되고 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도이다.
도 1에 도시된 바와 같이, 실리콘 기판(10)에 필드 산화막(12)을 형성하여 소자의 활성영역과 비활성영역을 구분한다. 그리고, 기판(10)의 활성영역에 게이트 산화막(13)을 형성하며 도프트 폴리실리콘층을 증착하고 이를 패터닝하여 게이트 전극(14)을 형성한다. 계속해서 기판의 소오스/드레인 영역에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 영역(16)을 형성한다. 게이트 전극(14)의 측면에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)으로 스페이서(spacer)(18)를형성한다. 스페이서(18)가 형성된 결과물에 고농도 불순물을 이온 주입하여 소오스/드레인 영역(20)을 형성한다.
그리고 도 2에 도시된 바와 같이, 상기 결과물 전면에 금속으로서 Ti층(22) 및 TiN층(24)을 증착하고 열처리 공정으로서 RTP(Rapid Thermal Process)를 실시한다.
도 3에 도시된 바와 같이, 상기 RTP에 의해 게이트 전극(14) 상부와 소오스/드레인 영역(20)의 실리콘과 Ti층(22) 및 TiN층(24)이 실리사이드 반응을 하여 각각의 표면에는 Ti 실리사이드막(TiSix)(26)이 형성된다. 그리고 실리사이드 반응이 일어나지 않은 영역의 Ti층(22) 및 TiN층(24)을 제거함으로써 게이트 전극(14)과 소오스/드레인 영역(20)의 각 Ti 실리사이드막(26a)(26b)이 서로 연결되지 않도록 한다.
그러므로, 종래 기술은 게이트 전극(14) 상부의 Ti 실리사이드막(26a)과 소오스/드레인 영역(20) 표면의 Ti 실리사이드막(26b)에 의해 각각의 면저항을 낮출 수 있다. 이에 따라, 게이트 전극(14), 소오스/드레인 영역(20)과 콘택되는 배선의 제조 공정시 콘택 저항을 낮춘다.
그러나, 반도체 소자의 고집적화에 따른 디자인 룰에 의해 게이트 전극의 선폭이 감소하게 될 경우 균일한 실리사이드막의 제조가 어렵게 된다. 이는 안정한 실리사이드 형태의 C54 상이 불안정한 실리사이드 형태인 C49 상에서의 상전이로 형성될 때 게이트 전극 선폭의 축소에 따라 C49에서 C54 상의 핵생성 자리가 거의 없게 되어 하나의 핵생성 자리에서 조대한 C54상이 불균일하고 불연속적으로 Ti 실리사이드막이 형성된다.
그러므로, 종래 기술의 실리사이드 제조방법은 소자의 고집적화에 따른 설계 한계로 게이트 전극의 선폭이 급격히 감소되어 불균일한 실리사이드막을 형성하기 때문에 게이트 전극과 소오스/드레인 영역에서 실리사이드 저항의 증가와 누설 전류가 발생하게 되어 결국 소자의 불량을 야기시킨다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 실리사이드화 금속층(Ti)을 2차례 나누어 증착하되, 첫 번째 증착한 금속층에 Ar 또는 N2가스를 RF 플라즈마 상태로 여기해서 주입함으로써 후속 열처리 공정시 균일한 실리사이드막을 확보할 수 있는 반도체 소자의 실리사이드막 제조 방법을 제공하는 데에 있다.
이러한 목적을 달성하기 위하여 본 발명은 반도체 소자의 실리사이드막 제조 방법에 있어서, 반도체 기판 상부에 폴리실리콘층으로 이루어진 게이트 전극을 형성하는 단계와, 게이트 전극의 측벽에 절연물질로 이루어진 스페이서를 형성하는 단계와, 게이트 전극의 양측 기판내에 불순물이 주입된 소오스/드레인 영역을 형성하는 단계와, 구조물 전면에 하부 금속층을 증착하고 Ar 또는 N2 가스로 플라즈마 처리를 실시하는 단계와, 하부 금속층 상부에 상부 금속층을 증착하고 열처리 공정을 실시하여 실리콘과 반응되지 않는 금속층을 제거하여 게이트 전극 및 소오스/드레인 상부면에 실리사이드막을 형성하는 단계를 포함한다.
도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도,
도 4 내지 도 8은 본 발명에 따른 반도체 소자의 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 필드 산화막
103 : 게이트 산화막 104 : 게이트 전극
106 : LDD(Lightly Doped Drain) 영역
108 : 스페이서 110 : 소오스/드레인 영역
112 : 하부 금속층 114 : 상부 금속층
116 : 추가 금속층 118 : 실리사이드막
118a : 게이트측 실리사이드 118b : 접합측 실리사이드
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 4 내지 도 8은 본 발명에 따른 반도체 소자의 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도로서, 이를 참조하면 본 발명의 실리사이드막 제조 공정은 다음과 같다.
먼저 도 4에 도시된 바와 같이, 실리콘 기판(100)에 필드 산화막(102)을 형성하여 소자의 활성영역과 비활성영역을 구분한다. 그리고, 기판(100)의 활성영역에 게이트 산화막(103)을 형성하며 도프트 폴리실리콘층을 증착하고 이를 패터닝하여 게이트 전극(104)을 형성한다. 계속해서 기판의 소오스/드레인 영역에 저농도 불순물을 이온주입하여 LDD 영역(106)을 형성한다. 게이트 전극(104)의 측면에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)으로 스페이서(spacer)(108)를 형성한다. 스페이서(108)가 형성된 결과물에 고농도 불순물을 이온 주입하여 소오스/드레인 영역(110)을 형성한다.
그리고 도 5에 도시된 바와 같이, 상기 구조물 전면에 하부 금속층으로서 Ti층(112)을 증착한다. 이때, 하부 Ti층(112)의 두께는 증착해야 할 전체 Ti층의 일부인 50Å∼200Å이다. 그런 다음 RF 반응 챔버에서 연속적으로 Ar 또는 N2 가스를 넣어준 후에 가스를 플라즈마 상태로 여기시켜 하부 Ti층(112)에 주입한다. 이때, Ar 또는 N2 가스는 10sccm∼40sccm 흘려주고, 챔버의 온도는 300℃∼400℃로 유지하여 Ar 또는 N2 성분이 하부 Ti층(112)으로 확산될 수 있도록 한다. 이렇게 플라즈마 처리된 하부 Ti층(112)은 이들 가스 성부의 침투로 인해 내부 결함이 발생된다. 이러한 결함으로 인해 이후 실리사이드 공정시 안정되고 저항이 작은 C54상이 많이 핵생성되어 균일한 실리사이드막을 얻을 수 있다.
그 다음 도 6에 도시된 바와 같이, 하부 Ti층(112) 상부에 상부 금속층(114)으로서 다시 Ti을 증착한다. 이때, 상부 Ti층(114)은 전체 증착해야할 Ti층의 나머지 부분인 100Å∼300Å의 두께를 갖는다.
계속해서 도 7에 도시된 바와 같이, 상부 Ti층(114) 상부에 TiN층(116)을 증착한 후에 RTP 공정을 실시하여 실리사이드 반응을 일으킨다.
도 8에 도시된 바와 같이, 상기 RTP에 의해 게이트 전극(104) 상부와 소오스/드레인 영역(110)의 실리콘과 하/상부 Ti층(112, 114) 및 TiN층(116)이 실리사이드 반응을 하여 각각의 표면에는 Ti 실리사이드막(TiSix)(118)이 형성된다. 그리고 실리사이드 반응이 일어나지 않은 영역의 하/상부 Ti층(112, 114) 및 TiN층(116)을 제거함으로써 게이트 전극(104)과 소오스/드레인 영역(110)의 각 Ti 실리사이드막(118a)(118b)이 서로 연결되지 않도록 한다.
좀 더 상세하게 본 발명은 650℃∼750℃에서 1차 RTP를 진행하여 Ti 실리사이드막(TiSix)(118)을 형성한다. 이때, 플라즈마 처리로 내부 결함을 갖는 하부 Ti층(112)에 의해 초기 불안정한 C49상이 쉽게 형성되어 결정립 크기가 작아진다. 이러한 결정립이 작은 C49 상의 Ti 실리사이드막(118)에 750℃∼850℃로 더 높은 온도에서 2차 RTP를 실시한다. 그러면, C49 상의 많은 결정립계에서 안정하고 저항이 작은 C54상이 핵생성되어 균일하게 연속적으로 C54상의 Ti 실리사이드막(118)이 형성된다.
상술한 바와 같이, 본 발명은 실리사이드를 위한 Ti층을 2차례로 나누어 증착하되, 첫 번째 증착한 Ti층에 Ar 또는 N2가스를 RF 플라즈마 상태로 여기해서 주입함으로써 후속 열처리 공정시 균일한 실리사이드막을 확보할 수 있다.
그러므로, 본 발명은 고집적 반도체 소자에서 게이트 전극의 선폭이 작아지더라도 안정하고 저항이 작은 C54상의 Ti 실리사이드막을 균일하고 연속적으로 게이트 전극 및 소오스/드레인 영역에 형성함으로써 반도체 소자의 전기적 특성 및 수율을 높일 수 있다.
Claims (6)
- 반도체 소자의 실리사이드막 제조 방법에 있어서,반도체 기판 상부에 폴리실리콘층으로 이루어진 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 절연물질로 이루어진 스페이서를 형성하는 단계;상기 게이트 전극의 양측 기판내에 불순물이 주입된 소오스/드레인 영역을 형성하는 단계;상기 구조물 전면에 하부 금속층을 증착하고 Ar 또는 N2 가스로 플라즈마 처리를 실시하는 단계; 및상기 하부 금속층 상부에 상부 금속층을 증착하고 열처리 공정을 실시하여 상기 실리콘과 반응되지 않는 금속층을 제거하여 상기 게이트 전극 및 소오스/드레인 상부면에 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
- 제 1항에 있어서, 상기 하부 및 상부 금속층은 Ti인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
- 제 1항에 있어서, 상기 하부 금속층은 50Å∼200Å의 두께인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
- 제 1항에 있어서, 상기 상부 금속층은 100Å∼300Å의 두께인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
- 제 1항에 있어서, 상기 플라즈마 처리는 반응 챔버에 Ar 또는 N2 가스를 10sccm∼40sccm 흘려주고, 챔버의 온도를 300℃∼400℃로 유지하는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
- 제 1항에 있어서, 상기 열처리 온도는 650℃∼750℃ 또는 750℃∼850℃인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
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