JP4016201B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は点順次駆動方式のアクティブマトリクス型表示装置に関する。より詳しくは、表示装置に内蔵される水平駆動回路から出力されるサンプリングパルスの経時的な遅延を補償する為、パネル内に作り込まれるフィードバック回路の構成に関する。
【0002】
図18は、従来の表示装置の典型的な構成を示すブロック図である。図示する様に、従来の表示装置は画素アレイ部15、垂直駆動回路16及び水平駆動回路17などを集積的に形成したパネル33で構成されている。画素アレイ部15は、行状のゲートライン13、列状の信号ライン12及び両者が交差する部分に行列状に配された画素11とで構成されている。垂直駆動回路16は左右に分かれて配されており、ゲートライン13の両端に接続して、順次画素11の行を選択する。水平駆動回路17は信号ライン12に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素11に順次映像信号を書き込む。従来の表示装置は更に外部のクロック生成回路18を備えており、水平駆動回路17の動作基準となるクロック信号HCK,HCKXと、これらのクロック信号HCK,HCKXに対して周期が同じで且つデューティ比が小さいクロック信号DCK1,DCK2を生成する。尚、HCKXはHCKの反転信号である。又、本明細書では特に明示しないが、必要に応じクロック信号DCK1,DCK2の反転信号DCK1X,DCK2Xも供給される。外部クロック生成回路18は、これらのクロック信号に加え、水平スタートパルスHSTもパネル33側に供給する。尚、各信号ライン12にはプリチャージ回路20が接続しており、映像信号の書き込みに先立ってプリチャージを行い、画質を改善する。
【0003】
図18に示した従来の表示装置は、多結晶シリコン薄膜トランジスタなどを用いた駆動回路内蔵型のアクティブマトリクス表示装置である。この方式の表示装置は液晶表示装置や有機EL表示装置などが代表的である。液晶表示装置の場合、例えばカメラ一体型VTRや情報携帯端末などで使われているディスプレイに関しては、モニタ部を自在に回転して画像を表示するアプリケーションに対応する為、水平駆動回路に左右反転機能を備えた、いわゆる双方向水平駆動回路内蔵の表示装置が使われている。図18の従来例では、外部から供給される切替信号RGTによって、水平駆動回路の信号転送方向を順方向と逆方向とで切り替えている。
【0004】
【従来の技術】
【特許文献1】
特開平11−119746号公報
【特許文献2】
特開2000−298459公報
【特許文献3】
特開2002−72987公報
【特許文献4】
特開2002−162928公報
【0005】
図19は、図18に示した表示装置の構成例を示す回路図である。図示する様に、表示装置は、行状のゲートライン13、列状の信号ライン12、両ラインが交差する部分に行列状に配された画素11及び映像信号を供給する映像ライン25を有するパネルで構成されている。表示装置は、上述したパネルに加え垂直駆動回路16、水平駆動回路17及びクロック生成回路18を含んでいる。典型的には、垂直駆動回路16及び水平駆動回路17はパネルに内蔵されている。又、パネルにはサンプリングスイッチ群23も形成されている。サンプリングスイッチ群23の各スイッチ(HSW)は各信号ライン12に対応して配されており、映像ライン25を各信号ライン12に接続する役割を果たす。
【0006】
垂直駆動回路16は各ゲートライン13に接続し、順次行単位で画素11を選択する。水平駆動回路17は所定の周期のクロック信号に基づいて動作し、サンプリングパルスA',B',C',D'・・・を順次発生して各スイッチHSWを順に駆動し、以って選択された行の画素11に順次映像信号を書き込む。
【0007】
クロック生成回路18は、水平駆動回路17の動作基準となるクロック信号HCKを生成するとともに、このクロック信号HCKに対してパルス幅が短いクロック信号DCK1,DCK2を生成する。一方、水平駆動回路17は、シフトレジスタ21と抜取スイッチ群22とで構成されている。尚、シフトレジスタ21の各段をS/Rで表わしてある。シフトレジスタ21は、クロック信号HCKに同期して水平スタートパルスHSTのシフト動作を行い、各シフト段S/RからシフトパルスA,B,C,D・・・を順次出力する。抜取スイッチ群22の各スイッチは、シフトレジスタ21から順次出力されるシフトパルスA,B,C,D・・・に応答してクロック信号DCK1,DCK2を抜き取り、前述したサンプリングパルスA',B',C',D'・・・を順次生成する。
【0008】
図20を参照して、図19に示した表示装置の動作を簡潔に説明する。水平駆動回路17はクロック信号HCK(以下、HCKパルスと呼ぶ場合がある)及びその反転信号HCKXに応じて動作し、スタートパルスHSTを順次転送することで、シフトパルスA,B,Cを生成している。クロック生成回路18はHCKパルスの他、クロック信号DCK1,DCK2(以下、DCKパルスと呼ぶ場合がある)を水平駆動回路17に供給している。図20のタイミングチャートから明らかな様に、DCKパルスはHCKパルスと同一の周期を有するが、パルス幅が小さくなっている。又、DCK1とDCK2は互いに位相が180度ずれている。
【0009】
水平駆動回路17は各シフトパルスA,B,Cで抜取スイッチ群22を開閉駆動し、DCKパルスを抜き取っている。これにより、サンプリングパルスA',B',C'を生成している。具体的には、DCK1のパルスをシフトパルスAで抜き取ることにより、サンプリングパルスA'を生成している。同様に、DCK2のパルスをシフトパルスBで抜き取ることにより、サンプリングパルスB'を得ている。この様なクロックドライブ方式を導入することで、隣り合うサンプリングパルス同士が互いにノンオーバーラップとなる様にしている。すなわち、サンプリングパルスA'とB'は時間的に隔てられており、互いに重なることはない。同様に、サンプリングパルスB'とC'も互いに時間的に隔てられており、重なることがない。
【0010】
【発明が解決しようとする課題】
従来の点順次駆動方式のアクティブマトリクス表示装置は、水平駆動回路から順次サンプリングパルスを供給して、各信号ラインに映像信号をサンプルホールドしている。水平駆動回路は一般に薄膜トランジスタで構成されている。薄膜トランジスタはパネルを駆動することによりホットキャリアストレスが生じ、Vth(閾電圧)が増加する。この為、水平駆動回路から出力されるサンプリングパルスの位相が経時的に遅延していく。映像信号をサンプルホールドする為のサンプリングパルスが遅延すると、隣の信号ラインにサンプルホールドすべき映像信号の電位を誤って自段に取り込んでしまう場合が生じる。これにより、本来表示されるべきでない映像が、いわゆるゴーストとして画面上に現われる。
【0011】
ゴーストを防止する為、従来からパネル内にフィードバック回路を設けており、例えば特許文献1〜特許文献3に記載がある。フィードバック回路は、経時的に変化するサンプリングパルスの遅延量を検出する為、この遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックする。フィードバックパルスに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号の位相を外部で調整可能としている。
【0012】
図18に示した左右反転機能を有する水平駆動回路の場合、順転送及び逆転送のそれぞれでフィードバックパルスを作成する必要がある。この為、従来の表示装置は、順転送時のサンプリングパルスの遅延を検出する系統と、逆転送時のサンプリングパルスの遅延を検出する系統を別々に設け、出力段階で両系統を一本にまとめている。従って、フィードバック回路のレイアウト面積が二系統分必要となり素子数の増加を招いていた。又、素子数の増加に伴い消費電力の増加も招いていた。
【0013】
【課題を解決するための手段】
上述した従来の技術の課題に鑑み、本発明は左右反転機能付の表示装置に内蔵すべきフィードバック回路の構成を合理化して、素子数の削減及び消費電力の低減化を図ることを目的とする。係る目的を達成するために以下の手段を講じた。即ち、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、パネル内に配され、行状の該ゲートラインに接続して順次画素の行を選択する垂直駆動回路と、列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、前記水平駆動回路は、外部からスタートパルスとクロック信号を受け入れ、該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答してクロック信号を抜き取ってサンプリングパルスを順次生成する抜取スイッチ群とを有し、前記シフトレジスタは、外部から供給される切替信号に応じてスタートパルスを順方向に転送する順転送と逆方向に転送する逆転送を切り替え可能であり、前記フィードバック回路は、順転送時と逆転送時とで重複する部分を排除し共通化された回路構成として、該シフトレジスタのシフト段を模した単一の処理回路と、該処理回路を通過したスタートパルスでクロック信号を抜き取りフィードバックパルスを生成するための単一の抜取スイッチと、該切替信号に応じて該抜取スイッチに供給するクロック信号の位相を選択するセレクタとを含むことを特徴とする。
【0015】
本発明によれば、フィードバック回路の構成を合理化して、順転送時と逆転送時とで重複する部分を排除し可能な限り共通化している。具体的には、フィードバック回路は、順転送時と逆転送時で共用化が可能な単一の処理回路と単一の抜取スイッチとを用いている。単一の処理回路は、シフトレジスタのシフト段を模したものである。単一の抜取スイッチは、処理回路を通過したスタートパルスでクロック信号を抜き取り、フィードバックパルスを生成する。単一の抜取スイッチを制御する為セレクタが用いられる。このセレクタは、外部から供給される切替信号に応じて抜取スイッチに供給するクロック信号の位相を選択し、以って順転送時と逆転送時の何れにおいても、等しいタイミングでフィードバックパルスを出力できる様にしている。
【0016】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図1は本発明に係る表示装置の実施形態を示す模式的な回路図である。図示する様に、本表示装置は、一枚のパネルで構成されており、画素アレイ部15、垂直駆動回路16、水平駆動回路17、水平サンプリングスイッチ23、フィードバック回路50などを内蔵している。画素アレイ部15は、行状のゲートライン13、列状の信号ライン12、両ラインが交差する部分に行列状に配された画素11などで構成されている。本実施形態の場合、画素11は液晶セルLCと薄膜トランジスタTFTとで構成されている。液晶セルLCは対向電極14と画素電極との間に液晶を挟持した構成となっている。薄膜トランジスタTFTのドレイン電極は画素電極に接続し、ソース電極は信号ライン12に接続し、ゲート電極はゲートライン13に接続している。垂直駆動回路16は、行状のゲートライン13に接続して順次画素11の行を選択する。具体的には、順次選択パルスを出力して薄膜トランジスタTFTを導通させ、以って液晶セルLCと信号ライン12を電気的に接続することで、画素11の選択を行っている。複数のサンプリングスイッチ(HSW)23は、列状の信号ライン12を映像ライン25に接続する為、パネル内に配されている。尚映像ライン25は、映像信号videoを外部からパネル内部に供給する配線である。水平駆動回路17は、外部から入力されるクロック信号HCK,HCKXに基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチHSWを順に駆動し、以って選択された行の画素11に順次映像信号videoを書き込む。フィードバック回路50は、経時的に変化するサンプリングパルスの遅延量を検出する為、該遅延量を反映したフィードバックパルスFBを生成して、端子(PAD)60を介しパネル内部から外部のゴースト補正IC70にフィードバックする。外部のゴースト補正IC70は、フィードバックパルスFBに基づき、サンプリングパルスの遅延量を補償する様に、パネルに入力するクロック信号DCK1,DCK2の位相を外部で調整する。
【0017】
水平駆動回路17は、シフト段(S/R)を多段接続したシフトレジスタ21と、抜取スイッチ群22とで構成されている。シフトレジスタ21は、外部からスタートパルスHSTとクロック信号HCK,HCKXを受け入れ、スタートパルスHSTのシフト動作を行い、各シフト段(S/R)からシフトパルス▲1▼〜▲3▼を順次出力する。抜取スイッチ群22は、シフトレジスタ21から順次出力されるシフトパルス(転送パルス)に応答してクロック信号DCK1又はDCK2を抜き取ってサンプリングパルス▲1▼〜▲3▼を順次生成する。尚、このサンプリングパルスは位相調整回路(PAC)29を介して各サンプリングスイッチHSWに印加される。PACは、各抜取スイッチ群22で抜き取られたクロック信号DCK1,DCK2の位相調整を行うものである。DCK1とDCK2は基本的に位相が互いに180度シフトしたクロック信号となっている。PACはDCK1とDCK2の間に生じる可能性のある誤差を吸収している。
【0018】
シフトレジスタ21は左右反転機能付であり、外部から供給される切替信号RGTに応じてスタートパルスHSTを順方向に転送する順転送と逆方向に転送する逆転送を切替可能である。これに対して、フィードバック回路50は順転送時と逆転送時とで重複する部分を排除し共通化された回路構成を有している。具体的に見ると、フィードバック回路50は単一の処理回路51と単一の抜取スイッチ52とセレクタ回路58とで構成されている。処理回路51はシフトレジスタ17のシフト段S/Rを模したものである。抜取スイッチ(CLK抜き)52は、処理回路51を通過したスタートパルスHSTでクロック信号HCK又はHCKXを抜き取り、フィードバックパルスFBを生成する。セレクタ回路58は、切替信号RGTに応じて抜取スイッチ52に供給するクロック信号の位相を選択する。換言すると、切替信号RGTに応じてHCK又はHCKXの何れか一方を選択する。尚抜取スイッチ52は水平駆動回路17に組み込まれた抜取スイッチ群22と実質的に同一である。抜取スイッチ52で抜き取られたパルスはPAC59を介してスイッチ53に印加される。PAC59はPAC29と同一の回路構成である。又スイッチ53もサンプリングスイッチ23と同一の構成である。PAC59を通過したパルスがスイッチ53を導通させることで、配線27に供給されている接地電位HVSSをサンプリングし、最終的なフィードバックパルスFBとしてPAD60に送る。
【0019】
以上の構成から明らかな様に、フィードバック回路50は順転送と逆転送とで処理回路51を共用している。又抜取スイッチ52も共用している。両者を切り替える為にセレクタ回路58が設けられている。これにより従来のフィードバック回路に比べると、素子数をほぼ半減できる。従ってレイアウト面積の縮小化が達成できるとともに消費電力の低減化も実現できる。
【0020】
本発明によればサンプリングパルスの遅延量検出用として、フィードバック回路50を水平駆動回路17の片端に設けている。尚、場合によっては両端に設けてもよい。フィードバック回路50はHST入力に対しパネル内部遅延モニタ用パルス(FBパルス)としてHCK,HCKXを抜き取っている。尚、ICのシステム構成により、HSWサンプリングパルスそのものであるDCK1,DCK2を検出する様にしてもよい。これは、ICのシステム構成が初期値として不変のものを用いる必要があるか、可変のものを用いる必要があるかにより変わるものである。この抜き取ったパルスはHSWサンプリングパルスと同様にPAC回路59を通り、スイッチ53のゲートを叩く。画素用HSWは映像信号videoを映像ライン25からサンプリングするが、フィードバック用のスイッチ53は配線27から供給される接地電位HVSSをサンプリングする。すなわち、フィードバック用のスイッチはクローズの時パッド60を介してパネル外部で所定のプルアップ電位に保持されており、スイッチ53が開いた時にHVSS電位に引っ張られる。この接地電位に落ちる時の立ち下がり波形を最終的なパネル内部遅延検出パルス(FBパルス)として用いる。スイッチクローズ時はパネル外部のプルアップ抵抗(抵抗大)を参照し、スイッチオープン時はパネル内部HVSS抵抗(アルミ配線の引回しの為抵抗小)を見る為、スイッチオープン時の波形の方がトランジェントが速く、検出パルス(FBパルス)として用いることができる。内部HSWサンプリングパルス遅延モニタ用のフィードバックパルスは、RGT=HIGH(順転送)及びRGT=LOW(逆転送)でパルスの位置が変動しない必要がある。その為、切替信号RGTによりHCKを抜くか、HCKXを抜くか選択する必要がある。本発明は切替信号RGTに応じてセレクタ回路58がHCK又はHCKXを選択する方式とし、これにより処理回路51及び抜取スイッチ52の共用化が可能になった。従来方式に比べ素子数を半分程度にできる。これによりレイアウト面積の縮小化及び低消費電力化を実現できる。又、HCK又はHCKXを抜き取るスイッチは駆動時どちらか必ずオープンの状態である為、スイッチオン時の抵抗及び容量を見積もり、HCK,HCKXのバッファサイズを設計することで、シフトレジスタと等価な回路構成とできる為、遅延モニタ検出回路性能を満たすことができる。
【0021】
図2は、順転送時における表示装置の動作説明に供するタイミングチャートである。順転送時切替信号RGTはそのレベルがHIGHに設定されている。これによりHSTとHCKの位相関係があらかじめ決められる。尚、HCKとHCKXは位相が180度シフトしている。HCKの周期はHSTのパルス幅と一致している。一方DCK1はHCKと同一周期であるがパルス幅は狭くなっている。DCK2はDCK1に対して位相が180度ずれている。水平駆動回路のシフトレジスタは、HCK及びHCKXに応じて動作しHSTを順次転送してシフトパルス(転送パルス)▲1▼,▲2▼,▲3▼を順次出力する。水平駆動回路側で一番目の抜取スイッチは転送パルス▲1▼に応答してDCK2を抜き取りサンプリングパルス▲1▼を生成する。同様に二番目の抜取スイッチは転送パルス▲2▼に応じてDCK1を抜き取りサンプリングパルス▲2▼を生成する。更に三番目の抜取スイッチは転送パルス▲3▼に応じてDCK2を抜き取りサンプリングパルス▲3▼を生成する。この様にして順次サンプリングパルス▲1▼▲2▼▲3▼を出力する。
【0022】
一方フィードバック回路側ではRGT=HIGHの時セレクタ回路58はHCKを選択する。フィードバック回路50側の抜取スイッチ52は、処理回路51を通過したHSTに応じて、選択されたHCKを抜き取り、FBパルスを出力する。尚図2に示したFBパルスはパッド60から出力される最終波形ではなく、スイッチ53のゲートに印加される中間波形を表わしている。
【0023】
図3は、逆転送時の動作説明に供するタイミングチャートである。図2と対応する部分には対応する参照符号を付して理解を容易にしている。逆転送時切替信号RGTはLOWに設定される。これに応じHSTとHCKの位相関係があらかじめ設定される。図2と図3を比較すれば明らかな様に、HSTに対するHCKの位相関係が逆転している。これに応じ、フィードバック回路のセレクタはRGT=LOWの場合HCKではなくHCKXを選択している。図2と図3を比較すれば明らかな様に、順転送時のHCKの位相と、逆転送時のHCKXの位相が一致している。逆転送時、セレクタ回路58はHCKXを選択する。抜取スイッチ52は処理回路51を通過したHSTに応じ、選択されたHCKXを抜き取ってFBパルスとしている。図2と図3を比較すれば明らかな様に、順転送時と逆転送時の何れもFBパルスの出力タイミングが一致している。係る構成を取ることにより、フィードバック回路50内で処理回路51や抜取スイッチ52を共用化することが可能になる。
【0024】
図4は、フィードバック回路と水平駆動回路とで信号の流れを比較した模式図である。右側のフィードバック回路は左側の水平駆動回路の動作をモニタして、経時的なサンプリングタイミングの遅延を検出するものである。この為、基本的にフィードバック回路のモニタ部分は、水平駆動回路と同一の回路構成とする必要がある。水平駆動回路側は、シフトレジスタ21でHSTを転送し、抜取スイッチ22でDCK1,DCK2を抜き取りサンプリングパルスとしている。サンプリングパルスはPAC29を介してHSW23を開閉駆動し、映像信号を信号ラインにサンプリングする。これと対応する様に、フィードバック回路側では処理回路51を通過したHSTに応じ、抜取スイッチ52がHCK,HCKXを抜き取る。抜き取られたパルスはPAC59を介し抜取スイッチ53のゲートを叩くことで、FBパルスを出力している。ここで、シフトレジスタ21及びDCK1,DCK2抜き回路22と処理回路51及びHCK,HCKX抜き回路52は同一の回路構成とする必要がある。又PAC29とPAC59も同じ回路構成とする必要がある。HSW23とHSW53もそれぞれの仕様に合ったトランジスタサイズとする必要がある。
【0025】
図5は、垂直駆動回路側の一段分に相当する具体的な回路構成を示す回路図である。前段から転送されてきたスタートパルスは当該段に入力され、HCK,HCKXにより次段に転送される。当該段のシフトレジスタ段(S/R)21は、図示する様にHCK,HCKXによってクロックドライブされるフリップフロップ構成となっている。又シフト段(S/R)21に接続された抜取スイッチ22はトランスミッションゲートで構成されている。この例では、スタートパルスがインバータ1、インバータ2、インバータ3及びインバータ4を通過し、トランスミッションゲート5のゲートを叩いている。これにより導通したトランスミッションゲート22がDCKを抜き取る。抜き取られたDCKはPACに送られる。
【0026】
フィードバック回路の構成は、図5に示した水平駆動回路側の構成を模擬し且つ各回路要素のトランジスタサイズを水平駆動回路側と同じにすることが、特性を合わせる上で重要となる。図6は、この様に対応付けされたフィードバック回路の実施例を示す回路図である。対応関係を明確にする為、図5と図6で同一構成の回路要素には同一の参照符号を付してある。処理回路51はインバータ1,2,3及び4からなり、水平駆動回路側のシフト段(S/R)と等価である。更にCLK抜き回路(抜取スイッチ)52はトランスミッションゲート5で構成され、水平駆動回路側の抜取スイッチ22と同一である。CLK抜き回路52で抜き取られたHCK又はHCKXはPAC59を通過する。尚、CLK抜き回路52の出力端子には出力電位の不確定性を防止する為に不確定防止回路56が接続されている。CLK抜き回路52の入力側にはセレクタ回路58が接続しており、RGT又はRGTXに応じ、HCK又はHCKXを選択している。
【0027】
図7は表示装置の参考例を示す模式的な回路図である。理解を容易にする為、図1に示した本発明の表示装置と対応する部分には対応する参照番号を付してある。水平駆動回路の構成は基本的に同じであるが、フィードバック回路50の構成が異なっている。参考例では順転送と逆転送とで、それぞれ別系統のフィードバック回路構成となっている。すなわち、順転送に対応してS/Rと同一構成の処理回路51−1と同じく水平駆動回路側の抜取スイッチ22と同一構成の抜取スイッチ52−1を設けている。これとは別に逆転送側でも処理回路51−2と抜取回路52−2を設けている。両系統から出力されたパルスはPAC59を介してスイッチ53のゲートを叩く。スイッチ53により最終的に形成されたフィードバックパルスFBはPAD60に送られる。
【0028】
図8は、図7に示したフィードバック回路50の具体的な構成例を示す回路図である。順転送側でS/Rと同一構成の処理回路51−1とトランスミッションゲート5からなるCLK抜き回路(抜取スイッチ)52−1が設けてある。これと対称的な関係で逆転送側の処理回路51−2とCLK抜き回路52−2が設けられている。尚、HST=HIGH,LOW時に不確定な状態が生じない様、NORゲート素子で構成された不確定防止回路56が付加されている。図6に示した本発明のフィードバック回路と図8に示した参考例のフィードバック回路を比較すれば明らかな様に、後者は素子数がおよそ二倍必要であり、レイアウト面積の縮小化及び消費電力の低減化の観点から好ましくない。
【0029】
図9は、左右反転機能を備えたシフトレジスタの参考例を示す回路図である。図示する様に、このシフトレジスタは複数のシフト段(SR)と複数の正転路ゲート素子Lと複数の反転路ゲート素子Rとからなる。シフトレジスタには、スタートパルスHSTが両側から入力される。又、シフトレジスタの動作確認を行う為検出信号OUTが両端から出力されている。一般にパネルへの入出力端子は極力少なくする為、HSTの信号配線とOUTの信号配線はそれぞれシフトレジスタの片側に接続されている。
【0030】
シフトレジスタは、一対の入力端子IN及び出力端子OTを各々備えた複数のシフト段SRから構成されており、入出力端子間を順次接続した多段構造を有する。尚、本例では理解を容易にする為シフト段SRは第一段から第五段まで五個の多段個接続となっている。実際の応用を図る場合にはこの段数に特に制限はない。互いに隣り合う前後シフト段SRの前段側出力端子と後段側入力端子間の接続路には逆路ゲート素子Rが介在しており、後段側出力端子と前段側入力端子間の接続路には順路ゲート素子Lが介在している。例えば、図示の多段接続において、前段側を第1SRとし後段側を第2SRとすると、第1SRの出力端子OTと第2SRの入力端子INの接続路には逆路ゲート素子Rが介在している。又第2SRの出力端子OTと第1SRの入力端子IN間の接続路には順路ゲート素子Lが介在している。これら逆路ゲート素子R及び順路ゲート素子Lを択一的に開閉制御することにより、前段側から後段側への逆方向信号転送(図では左側から右側への信号転送)と後段側から前段側への順方向信号転送(図では右側から左側への信号転送)を切替選択可能とする。
【0031】
図10は、図9に示したシフトレジスタの具体的な構成例を示す回路図である。図示を簡略化する為第1SR及び第2SRとそれに付属する逆路ゲート素子R及び順路ゲート素子Lのみを示している。第1SR,第2SR共にD型フリップフロップから構成されており、ブロック制御型の信号伝送ブロックである。D型フリップフロップは第一及び第二のクロックトインバータと第三のインバータからなり、互いに逆相のクロック信号HCK,HCKXに応じて動作し、入力端子INから入力された信号をクロック信号の半周期分だけ遅延して出力端子OTに出力する。逆路ゲート素子RはCMOSタイプのトランスミッションゲート素子からなり、順路ゲート素子Lも同じくトランスミッションゲート素子である。これらの逆路ゲート素子R及び順路ゲート素子Lは外部から供給される互いに逆相の切替信号RGT,RGTXにより制御されている。一方の切替信号RGTXがハイレベルで他方の制御信号RGTがローレベルの時、逆路ゲート素子Rが開かれ、順路ゲート素子Lが閉じられる。従って、この時にはスタートパルスHSTは最初の逆路ゲート素子Rを通過した後第1SRの入力端子INに供給される。ここで、クロック信号の半周期分だけ遅延処理を施された後出力端子OTから次の逆路ゲート素子Rを介して第2SRの入力端子INに転送される。この様にして、スタートパルスHSTは順次逆方向に向かって転送されていく。一方、RGTXハイレベルでRGTがローレベルに切り替わった時、逆路ゲート素子Rが閉じ順路ゲート素子Lが開く。この場合には順方向から転送されてきた信号が第2SRの入力端子INに供給され所定の遅延処理を施された後、出力端子OTから順路ゲート素子Lを介して第1SRの入力端子INに転送される。再び所定の遅延処理を施された後出力端子OTから出力された転送信号は次の順路ゲート素子Lに至る。
【0032】
以下本発明の理解を深める為、ゴーストの発生原因及びフィードバック制御について説明する。図11は、典型的な水平駆動回路構成を示すブロック図である。基本的には、図1に示した水平駆動回路構成と同一である。但し、フィードバック回路は付加されていない。水平駆動回路17によって生成されたサンプリングパルスは順次HSW23に印加され、映像信号videoが順次N−1段、N段、N+1段の信号ライン12にサンプルホールドされていく。
【0033】
図12は、図11に示した水平駆動回路の動作説明に供する模式図であり、ゴーストの発生原因を模式的に表わしている。ビデオ信号に含まれる黒レベルのピークを、N段の画素列に書き込む場合を模式的に表わしている。初期段階(エージング前)では、サンプリングパルスの遅延は生じていない為、正確にN段のサンプリングパルスでビデオ信号の黒レベルをサンプリングできる。従って、前ゴーストは発生しない。これに対しエージング後では、サンプリングパルス(ドライブパルス)に遅延が生じる為、場合によっては前段(N−1段)のドライブパルスでビデオ信号の黒レベルのピークを一部サンプリングしてしまうことがある。これにより前ゴーストが生じる。このエージング効果は、例えばTFTのホットキャリアによるVthシフトにより生じる。このエージング効果によるドライブパルスの遅延幅は30nsec程度である。初期設定でゴーストが出ない状態からサンプリングパルス(ドライブパルス)が遅延してゴーストが出る状態になる前までのドライブパルスに許容される遅延量時間をゴーストマージンと定義すると、前ゴーストのマージンは30nsec程度となる。従来のXGA12ドット同時サンプリング駆動においては、ノンオーバーラップ時間をエージングによるパルス変動量分である30nsec以上にしても、サンプリングパルス幅は150nsec程度確保できる。しかしながら、6ドット同時サンプリング駆動においては、ノンオーバーラップ時間をゴーストマージンを超える30nsec程度以上とすると、サンプリングパルス幅は30〜45nsec程度の狭パルスにしかできない。この30〜45nsec程度のパルス幅は、サンプリング周期帯筋が発生し易い領域でもある。
【0034】
図13は、ゴーストマージンを拡大する為の対策例を模式的に表わしている。(A)は対策前を示し、(B)は対策後を示している。図示する様に、HSWサンプリングパルスの遅延量を見越して十分なゴーストマージンを保つ為、HSWサンプリングパルスの急峻化を図っている。これにより、HSWサンプリングパルスの前段−自段−後段におけるノンオーバーラップ時間の最適化を図っている。すなわちサンプリングパルスを整形して急峻化することで、ノンオーバーラップ時間を拡大できる。これによって、ゴーストをある程度予防可能である。
【0035】
しかし現在、SVGA規格との互換性及びシステムのコスト削減の為、従来12相駆動であったXGAパネルを6相で駆動する方式が主流になりつつある。6相駆動XGAでは従来の12相駆動XGAに対し二倍の速さで駆動を行う必要があり、上述したサンプリングパルスの急峻化のみでは対処しきれなくなっている。この点につき以下説明を加える。図14は、従来の方式を模式的に表わしたものであり、いわゆる12ドット同時サンプリング方式である。(A)に示す様に、シフトレジスタの各段(S/R)から順次出力された転送パルスにより、HCK,HCKXを抜き取ってHSW用のサンプリングパルスとしている。このサンプリングパルスは、順次N段,N+1段,N+2段,N+3段の各HSWに印加される。
【0036】
(B)は、N段のHSWに印加されるサンプリングパルスとN+1段のHSWに印加されるサンプリングパルスを表わしている。パルス幅は何れもtである。XGA規格の映像信号は12相(SIG1〜SIG12)に分かれて、外部から映像ラインを介して供給されてくる。従来は12相の映像信号が一系統の映像ラインで送られてくる。従って、12相の映像信号は、それぞれ各水平サンプリングスイッチHSWを介して、12本一組の信号ラインにサンプリングされる。パルス幅がtのサンプリングパルスがN段のHSWに印加されると、SIG1〜SIG12が同時にサンプリングされ、12個の画素(ドット)に同時に書き込まれる。従って、この方式を12ドット同時サンプリングと呼んでいる。XGA規格はSVGA規格に比べ画素数が多い。その分同時書込ドット数を増やすことで、サンプリング周波数を低減化し、以ってサンプリングパルス幅を確保している。従来のXGA12ドット同時サンプリング駆動においては、ノンオーバーラップ方式を採用しても、サンプリングパルス幅tは150nsec程度確保できる。その為、隣り合う段でHSWサンプリングパルス幅がポリシリコンTFTの実力値程度ずれたとしても(例えば2nsec程度のずれ)、この程度ではサンプリングホールド電位に大きな差は現われず、画面にはサンプリング周期に対応した縦筋(サンプリング周期帯筋)は現われない。又、ユニフォミティの改善の為に、プリチャージ回路から供給されるプリチャージ信号のマージンも、縦筋に対しては1.0V程度と大きく、問題はない。
【0037】
液晶表示パネル(LCDパネル)の種類の増加に連れ、SVGAとXGAの駆動ICの共通化が進んでいる。そこで、従来12ドット同時サンプリング方式により駆動していたXGAパネルを、SVGAと同じ6ドット同時サンプリング方式により駆動する技術の開発が進んでいる。これにより、12ドット同時サンプリング方式ではRGBそれぞれのパネルに2個ずつ必要であった映像信号のサンプルホールドICが、6ドット同時サンプリング方式にすることで半分の1個ずつとなり、コスト低減にもつながる。図15は、XGAパネルの6ドット同時サンプリング方式を模式的に表わしたものである。理解を容易にする為、図14に示した12ドット同時サンプリング方式の模式図と対応する部分には対応する参照番号を付してある。(A)はサンプリング回路を模式的に表わしたものであり、(B)は6ドット同時サンプリングのタイミングチャートである。図14に示した12ドット同時サンプリングと対比すれば明らかな様に、6ドット同時サンプリング駆動のサンプリングパルスは、12ドット同時サンプリング駆動の半分のパルス幅となる。更に、縦筋対策やゴーストマージンを拡大する為に、ノンオーバーラップサンプリング駆動を採用すると、サンプリングパルス幅を更に狭める必要がある。実際には、サンプリングパルス幅は30〜45nsec程度の狭パルスとなる。
【0038】
図16は、6ドット同時サンプリング方式でノンオーバーラップ駆動を採用した場合の回路及びタイミングチャートを模式的に表わしている。理解を容易にする為、図15に示したノンオーバーラップ方式を採用しない場合の6ドット同時サンプリングと対応する部分には対応する参照番号を付してある。(A)に示す様に、ノンオーバーラップ駆動では、シフトレジスタの各段(S/R)から順次出力される転送パルスでDCK1,DCK2を抜き取り、サンプリングパルス▲1▼,▲2▼,▲3▼,▲4▼を生成している。各サンプリングスイッチHSWは、サンプリングパルスに応答して開閉動作し、6相の映像信号sig1〜sig6を同時サンプリングし、対応する画素に書き込んでいる。
【0039】
(B)はサンプリングパルス▲1▼,▲2▼,▲3▼を表わしたタイミングチャートである。サンプリングパルス▲1▼はDCK1を抜き取って生成されたものである。そのパルス幅はT1で与えられる。又サンプリングパルス▲2▼はDCK2を抜き取って生成されたものであり、そのパルス幅はT2で与えられる。DCK1,DCK2は位相が互いに180度ずれているだけで、パルス幅は基本的に同一である。従って、サンプリングパルス▲1▼,▲2▼のパルス幅はT1=T2となる。尚両サンプリングパルス▲1▼,▲2▼の間に所定のノンオーバーラップ時間が介在している。(B)に示す安定した状態では、T1=T2である為、映像信号のホールド電位に差は生じない。従って(C)に示す様に画素アレイ15には縦筋(サンプリング周期帯筋)は現われない。
【0040】
図17は、DCK1とDCK2との間でデューティ比のずれが生じた場合を表わしている。理解を容易にする為、図16に示したデューティ比のずれがない場合と対応する部分には対応する参照番号を付してある。(B)に示す様に、DCK1とDCK2との間でデューティ比のずれがあると、サンプリングパルス▲1▼のパルス幅T1とサンプリングパルス▲2▼のパルス幅T2との間で誤差が生じる。これにより、両サンプリングパルス▲1▼,▲2▼でサンプルホールドされる映像信号の電位(ホールド電位)に差が生じる。(C)に示す様に、画素アレイ15にはサンプリング周期幅(6ドット)で帯筋が現われる。前述した様に、6ドット同時駆動方式でノンオーバーラップ時間を取ると、サンプリングパルスは30〜45nsec程度の狭パルスとなる。パルス幅が短い為、2nsec程度のデューティずれが、顕著にホールド電位のずれになって現われる。その為、プリチャージ信号のマージンは0.2V程度に減り、サンプリング周期帯筋が発生し易くなる。
【0041】
以上の説明から明らかな様に、6相駆動XGAでは、隣接段とのノンオーバーラップ時間を十分に確保することはできず、ゴーストマージンは極めて狭い。そこでパネル内部HSWサンプリングパルスの遅延量を検出し、パネル外部のICにより遅延量を補正するゴーストフィードバックシステムが必要となる。本発明では、従来のゴーストフィードバック回路に対して構成素子数を半分程度に抑えた低消費電力対応のゴーストフィードバック回路を実現することが可能である。
【0042】
【発明の効果】
本発明によれば、表示装置はゴーストキャンセル用のフィードバック回路を内蔵している。このフィードバック回路は、点順次アクティブマトリクス表示装置において、パネル内部でサンプリングパルスの遅延量を検出している。検出された遅延量に基づき、外部ICにより入力サンプリングパルスに補正を掛けることで、エージングドリフト遅延によるゴーストの発生を抑えている。本発明では、このフィードバック回路として、従来のスタートパルス選択方式に代え、クロック信号選択方式の回路構成とすることで、フィードバック回路の構成素子数を半分程度にでき、レイアウト面積の縮小化及び消費電力の低減化が可能になった。その際、フィードバック回路は、映像信号書込用のサンプリングパルス作成シフトレジスタと同じ構成にすることで、パネル内部サンプリングパルスの遅延モニタ検出回路としての要求を満たしている。
【図面の簡単な説明】
【図1】本発明に係る表示装置の実施形態を示す回路図である。
【図2】図1に示した表示装置の動作説明に供するタイミングチャートである。
【図3】図1に示した表示装置の動作説明に供するタイミングチャートである。
【図4】フィードバック回路の基本構成を示す概念図である。
【図5】シフトレジスタの回路構成図である。
【図6】フィードバック回路の構成図である。
【図7】参考例に係る表示装置を示す回路図である。
【図8】参考例の表示装置に内蔵されるフィードバック回路の構成を示す回路図である。
【図9】左右反転機能を有するシフトレジスタを示す参考図である。
【図10】図9に示したシフトレジスタの具体的な回路構成を示す回路図である。
【図11】従来の表示装置の典型例を示す回路図である。
【図12】図11に示した表示装置のゴースト発生原因を示す模式図である。
【図13】従来のゴースト対策の一例を示す模式図である。
【図14】12相XGA駆動を示す模式図である。
【図15】6相XGA駆動を示す模式図である。
【図16】6相XGA駆動の動作説明に供する模式図である。
【図17】6相XGA駆動の動作説明に供する模式図である。
【図18】従来の表示装置の一例を示すブロック図である。
【図19】図18に示した表示装置に内蔵される水平駆動回路の一例を示すブロック図である。
【図20】図19に示した水平駆動回路の動作説明に供するタイミングチャートである。
【符号の説明】
11・・・画素、12・・・信号ライン、13・・・ゲートライン、15・・・画素アレイ部、16・・・垂直駆動回路、17・・・水平駆動回路、21・・・シフトレジスタ、22・・・抜取スイッチ群、23・・・サンプリングスイッチ群、50・・・フィードバック回路、51・・・処理回路、52・・・抜取スイッチ、53・・・フィードバックパルス形成用スイッチ
Claims (1)
- 行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素、及び映像信号を供給する映像ラインを有するパネルと、
パネル内に配され、行状の該ゲートラインに接続して順次画素の行を選択する垂直駆動回路と、
列状の該信号ラインを該映像ラインに接続するためパネル内に配された複数のサンプリングスイッチと、
外部から入力されるクロック信号に基づいて動作し、サンプリングパルスを順次発生して複数のサンプリングスイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込むパネル内の水平駆動回路と、
経時的に変化する該サンプリングパルスの遅延量を検出し、該遅延量を反映したフィードバックパルスを生成して、パネル内部から外部にフィードバックするフィードバック回路とからなり、
該フィードバックパルスに基づき、該サンプリングパルスの遅延量を補償する様に、該パネルに入力するクロック信号の位相を外部で調整可能とした表示装置であって、
前記水平駆動回路は、外部からスタートパルスとクロック信号を受け入れ、該スタートパルスのシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される該シフトパルスに応答してクロック信号を抜き取ってサンプリングパルスを順次生成する抜取スイッチ群とを有し、
前記シフトレジスタは、外部から供給される切替信号に応じてスタートパルスを順方向に転送する順転送と逆方向に転送する逆転送を切り替え可能であり、
前記フィードバック回路は、順転送時と逆転送時とで重複する部分を排除し共通化された回路構成として、該シフトレジスタのシフト段を模した単一の処理回路と、該処理回路を通過したスタートパルスでクロック信号を抜き取りフィードバックパルスを生成するための単一の抜取スイッチと、該切替信号に応じて該抜取スイッチに供給するクロック信号の位相を選択するセレクタとを含むことを特徴とする表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003103766A JP4016201B2 (ja) | 2003-04-08 | 2003-04-08 | 表示装置 |
KR1020040023400A KR20040087890A (ko) | 2003-04-08 | 2004-04-06 | 표시장치 |
TW093109628A TWI254904B (en) | 2003-04-08 | 2004-04-07 | Display device |
US10/819,188 US20040201563A1 (en) | 2003-04-08 | 2004-04-07 | Display apparatus |
CNB2004100337030A CN100342271C (zh) | 2003-04-08 | 2004-04-08 | 显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003103766A JP4016201B2 (ja) | 2003-04-08 | 2003-04-08 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004309824A JP2004309824A (ja) | 2004-11-04 |
JP4016201B2 true JP4016201B2 (ja) | 2007-12-05 |
Family
ID=33127770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003103766A Expired - Fee Related JP4016201B2 (ja) | 2003-04-08 | 2003-04-08 | 表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040201563A1 (ja) |
JP (1) | JP4016201B2 (ja) |
KR (1) | KR20040087890A (ja) |
CN (1) | CN100342271C (ja) |
TW (1) | TWI254904B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8200879B1 (en) * | 2004-06-29 | 2012-06-12 | National Semiconductor Corporation | Memory interface including an efficient variable-width bus |
US7830352B2 (en) * | 2005-01-14 | 2010-11-09 | Au Optronics Corp. | Driving circuit for flat panel display which provides a horizontal start signal to first and second shift register cells |
JP3872085B2 (ja) * | 2005-06-14 | 2007-01-24 | シャープ株式会社 | 表示装置の駆動回路、パルス生成方法および表示装置 |
CN100395814C (zh) * | 2006-03-13 | 2008-06-18 | 友达光电股份有限公司 | 可自行反馈的移位缓存器 |
JP4943033B2 (ja) * | 2006-03-20 | 2012-05-30 | 三菱電機株式会社 | 画像表示装置 |
CN101399017B (zh) * | 2007-09-29 | 2010-09-15 | 奇景光电股份有限公司 | 具有影像翻卷功能的源极驱动器 |
KR101329458B1 (ko) * | 2008-10-07 | 2013-11-15 | 엘지디스플레이 주식회사 | 유기발광다이오드 표시장치 |
KR101811256B1 (ko) * | 2010-08-12 | 2018-01-26 | 삼성디스플레이 주식회사 | 광원의 구동 방법 및 이를 수행하기 위한 표시 장치 |
JP5679172B2 (ja) * | 2010-10-29 | 2015-03-04 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
KR101371846B1 (ko) * | 2012-04-27 | 2014-03-12 | 삼성전자주식회사 | 이미지 센서의 선택적 영역 노출 제어를 위한 전자 장치 |
CN103117049B (zh) * | 2013-01-29 | 2015-08-19 | 南京中电熊猫液晶显示科技有限公司 | 一种改善灰阶细纹的驱动方法 |
CN103531169B (zh) | 2013-10-30 | 2015-09-09 | 京东方科技集团股份有限公司 | 一种显示驱动电路及其驱动方法、显示装置 |
CN104900208B (zh) * | 2015-06-25 | 2018-07-06 | 京东方科技集团股份有限公司 | 时序控制器、时序控制方法及显示面板 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5959604A (en) * | 1996-09-26 | 1999-09-28 | Rockwell International Corporation | Method and apparatus for monitoring LCD driver performance |
JP2000298459A (ja) * | 1999-04-15 | 2000-10-24 | Toshiba Corp | 信号線駆動回路、タイミング調整回路、および信号線駆動回路検査方法 |
JP3482910B2 (ja) * | 1999-05-28 | 2004-01-06 | 日本電気株式会社 | 走査回路 |
JP2002162928A (ja) * | 2000-11-28 | 2002-06-07 | Nec Corp | 走査回路 |
JP3729163B2 (ja) * | 2001-08-23 | 2005-12-21 | セイコーエプソン株式会社 | 電気光学パネルの駆動回路、駆動方法、電気光学装置および電子機器 |
JP3879671B2 (ja) * | 2003-01-27 | 2007-02-14 | ソニー株式会社 | 画像表示装置および画像表示パネル |
US7151538B2 (en) * | 2003-02-28 | 2006-12-19 | Sony Corporation | Display device and projection type display device |
-
2003
- 2003-04-08 JP JP2003103766A patent/JP4016201B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-06 KR KR1020040023400A patent/KR20040087890A/ko not_active Application Discontinuation
- 2004-04-07 US US10/819,188 patent/US20040201563A1/en not_active Abandoned
- 2004-04-07 TW TW093109628A patent/TWI254904B/zh not_active IP Right Cessation
- 2004-04-08 CN CNB2004100337030A patent/CN100342271C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200511190A (en) | 2005-03-16 |
KR20040087890A (ko) | 2004-10-15 |
US20040201563A1 (en) | 2004-10-14 |
JP2004309824A (ja) | 2004-11-04 |
CN1536401A (zh) | 2004-10-13 |
CN100342271C (zh) | 2007-10-10 |
TWI254904B (en) | 2006-05-11 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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