CN105070263B - Cmos goa电路 - Google Patents

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Abstract

本发明提供一种CMOS GOA电路，在输入控制模块(1)中设置第一或非门(Y1)与第二或非门(Y2)，将第一或非门(Y1)的两输入端分别接入上一级GOA单元的级传信号(Q(N‑1))与全局信号(Gas)，将第二或非门(Y2)的两输入端分别接入第一时钟信号(CK1)与全局信号(Gas)，当全局信号(Gas)为高电位时，控制各级扫描驱动信号(G(N))全部同时上升为高电位，同时控制第一或非门(Y1)与第二或非门(Y2均输出低电位，从而控制反相级传信号(XQ(N))为高电位，再通过锁存模块(3)内的第一反相器(F1)拉低各级级传信号(Q(N))的电位，进行清零复位，无需单独设置复位模块，减小了GOA电路的面积；此外，通过设置存储电容(7)来提高电路的稳定性。

Description

CMOS GOA电路
技术领域
本发明涉及显示技术领域，尤其涉及一种CMOS GOA电路。
背景技术
GOA(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。GOA电路具有两项基本功能：第一是输出扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当第N个扫描驱动信号输出完成后，通过时钟控制进行第N+1个扫描驱动信号的输出，并依次传递下去。
随着低温多晶硅(Low Temperature Poly-Silicon，LTPS)半导体薄膜晶体管的发展，LTPS TFT液晶显示器也越来越受关注。由于LTPS的硅结晶排列较非晶硅有次序，LTPS半导体具有超高的载流子迁移率，采用LTPS TFT的液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，相应的，LTPS TFT液晶显示器的面板周边集成电路也成为显示技术关注的焦点。
图1所示为一种现有的CMOS GOA电路，包括级联的多个GOA单元，该现有的CMOSGOA电路除了具备基本的扫描驱动功能与移位寄存功能以外，还带有使各级扫描驱动信号全部同时上升为高电位的功能。
设N为正整数，第N级GOA单元包括：输入控制模块100、锁存模块300、信号处理模块400、与输出缓冲模块500。
其中，输入控制模块100接入上一级GOA单元的级传信号Q(N-1)、第一时钟信号CK1、第一反相时钟信号XCK1、恒压高电位信号VGH、及恒压低电位信号VGL，将与上一级GOA单元的级传信号Q(N-1)电位相反的信号P(N) 输入锁存模块300；
锁存模块300包括一反相器F，将信号P(N)反相后得到该第N级GOA单元的级传信号Q(N)，锁存模块300对级传信号Q(N)进行锁存；
信号处理模块400接入级传信号Q(N)、第二时钟信号CK2、恒压高电位信号VGH、恒压低电位信号VGL、及全局信号Gas；所述信号处理模块400用于对第二时钟信号CK2与级传信号Q(N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号G(N)；对第二时钟信号CK2与级传信号Q(N)做与逻辑处理的结果和全局信号Gas进行或非逻辑处理，实现全局信号Gas控制各级扫描驱动信号全部同时上升为高电位。进一步地，全局信号Gas为高电位时控制各级扫描驱动信号全部同时上升为高电位；
所述输出缓冲模块500电性连接信号处理模块400，用于增加扫描驱动信号G(N)的驱动能力，减小信号传输过程中的阻容负载(RC Loading)。
上述现有的CMOS GOA电路，在实现All Gate On功能时，由于扫描驱动信号持续(Holding)的问题，必须在GOA电路正常工作之前，对级传信号和扫描驱动信号进行电位的复位清零处理，因此该现有的CMOS GOA电路的每一级GOA单元还包括一复位模块200。如图1所示，以第N级GOA单元为例，所述复位模块200包括一P型TFT，该P型TFT的栅极接入复位信号Reset，源极接入恒压高电位信号VGH，漏极连接锁存模块300内反相器F的输入端，当复位信号Reset输入一低电位时，所述P型TFT导通，所述反相器F对恒压高电位信号VGH进行反相，从而拉低级传信号Q(N)的电位，对级传信号Q(N)进行清零。单独设置复位模块200虽然会提高电路的性能，但由此附加的元件、走线、与信号却增大了GOA电路的面积，提高了信号复杂度，不利于窄边框面板的设计。
另外，在All Gate On期间，除了全局信号Gas、恒压高电位信号VGH、与恒压低电位信号VGL以外，其余的所有信号都处于高阻态(Floating)，以降低整个电路的待机功耗，此时，电路中各个节点的电位也都是不确定的，在GOA电路复机开始正常工作的时候，很可能会造成电路的失效。
发明内容
本发明的目的在于提供一种CMOS GOA电路，其不仅具有使各级扫描驱 动信号全部同时上升为高电位的功能，还能够在不采用复位模块的情况下避免扫描驱动信号持续的问题，减小GOA电路的面积，提高GOA电路的稳定性，避免GOA电路开始正常工作时的失效风险。
为实现上述目的，本发明提供了一种CMOS GOA电路，包括级联的多个GOA单元；
设N为正整数，第N级GOA单元包括：输入控制模块、电性连接输入控制模块的锁存模块、电性连接锁存模块的信号处理模块、电性连接信号处理模块的输出缓冲模块、及电性连接锁存模块与信号处理模块的存储电容；
所述输入控制模块接入上一级第N-1级GOA单元的级传信号、第一时钟信号、全局信号、恒压高电位信号、及恒压低电位信号；该输入控制模块包括第一或非门与第二或非门；所述第一或非门的第一输入端接入上一级第N-1级GOA单元的级传信号、第二输入端接入全局信号，输出端输出上一级第N-1级GOA单元的级传信号与全局信号的或非逻辑处理结果；所述第二或非门的第一输入端接入第一时钟信号、第二输入端接入全局信号，输出端将第一时钟信号与全局信号的或非逻辑处理结果作为第一反相时钟信号输出；所述输入控制模块用于将上一级第N-1级GOA单元的级传信号与全局信号的或非逻辑处理结果反相得到反相级传信号，并将反相级传信号输入锁存模块；
所述锁存模块包括一第一反相器，所述第一反相器的输入端输入反相级传信号，输出端输出级传信号；所述锁存模块用于对级传信号进行锁存；
所述信号处理模块接入级传信号、第二时钟信号、恒压高电位信号、恒压低电位信号、及全局信号，用于对第二时钟信号与级传信号做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号；对第二时钟信号与级传信号做与逻辑处理的结果和全局信号进行或非逻辑处理，实现全局信号控制各级扫描驱动信号全部同时上升为高电位；
所述输出缓冲模块包括依次串联的多个第二反相器，用于输出扫描驱动信号并增加扫描驱动信号的驱动能力；
所述存储电容的一端电性连接级传信号，另一端接地，用于存储级传信号的电位；
所述全局信号包含单个脉冲，其为高电位时，控制各级扫描驱动信号全部同时上升为高电位，同时控制所述第一或非门与第二或非门均输出低电位， 从而控制反相级传信号为高电位，再通过所述锁存模块内的第一反相器拉低各级级传信号的电位，对各级级传信号进行清零复位。
所述输入控制模块还包括依次串联的第一P型TFT、第二P型TFT、第三N型TFT、与第四N型TFT；所述第一P型TFT的栅极接入第一反相时钟信号、源极接入恒压高电位信号；所述第二P型TFT与第三N型TFT的栅极均连接所述第一或非门的输出端；所述第二P型TFT与第三N型TFT的漏极相互连接，输出反相级传信号；所述第四N型TFT的栅极接入第一时钟信号、源极接入恒压低电位信号；
所述锁存模块还包括依次串联的第五P型TFT、第六P型TFT、第七N型TFT、与第八N型TFT；所述第五P型TFT的栅极接入第一时钟信号、源极接入恒压高电位信号；所述第六P型TFT与第七N型TFT的栅极均接入级传信号；所述第六P型TFT与第七N型TFT的漏极相互连接，并电性连接所述第二P型TFT与第三N型TFT的漏极；所述第八N型TFT的栅极接入第一反相时钟信号、源极接入恒压低电位信号；
所述信号处理模块包括：第九P型TFT，所述第九P型TFT的栅极接入全局信号，源极接入恒压高电位信号；第十P型TFT，所述第十P型TFT的栅极接入级传信号，源极电性连接于第九P型TFT的漏极，漏极电性连接于节点；第十一P型TFT，所述第十一P型TFT的栅极接入第二时钟信号，源极电性连接于第九P型TFT的漏极，漏极电性连接于节点；第十二N型TFT，所述第十二N型TFT的栅极接入级传信号，漏极电性连接于节点；第十三N型TFT，所述第十三N型TFT的栅极接入第二时钟信号，漏极电性连接于所述第十二N型TFT的源极，源极接入恒压低电位信号；第十四N型TFT，所述第十四N型TFT的栅极接入全局信号，源极接入恒压低电位信号，漏极电性连接于节点。
所述输出缓冲模块包括依次串联的三个第二反相器，最靠近信号处理模块的第二反相器的输入端电性连接所述节点，最远离信号处理模块的第二反相器的输出端输出扫描驱动信号。
所述第一反相器由一第十五P型TFT串联一第十六N型TFT构成，所述第十五P型TFT与第十六N型TFT的栅极相互电性连接构成该第一反相器的输入端并输入反相级传信号，所述第十五P型TFT的源极接入恒压高电位信号，所述第十六N型TFT的源极接入恒压低电位信号，所述第十五P型TFT与第十六N 型TFT的漏极相互电性连接构成该第一反相器的输出端并输出级传信号。
所述第二反相器由一第十七P型TFT串联一第十八N型TFT构成，所述第十七P型TFT与第十八N型TFT的栅极相互电性连接构成该第二反相器的输入端，所述第十七P型TFT的源极接入恒压高电位信号，所述第十八N型TFT的源极接入恒压低电位信号，所述第十七P型TFT与第十八N型TFT的漏极相互电性连接构成该第二反相器的输出端；前一个第二反相器的输出端电性连接后一个第二反相器的输入端。
所述第一或非门包括第十九P型TFT、第二十P型TFT、第二十一N型TFT、及第二十二N型TFT；所述第二十P型TFT与第二十一N型TFT的栅极相互电性连接构成该第一或非门的第一输入端并接入上一级第N-1级GOA单元的级传信号；所述第十九P型TFT与第二十二N型TFT的栅极相互电性连接构成该第一或非门的第二输入端并接入全局信号；所述第十九P型TFT的源极接入恒压高电位信号，漏极电性连接第二十P型TFT的源极；所述第二十一N型TFT与第二十二N型TFT的源极均接入恒压低电位信号；所述第二十P型TFT第二十一N型TFT、及第二十二N型TFT的漏极相互电性连接构成该第一或非门的输出端并输出上一级第N-1级GOA单元的级传信号与全局信号的或非逻辑处理结果。
所述第二或非门包括二十三P型TFT、第二十四P型TFT、第二十五N型TFT、及第二十六N型TFT；所述第二十四P型TFT与第二十五N型TFT的栅极相互电性连接构成该第二或非门的第一输入端并接入第一时钟信号；所述第二十三P型TFT与第二十六N型TFT的栅极相互电性连接构成该第二或非门的第二输入端并接入全局信号；所述第二十三P型TFT的源极接入恒压高电位信号，漏极电性连接第二十四P型TFT的源极；所述第二十五N型TFT与第二十六N型TFT的源极均接入恒压低电位信号；所述第二十四P型TFT、第二十五N型TFT、及第二十六N型TFT的漏极相互电性连接构成该第二或非门的输出端并输出第一反相时钟信号。
在第一级GOA单元中，所述第一或非门的第一输入端接入电路启动信号。
本发明的有益效果：本发明提供的一种CMOS GOA电路，在输入控制模块中设置第一或非门与第二或非门，将第一或非门的两输入端分别接入上一级GOA单元的级传信号与全局信号，将第二或非门的两输入端分别接入第一 时钟信号与全局信号，当全局信号为高电位时，控制各级扫描驱动信号全部同时上升为高电位，同时控制所述第一或非门与第二或非门均输出低电位，从而控制反相级传信号为高电位，再通过锁存模块内的第一反相器拉低各级级传信号的电位，对各级级传信号进行清零复位，与现有技术相比，不需要单独设置复位模块，省去了附加的元件、走线、与复位信号，减小了GOA电路的面积；此外，通过设置存储电容在各级扫描驱动信号全部同时上升为高电位时对级传信号的低电位进行存储，然后利用存储电容所存储的低电位对各级扫描驱动信号进行复位，使得各级扫描驱动信号保持低电位，提高了GOA电路的稳定性，避免GOA电路开始正常工作时的失效风险。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为一种现有的CMOS GOA电路的电路图；
图2为本发明的CMOS GOA电路的电路图；
图3为本发明的CMOS GOA电路的第一级GOA单元的电路图；
图4为本发明的CMOS GOA电路的工作时序图；
图5为本发明的CMOS GOA电路的输入控制模块中第一或非门的具体电路结构示意图；
图6为本发明的CMOS GOA电路的输入控制模块中第二或非门的具体电路结构示意图；
图7为本发明的CMOS GOA电路的锁存模块中第一反相器的具体电路结构示意图；
图8为本发明的CMOS GOA电路的输出缓冲模块中依次串联的三个第二反相器的具体电路结构示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请同时参阅图2与图4，本发明提供一种CMOS GOA电路，包括级联的多个GOA单元，每一级GOA单元均采用多个N型TFT与多个P型TFT，且各个TFT均为低温多晶硅半导体薄膜晶体管。设N为正整数，第N级GOA单元包括：输入控制模块1、电性连接输入控制模块1的锁存模块3、电性连接锁存模块3的信号处理模块4、电性连接信号处理模块4的输出缓冲模块5、及电性连接锁存模块3与信号处理模块4的存储电容7。
所述输入控制模块1接入上一级第N-1级GOA单元的级传信号Q(N-1)、第一时钟信号CK1、全局信号Gas、恒压高电位信号VGH、及恒压低电位信号VGL。该输入控制模块1包括第一或非门Y1与第二或非门Y2；所述第一或非门Y1的第一输入端A接入上一级第N-1级GOA单元的级传信号Q(N-1)、第二输入端B接入全局信号Gas，输出端D输出上一级第N-1级GOA单元的级传信号Q(N-1)与全局信号Gas的或非逻辑处理结果；所述第二或非门Y2的第一输入端A’接入第一时钟信号CK1、第二输入端B’接入全局信号Gas，输出端D’将第一时钟信号CK1与全局信号Gas的或非逻辑处理结果作为第一反相时钟信号XCK1输出。所述输入控制模块1用于将上一级第N-1级GOA单元的级传信号Q(N-1)与全局信号Gas的或非逻辑处理结果反相得到反相级传信号XQ(N)，并将反相级传信号XQ(N)输入锁存模块3。具体地，所述输入控制模块1还包括依次串联的第一P型TFT T1、第二P型TFT T2、第三N型TFT T3、与第四N型TFT T4：所述第一P型TFT T1的栅极接入第一反相时钟信号XCK1、源极接入恒压高电位信号VGH；所述第二P型TFT T2与第三N型TFT T3的栅极均连接所述第一或非门Y1的输出端D；所述第二P型TFT T2与第三N型TFT T3的漏极相互连接，输出反相级传信号XQ(N)；所述第四N型TFT T4的栅极接入第一时钟信号CK1、源极接入恒压低电位信号VGL。
进一步地，所述第一或非门Y1的具体电路结构如图5所示，包括第十九P型TFTT19、第二十P型TFT T20、第二十一N型TFT T21、及第二十二N型TFT T22；所述第二十P型TFTT20与第二十一N型TFT T21的栅极相互电性连接构成该第一或非门Y1的第一输入端A并接入上一级第N-1级GOA单元的级传信 号Q(N-1)；所述第十九P型TFT T19与第二十二N型TFTT22的栅极相互电性连接构成该第一或非门Y1的第二输入端B并接入全局信号Gas；所述第十九P型TFT T19的源极接入恒压高电位信号VGH，漏极电性连接第二十P型TFT T20的源极；所述第二十一N型TFT T21与第二十二N型TFT T22的源极均接入恒压低电位信号VGL；所述第二十P型TFT T20、第二十一N型TFT T21、及第二十二N型TFT T22的漏极相互电性连接构成该第一或非门Y1的输出端D并输出上一级第N-1级GOA单元的级传信号Q(N-1)与全局信号Gas的或非逻辑处理结果。
所述第二或非门Y2的具体电路结构如图6所示，包括二十三P型TFT T23、第二十四P型TFT T24、第二十五N型TFT T25、及第二十六N型TFT T26；所述第二十四P型TFT T24与第二十五N型TFT T25的栅极相互电性连接构成该第二或非门Y2的第一输入端A’并接入第一时钟信号CK1；所述第二十三P型TFT T23与第二十六N型TFT T26的栅极相互电性连接构成该第二或非门Y2的第二输入端B’并接入全局信号Gas；所述第二十三P型TFT T23的源极接入恒压高电位信号VGH，漏极电性连接第二十四P型TFT T24的源极；所述第二十五N型TFTT25与第二十六N型TFT T26的源极均接入恒压低电位信号VGL；所述第二十四P型TFT T24、第二十五N型TFT T25、及第二十六N型TFT T26的漏极相互电性连接构成该第二或非门Y2的输出端D’并输出第一反相时钟信号XCK1。
对于或非门来说，只要两个输入信号中至少一个输入信号为高电位时，经过或非逻辑处理，输出信号即为低电位。举例说明如下：若第一或非门Y1的第二输入端B接入的全局信号Gas为低电位，则在第一或非门Y1的第一输入端A接入的上一级第N-1级GOA单元的级传信号Q(N-1)为高电位的情况下，第一或非门Y1的输出端D输出低电位，在第一或非门Y1的第一输入端A接入的上一级第N-1级GOA单元的级传信号Q(N-1)为低电位的情况下，第一或非门Y1的输出端D输出高电位；若第一或非门Y1的第二输入端B接入的全局信号Gas为高电位，则无论第一或非门Y1的第一输入端A接入的上一级第N-1级GOA单元的级传信号Q(N-1)处于什么电位，第一或非门Y1的输出端D均输出低电位。若第二或非门Y2的第二输入端B’接入的全局信号Gas为低电位，则在第二或非门Y2的第一输入端A’接入的第一时钟信号CK1为高电位的情况 下，第二或非门Y2的输出端D’输出的第一反相时钟信号XCK1为低电位，在第二或非门Y2的第一输入端A’接入的第一时钟信号CK1为低电位的情况下，第二或非门Y2的输出端D’输出的第一反相时钟信号XCK1为高电位；若第二或非门Y2的第二输入端B’接入的全局信号Gas为高电位，则无论第二或非门Y2的第一输入端A’接入的第一时钟信号CK1处于什么电位，第二或非门Y2的输出端D’输出的第一反相时钟信号XCK1均为低电位。在第一或非门Y1输出高电位、第一时钟信号CK1为高电位的情况下，第三N型TFT T3与第四N型TFT T4导通，由第三N型TFT T3的漏极输出低电位的反相级传信号XQ(N)；在第一或非门Y1输出低电位、第一反相时钟信号XCK1为低电位的情况下，第一P型TFT T1与第二P型TFT T2导通，由第二P型TFT T2的漏极输出高电位的反相级传信号XQ(N)。
所述锁存模块3包括一第一反相器F1，所述第一反相器F1的输入端K输入反相级传信号XQ(N)，输出端L输出级传信号(Q(N))。所述锁存模块3还包括依次串联的第五P型TFTT5、第六P型TFT T6、第七N型TFT T7、与第八N型TFT T8；所述第五P型TFT T5的栅极接入第一时钟信号CK1、源极接入恒压高电位信号VGH；所述第六P型TFT T6与第七N型TFT T7的栅极均接入级传信号Q(N)；所述第六P型TFT T6与第七N型TFT T7的漏极相互连接，并电性连接所述第二P型TFT T2与第三N型TFT T3的漏极；所述第八N型TFT T8的栅极接入第一反相时钟信号XCK1、源极接入恒压低电位信号VGL。所述第一反相器F1的具体电路结构如图7所示，由一第十五P型TFT T15串联一第十六N型TFT T16构成，所述第十五P型TFT T15与第十六N型TFT T16的栅极相互电性连接构成该第一反相器F1的输入端K并输入反相级传信号XQ(N)，所述第十五P型TFT T15的源极接入恒压高电位信号VGH，所述第十六N型TFT T16的源极接入恒压低电位信号VGL，所述第十五P型TFT T15与第十六N型TFT T16的漏极相互电性连接构成该第一反相器F1的输出端L并输出级传信号Q(N)。对于反相器来说，在其输入信号为高电位时，输出信号为低电位，而在其输入信号为低电位时，输出信号为高电位。在第一时钟信号CK1转变为低电位时，若级传信号Q(N)为高电位，则第七N型TFT T7与受第一反相时钟信号XCK1控制的第八N型TFT T8导通，由第七N型TFT T7的漏极输出低电位，即保持反相级传信号XQ(N)为低电位，所述第一反相器F1输出的级传信号Q (N)仍为高电位，实现了对级传信号Q(N)的锁存；若级传信号Q(N)为低电位，则第六P型TFT T6与受第一时钟信号CK1控制的第五P型TFT T5导通，由第六P型TFT T6的漏极输出高电位，即保持反相级传信号XQ(N)为高电位，所述第一反相器F1输出的级传信号Q(N)仍为低电位，实现了对级传信号Q(N)的锁存。
所述信号处理模块4接入级传信号Q(N)、第二时钟信号CK2、恒压高电位信号VGH、恒压低电位信号VGL、及全局信号Gas，用于对第二时钟信号CK2与级传信号Q(N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号G(N)；对第二时钟信号CK2与级传信号Q(N)做与逻辑处理的结果和全局信号Gas进行或非逻辑处理，实现全局信号Gas控制各级扫描驱动信号G(N)全部同时上升为高电位。具体地，所述信号处理模块4包括：第九P型TFT T9，所述第九P型TFTT9的栅极接入全局信号Gas，源极接入恒压高电位信号VGH；第十P型TFT T10，所述第十P型TFT T10的栅极接入级传信号Q(N)，源极电性连接于第九P型TFT T9的漏极，漏极电性连接于节点A(N)；第十一P型TFT T11，所述第十一P型TFT T11的栅极接入第二时钟信号CK2，源极电性连接于第九P型TFT T9的漏极，漏极电性连接于节点A(N)；第十二N型TFTT12，所述第十二N型TFT T12的栅极接入级传信号Q(N)，漏极电性连接于节点A(N)；第十三N型TFT T13，所述第十三N型TFT T13的栅极接入第二时钟信号CK2，漏极电性连接于所述第十二N型TFT T12的源极，源极接入恒压低电位信号VGL；第十四N型TFT T14，所述第十四N型TFT T14的栅极接入全局信号Gas，源极接入恒压低电位信号VGL，漏极电性连接于节点A(N)。进一步地，当全局信号Gas为低电位时：在第二时钟信号CK2与级传信号Q(N)均为高电位的情况下，第十二N型TFT T12与第十三N型TFT T13导通，节点A(N)的电位为低电位；在第二时钟信号CK2与级传信号Q(N)均为低电位的情况下，第九P型TFTT9、第十P型TFT T10、与第十一P型TFTT11导通，节点A(N)的电位为高电位。而当全局信号Gas为高电位时，不管第二时钟信号CK2与级传信号Q(N)处于什么电位，第十四N型TFT T14导通，节点A(N)的电位为低电位。
所述输出缓冲模块5包括依次串联的多个第二反相器F2，用于输出扫描驱动信号G(N)并增加扫描驱动信号G(N)的驱动能力。优选的，所述输出 缓冲模块5包括依次串联的三个第二反相器F2，如图8所示，所述第二反相器F2由一第十七P型TFT T17串联一第十八N型TFT T18构成，所述第十七P型TFT T17与第十八N型TFT T18的栅极相互电性连接构成该第二反相器F2的输入端K’，所述第十七P型TFT T17的源极接入恒压高电位信号VGH，所述第十八N型TFT T18的源极接入恒压低电位信号VGL，所述第十七P型TFT T17与第十八N型TFTT18的漏极相互电性连接构成该第二反相器F2的输出端L’；最靠近信号处理模块4的第二反相器F2的输入端K’电性连接所述节点A(N)，最远离信号处理模块4的第二反相器F2的输出端L’输出扫描驱动信号G(N)，前一个第二反相器F2的输出端L’电性连接后一个第二反相器F2的输入端K’。当节点A(N)的电位为低电位时，经输出缓冲模块5内依次串联的三个第二反相器F2的反向作用，扫描驱动信号G(N)为高电位；当节点A(N)的电位为高电位时，经输出缓冲模块5内依次串联的三个第二反相器F2的反向作用，扫描驱动信号G(N)为低电位。
所述存储电容7的一端电性连接级传信号Q(N)，另一端接地，用于存储级传信号Q(N)的电位。
特别需要说明的是，所述全局信号Gas包含单个脉冲，且该单个脉冲在GOA电路正常工作之前触发。当所述全局信号Gas为高电位时，各级GOA单元电路中的第十四N型TFTT14导通，各级GOA单元电路中的节点A(N)的电位为低电位，经各级GOA单元电路中的输出缓冲模块5内依次串联的三个第二反相器F2的反向作用，各级扫描驱动信号G(N)全部同时上升为高电位；同时所述高电位的全局信号Gas控制所述第一或非门Y1与第二或非门Y2均输出低电位，第一P型TFT T1与第二P型TFT T2导通，由第二P型TFT T2的漏极输出高电位的反相级传信号XQ(N)，再通过所述锁存模块3内的第一反相器F1拉低各级级传信号Q(N)的电位，对各级级传信号Q(N)进行清零复位，此时，存储电容7对级传信号Q(N)的低电位进行存储。在使各级扫描驱动信号G(N)全部同时上升为高电位的功能作用完毕之后，全局信号Gas转变为低电位，由于存储电容7存储了低电位，第九P型TFT T9与第十P型TFT T10导通，节点A(N)的电位转变为高电位，经各级GOA单元电路中的输出缓冲模块5内依次串联的三个第二反相器F2的反向作用，各级扫描驱动信号G(N)全部同时转变为低电位，避免了扫描驱动信号持续的问题。之后，CMOS GOA 电路正常工作。
与现有技术相比，上述CMOS GOA电路，不需要单独设置复位模块，省去了附加的元件、走线、与复位信号，减小了GOA电路的面积，简化了信号的复杂度，利于窄边框面板的设计。另外，通过设置存储电容7在各级扫描驱动信号G(N)全部同时上升为高电位时对级传信号Q(N)的低电位进行存储，然后利用存储电容7所存储的低电位对各级扫描驱动信号G(N)进行复位，使得各级扫描驱动信号G(N)保持低电位，提高了GOA电路的稳定性，避免GOA电路开始正常工作时的失效风险。
值得一提的是，当所述全局信号Gas为高电位时，所述第一时钟信号CK1与第二时钟信号CK2均可处于高阻态。所述全局信号Gas由高电位转变为低电位后，所述第一时钟信号CK1比第二时钟信号CK2提前一个脉宽。
特别地，如图3所示，在第一级GOA单元中，所述第一或非门Y1的第一输入端A接入电路启动信号STV。结合图3与图4，当CMOS GOA开始电路正常工作时，全局信号Gas为低电位，电路启动信号STV为低电位，第一时钟信号CK1为高电位，第一或非门Y1输出高电位，第二或非门Y2输出低电位，第三N型TFT T3与第四N型TFT T4导通，由第三N型TFT T3的漏极输出低电位的反相级传信号XQ(1)；所述锁存模块3的第一反相器F1输出的级传信号Q(1)为高电位，且在第一时钟信号CK1转变为低电位后，仍锁存级传信号Q(1)的高电位；随着第二时钟信号CK2为高电位，第十二N型TFT T12与第十三N型TFT T13导通，节点A(1)的电位为低电位；经输出缓冲模块5内依次串联的三个第二反相器F2的反向作用，扫描驱动信号G(1)为高电位。之后，第二级GOA单元接收第一级GOA单元的级传信号Q(1)进行扫描驱动，以此类推，直至最后一级GOA单元完成扫描驱动。
综上所述，本发明的CMOS GOA电路，在输入控制模块中设置第一或非门与第二或非门，将第一或非门的两输入端分别接入上一级GOA单元的级传信号与全局信号，将第二或非门的两输入端分别接入第一时钟信号与全局信号，当全局信号为高电位时，控制各级扫描驱动信号全部同时上升为高电位，同时控制所述第一或非门与第二或非门均输出低电位，从而控制反相级传信号为高电位，再通过锁存模块内的第一反相器拉低各级级传信号的电位，对各级级传信号进行清零复位，与现有技术相比，不需要单独设置复位模块，省去了 附加的元件、走线、与复位信号，减小了GOA电路的面积；此外，通过设置存储电容在各级扫描驱动信号全部同时上升为高电位时对级传信号的低电位进行存储，然后利用存储电容所存储的低电位对各级扫描驱动信号进行复位，使得各级扫描驱动信号保持低电位，提高了GOA电路的稳定性，避免GOA电路开始正常工作时的失效风险。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (8)

1.一种CMOS GOA电路，其特征在于，包括级联的多个GOA单元；
设N为正整数，第N级GOA单元包括：输入控制模块(1)、电性连接输入控制模块(1)的锁存模块(3)、电性连接锁存模块(3)的信号处理模块(4)、电性连接信号处理模块(4)的输出缓冲模块(5)、及电性连接锁存模块(3)与信号处理模块(4)的存储电容(7)；
除第一级GOA单元外，在第N级GOA单元中：
所述输入控制模块(1)接入上一级第N-1级GOA单元的级传信号(Q(N-1))、第一时钟信号(CK1)、全局信号(Gas)、恒压高电位信号(VGH)、及恒压低电位信号(VGL)；该输入控制模块(1)包括第一或非门(Y1)与第二或非门(Y2)；所述第一或非门(Y1)的第一输入端(A)接入上一级第N-1级GOA单元的级传信号(Q(N-1))、第二输入端(B)接入全局信号(Gas)，输出端(D)输出上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果；所述第二或非门(Y2)的第一输入端(A’)接入第一时钟信号(CK1)、第二输入端(B’)接入全局信号(Gas)，输出端(D’)将第一时钟信号(CK1)与全局信号(Gas)的或非逻辑处理结果作为第一反相时钟信号(XCK1)输出；所述输入控制模块(1)用于将上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果反相得到反相级传信号(XQ(N))，并将反相级传信号(XQ(N))输入锁存模块(3)；
在第N级GOA单元中：
所述锁存模块(3)包括一第一反相器(F1)，所述第一反相器(F1)的输入端(K)输入反相级传信号(XQ(N))，输出端(L)输出级传信号(Q(N))；所述锁存模块(3)用于对级传信号(Q(N))进行锁存；
所述信号处理模块(4)接入级传信号(Q(N))、第二时钟信号(CK2)、恒压高电位信号(VGH)、恒压低电位信号(VGL)、及全局信号(Gas)，用于对第二时钟信号(CK2)与级传信号(Q(N))做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号(G(N))；对第二时钟信号(CK2)与级传信号(Q(N))做与逻辑处理的结果和全局信号(Gas)进行或非逻辑处理，实现全局信号(Gas)控制各级扫描驱动信号(G(N))全部同时上升为高电位；
所述输出缓冲模块(5)包括依次串联的多个第二反相器(F2)，用于输出扫描驱动信号(G(N))并增加扫描驱动信号(G(N))的驱动能力；
所述存储电容(7)的一端电性连接级传信号(Q(N))，另一端接地，用于存储级传信号(Q(N))的电位；
所述全局信号(Gas)包含单个脉冲，其为高电位时，控制各级扫描驱动信号(G(N))全部同时上升为高电位，同时控制所述第一或非门(Y1)与第二或非门(Y2)均输出低电位，从而控制反相级传信号(XQ(N))为高电位，再通过所述锁存模块(3)内的第一反相器(F1)拉低各级级传信号(Q(N))的电位，对各级级传信号(Q(N))进行清零复位。
2.如权利要求1所述的CMOS GOA电路，其特征在于，除第一级GOA单元外，在第N级GOA单元中：
所述输入控制模块(1)还包括依次串联的第一P型TFT(T1)、第二P型TFT(T2)、第三N型TFT(T3)、与第四N型TFT(T4)；所述第一P型TFT(T1)的栅极接入第一反相时钟信号(XCK1)、源极接入恒压高电位信号(VGH)；所述第二P型TFT(T2)与第三N型TFT(T3)的栅极均连接所述第一或非门(Y1)的输出端(D)；所述第二P型TFT(T2)与第三N型TFT(T3)的漏极相互连接，输出反相级传信号(XQ(N))；所述第四N型TFT(T4)的栅极接入第一时钟信号(CK1)、源极接入恒压低电位信号(VGL)；
在第N级GOA单元中：
所述锁存模块(3)还包括依次串联的第五P型TFT(T5)、第六P型TFT(T6)、第七N型TFT(T7)、与第八N型TFT(T8)；所述第五P型TFT(T5)的栅极接入第一时钟信号(CK1)、源极接入恒压高电位信号(VGH)；所述第六P型TFT(T6)与第七N型TFT(T7)的栅极均接入级传信号(Q(N))；所述第六P型TFT(T6)与第七N型TFT(T7)的漏极相互连接，并电性连接所述第二P型TFT(T2)与第三N型TFT(T3)的漏极；所述第八N型TFT(T8)的栅极接入第一反相时钟信号(XCK1)、源极接入恒压低电位信号(VGL)；
所述信号处理模块(4)包括：第九P型TFT(T9)，所述第九P型TFT(T9)的栅极接入全局信号(Gas)，源极接入恒压高电位信号(VGH)；第十P型TFT(T10)，所述第十P型TFT(T10)的栅极接入级传信号(Q(N))，源极电性连接于第九P型TFT(T9)的漏极，漏极电性连接于节点(A(N))；第十一P型TFT(T11)，所述第十一P型TFT(T11)的栅极接入第二时钟信号(CK2)，源极电性连接于第九P型TFT(T9)的漏极，漏极电性连接于节点(A(N))；第十二N型TFT(T12)，所述第十二N型TFT(T12)的栅极接入级传信号(Q(N))，漏极电性连接于节点(A(N))；第十三N型TFT(T13)，所述第十三N型TFT(T13)的栅极接入第二时钟信号(CK2)，漏极电性连接于所述第十二N型TFT(T12)的源极，源极接入恒压低电位信号(VGL)；第十四N型TFT(T14)，所述第十四N型TFT(T14)的栅极接入全局信号(Gas)，源极接入恒压低电位信号(VGL)，漏极电性连接于节点(A(N))。
3.如权利要求2所述的CMOS GOA电路，其特征在于，在第N级GOA单元中：
所述输出缓冲模块(5)包括依次串联的三个第二反相器(F2)，最靠近信号处理模块(4)的第二反相器(F2)的输入端(K’)电性连接所述节点(A(N))，最远离信号处理模块(4)的第二反相器(F2)的输出端(L’)输出扫描驱动信号(G(N))。
4.如权利要求1所述的CMOS GOA电路，其特征在于，所述第一反相器(F1)由一第十五P型TFT(T15)串联一第十六N型TFT(T16)构成，所述第十五P型TFT(T15)与第十六N型TFT(T16)的栅极相互电性连接构成该第一反相器(F1)的输入端(K)并输入反相级传信号(XQ(N))，所述第十五P型TFT(T15)的源极接入恒压高电位信号(VGH)，所述第十六N型TFT(T16)的源极接入恒压低电位信号(VGL)，所述第十五P型TFT(T15)与第十六N型TFT(T16)的漏极相互电性连接构成该第一反相器(F1)的输出端(L)并输出级传信号(Q(N))。
5.如权利要求3所述的CMOS GOA电路，其特征在于，所述第二反相器(F2)由一第十七P型TFT(T17)串联一第十八N型TFT(T18)构成，所述第十七P型TFT(T17)与第十八N型TFT(T18)的栅极相互电性连接构成该第二反相器(F2)的输入端(K’)，所述第十七P型TFT(T17)的源极接入恒压高电位信号(VGH)，所述第十八N型TFT(T18)的源极接入恒压低电位信号(VGL)，所述第十七P型TFT(T17)与第十八N型TFT(T18)的漏极相互电性连接构成该第二反相器(F2)的输出端(L’)；前一个第二反相器(F2)的输出端(L’)电性连接后一个第二反相器(F2)的输入端(K’)。
6.如权利要求1所述的CMOS GOA电路，其特征在于，所述第一或非门(Y1)包括第十九P型TFT(T19)、第二十P型TFT(T20)、第二十一N型TFT(T21)、及第二十二N型TFT(T22)；所述第二十P型TFT(T20)与第二十一N型TFT(T21)的栅极相互电性连接构成该第一或非门(Y1)的第一输入端(A)并接入上一级第N-1级GOA单元的级传信号(Q(N-1))；所述第十九P型TFT(T19)与第二十二N型TFT(T22)的栅极相互电性连接构成该第一或非门(Y1)的第二输入端(B)并接入全局信号(Gas)；所述第十九P型TFT(T19)的源极接入恒压高电位信号(VGH)，漏极电性连接第二十P型TFT(T20)的源极；所述第二十一N型TFT(T21)与第二十二N型TFT(T22)的源极均接入恒压低电位信号(VGL)；所述第二十P型TFT(T20)、第二十一N型TFT(T21)、及第二十二N型TFT(T22)的漏极相互电性连接构成该第一或非门(Y1)的输出端(D)并输出上一级第N-1级GOA单元的级传信号(Q(N-1))与全局信号(Gas)的或非逻辑处理结果。
7.如权利要求1所述的CMOS GOA电路，其特征在于，所述第二或非门(Y2)包括第二十三P型TFT(T23)、第二十四P型TFT(T24)、第二十五N型TFT(T25)、及第二十六N型TFT(T26)；所述第二十四P型TFT(T24)与第二十五N型TFT(T25)的栅极相互电性连接构成该第二或非门(Y2)的第一输入端(A’)并接入第一时钟信号(CK1)；所述第二十三P型TFT(T23)与第二十六N型TFT(T26)的栅极相互电性连接构成该第二或非门(Y2)的第二输入端(B’)并接入全局信号(Gas)；所述第二十三P型TFT(T23)的源极接入恒压高电位信号(VGH)，漏极电性连接第二十四P型TFT(T24)的源极；所述第二十五N型TFT(T25)与第二十六N型TFT(T26)的源极均接入恒压低电位信号(VGL)；所述第二十四P型TFT(T24)、第二十五N型TFT(T25)、及第二十六N型TFT(T26)的漏极相互电性连接构成该第二或非门(Y2)的输出端(D’)并输出第一反相时钟信号(XCK1)。
8.如权利要求2所述的CMOS GOA电路，其特征在于，在第一级GOA单元中，所述输入控制模块(1)接入电路启动信号(STV)、第一时钟信号(CK1)、全局信号(Gas)、恒压高电位信号(VGH)、及恒压低电位信号(VGL)；该输入控制模块(1)包括第一或非门(Y1)与第二或非门(Y2)；所述第一或非门(Y1)的第一输入端(A)接入电路启动信号(STV)、第二输入端(B)接入全局信号(Gas)，输出端(D)输出电路启动信号(STV)与全局信号(Gas)的或非逻辑处理结果；所述第二或非门(Y2)的第一输入端(A’)接入第一时钟信号(CK1)、第二输入端(B’)接入全局信号(Gas)，输出端(D’)将第一时钟信号(CK1)与全局信号(Gas)的或非逻辑处理结果作为第一反相时钟信号(XCK1)输出；所述输入控制模块(1)用于将电路启动信号(STV)与全局信号(Gas)的或非逻辑处理结果反相得到第一级GOA单元的反相级传信号(XQ(1))，并将第一级GOA单元的反相级传信号(XQ(1))输入锁存模块(3)；
所述输入控制模块(1)还包括依次串联的第一P型TFT(T1)、第二P型TFT(T2)、第三N型TFT(T3)、与第四N型TFT(T4)；所述第一P型TFT(T1)的栅极接入第一反相时钟信号(XCK1)、源极接入恒压高电位信号(VGH)；所述第二P型TFT(T2)与第三N型TFT(T3)的栅极均连接所述第一或非门(Y1)的输出端(D)；所述第二P型TFT(T2)与第三N型TFT(T3)的漏极相互连接，输出第一级GOA单元的反相级传信号(XQ(1))；所述第四N型TFT(T4)的栅极接入第一时钟信号(CK1)、源极接入恒压低电位信号(VGL)。
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