JP3871676B2 - Lsi検査方法および装置、並びにlsiテスタ - Google Patents
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Description
【0001】
(技術分野)
本発明は、高速インターフェースを搭載したLSIの検査に関する。
【0002】
(背景技術)
従来、IEEE1394やUSB等の高速インターフェース搭載LSIを検査する際、LSIへ入力する高速信号を直接LSIテスタから供給し、さらにLSIから出力される高速信号を直接LSIテスタへ取り込み、検査を行っていた(例えば、特許第3058130号公報参照)。
【0003】
図9は従来のLSI検査システムの構成を示す図である。図9において、テストボード52上に置かれた検査対象LSI20内の、高速インターフェース機能を有する物理層部21について、検査を行うものとする。
【0004】
物理層部21の受信検査を行うときは、LSIテスタ53から物理層部21へ直接、高速信号を送信する。物理層部21は受信した高速信号をデシリアライズ等の手法によって低速信号に変換し、低速にインターフェースする論理層部22を介してLSIテスタ53に供給する。LSIテスタ53は、受信した低速信号を基に良否判定を行う。また、物理層部21の送信検査を行うときは、LSIテスタ53から論理層部22を介して物理層部21へ、低速信号を供給する。物理層部21は受信した低速信号をシリアライズ等の手法によって高速信号に変換し、これをLSIテスタ53に送信する。LSIテスタ53は、受信した高速信号を基に良否判定を行う。
【0005】
(解決課題)
ところが、上述の従来技術によると、高速インターフェースLSIの検査を行うために、高速信号でのインターフェースを可能とする高速LSIテスタが必要となる。一般に、高速LSIテスタは、低速信号でインターフェースする低速LSIテスタに比べて高額であり、したがって、検査コストを上昇させるという問題があった。
【0006】
また、低速LSIテスタでの検査を実現するために、検査対象LSI自体に、高速信号の発生回路、期待値比較回路、および検査制御回路などを内蔵させる手法も考えられる。ところがこの場合には、まず、検査対象LSIに内蔵された高速動作する回路自身の検査が、困難となる。このため、その回路の検査が不十分であった場合、不良品を良品と誤判定してしまう可能性がある。また、LSI面積の増大に起因して、コスト上昇にもつながる、という問題がある。
【0007】
前記の問題に鑑み、本発明は、高速インターフェースLSIに対して、検査コストが低く、かつ、高い検査保証レベルが得られる検査を実現することを課題とする。
【0008】
(発明の開示)
本発明は、従来の構成において、LSIテスタと検査対象LSIとが高速にインターフェースしていた間に、物理層部と論理層部とを有するリファレンスデバイスを配置して、検査を行う。これにより、LSIテスタは高速でのインターフェースが不要となり、したがって、低速テスタによって、高速インターフェース搭載LSIを検査できるので、検査コスト上昇を防ぐことができる。また、リファレンスデバイスの良否確認は、検査毎に行う必要はなく、高周波計測器や高速LSIテスタによって少なくとも1度行えばよいので、検査保証レベルの高い検査を、簡単で確実に、実現できる。
【0009】
具体的には本発明は、高速インターフェース機能を含む物理層部を有する検査対象LSIについて、検査を行うLSI検査方法として、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスが搭載されており、かつ、LSIテスタとのインターフェースが可能なテストボードに前記検査対象LSIを搭載し、前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを電気的に接続し、前記LSIテスタから、前記第1のリファレンスデバイスおよび検査対象LSIに送受信設定を行うことによって、前記第1のリファレンスデバイスの物理層部と前記検査対象LSIの物理層部との間で高速通信を実行させ、前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの受信信号を読み出すものである。
【0010】
そして、前記本発明に係るLSI検査方法において、前記検査対象LSIは、当該検査対象LSIの物理層と接続され、低速インターフェース機能を含む論理層部を備えたものとし、前記LSIテスタは、前記送受信設定および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部および前記検査対象LSIの論理層部を介して行うのが好ましい。
【0011】
また、前記本発明に係るLSI検査方法において、前記テストボードは、前記検査対象LSIの物理層と接続され、低速インターフェース機能を含む論理層部を備えた第2のリファレンスデバイスが搭載されており、前記LSIテスタは、前記送受信設定および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部および前記第2のリファレンスデバイスの論理層部を介して行うのが好ましい。
【0012】
また、前記本発明に係るLSI検査方法において、前記第1のリファレンスデバイスと前記検査対象LSIとに、互いに異なる電源電圧を供給するのが好ましい。
【0013】
また、前記本発明に係るLSI検査方法において、前記送受信設定の前に、前記LSIテスタが、前記第1のリファレンスデバイスおよび検査対象LSIの内部状態の確認を行うのが好ましい。さらに、前記内部状態の確認を、前記第1のリファレンスデバイスおよび検査対象LSIの内部記憶部のデータを読み出すことによって、行うのが好ましい。あるいは、内部状態が所定時間内に所定の状態に収束しないとき、前記LSIテスタは前記検査対象LSIを不良と判定するのが好ましい。
【0014】
また、前記本発明に係るLSI検査方法において、前記受信信号の読み出しの前に、前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの通信完了を確認するのが好ましい。さらに、前記通信完了の確認を、前記第1のリファレンスデバイスまたは検査対象LSIの内部記憶部のデータを読み出すことによって、行うのが好ましい。
【0015】
また、本発明は、高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて検査を行うためのLSI検査装置として、LSIテスタとのインターフェースが可能で、かつ、前記検査対象LSIが搭載されるテストボードに、搭載可能に構成されており、かつ、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを、電気的に接続する接続手段とを備えたものである。
【0016】
そして、前記本発明に係るLSI検査装置は、前記検査対象LSIの物理層部と前記LSIテスタとの間に介在し、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えているのが好ましい。
【0017】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、前記物理層部を有する第1のリファレンスLSIと、前記論理層部を有する第2のリファレンスLSIとを備えているのが好ましい。
【0018】
また、前記本発明に係るLSI検査装置における接続手段は、前記第1のリファレンスデバイスと前記検査対象LSIとの間に形成された信号経路を分岐させる分岐手段を備えているのが好ましい。
【0019】
また、前記本発明に係るLSI検査装置は、前記検査対象LSIおよび第1のリファレンスデバイスに、前記LSIテスタの動作とは独立に、クロックを供給するクロック生成器を備えているのが好ましい。
【0020】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、良品であることが確認されたものであるのが好ましい。
【0021】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、保証スペックを満たす範囲で、最低レベルの性能を有するものであるのが好ましい。
【0022】
また、本発明は、高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて、検査を行うためのLSIテスタとして、前記検査対象LSIが搭載されるテストボードとインターフェース可能であり、かつ、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、前記第1のリファレンスデバイスの物理層部と電気的に接続され、前記テストボードとの間で高速通信を行うための高速インターフェースポートとを備えたものである。
【0023】
そして、前記本発明に係るLSIテスタは、前記テストボードとの間で低速通信を行うための低速インターフェースポートと、前記低速インターフェースポートと接続され、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えているのが好ましい。
【0024】
(発明を実施するための最良の形態)
以下、図面を参照しながら、本発明の実施の形態を説明する。なお、本願明細書において、「高速インターフェース」とは、具体的にはIEEE1394やUSB等を指し、通信速度としては数百Mbps程度以上のものをいう。また「低速インターフェース」とは、通信速度が数十Mbps程度以下のものをいう。
【0025】
(第1の実施形態)
図1は本発明の第1の実施形態に係るLSI検査システムの構成を示す。図1において、検査対象LSI20はLSI外部と高速にインターフェースする機能を含む物理層部21と、物理層部21と接続され、LSI外部と低速にインターフェースする機能を含む論理層部22とを備えている。例えばIEEE1394a−2000搭載LSIは、物理層部として、高速信号のドライバやレシーバ、シリアライザやデシリアライザ、アービトレーション回路などを備え、論理層部としては、リンク層、メモリやマイコンインターフェースなどを備えている。
【0026】
検査対象LSI20はLSIテスタ3とのインターフェースが可能なテストボード2に搭載されており、LSIテスタ3と検査対象LSI20とは、論理層部22へのアクセスに必要となるピンを介して、電気的に接続されている。また、テストボード2にはLSI検査装置1が搭載されている。LSI検査装置1は第1のリファレンスデバイスとしてのリファレンスLSI10を備えている。リファレンスLSI10はLSI外部と高速にインターフェースする物理層部11と、物理層部11と接続され、LSI外部と低速にインターフェースする機能を含む論理層部12とを備えている。この物理層部11が有する高速インターフェース機能は、検査対象LSI20の物理層部21が有する高速インターフェース機能と同等である。
【0027】
検査対象LSI20とリファレンスLSI10とは、高速にインターフェースする高速ピン同士の間が結線されている。この結線は、テストボード2上にパターン配線してもよいし、ケーブル配線してもよい。また、LSIテスタ3とリファレンスLSI10とは、論理層部12へのアクセスに必要となるピンを介して、電気的に接続されている。ここでは、本発明に係る第1のリファレンスデバイスが、1個のリファレンスLSI10によって構成されている。
【0028】
ここで、リファレンスLSI10は、高速インターフェースが測定可能なLSIテスタや高周波計測器等によって、あらかじめ良品であることが確認されているものとする。また、検査対象LSI20とリファレンスLSI10とは、同一構成であってもよい。さらに、検査対象LSI20およびリファレンスLSI10への電力供給はLSIテスタ3から行うものとする。
【0029】
図2はLSIテスタ3の動作を示すフローチャートである。図2に従って、本実施形態における検査対象LSI20の検査方法を説明する。
【0030】
まず物理層部21の送信検査について説明する。LSIテスタ3は、検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し(S11)、クロック信号を供給し(S12)、リセット信号を入れる(S13)。その後、LSIテスタ3から、検査対象LSI20の論理層部22、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ、送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。
【0031】
リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。LSIテスタ3は論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0032】
次に物理層部21の受信検査について説明する。LSIテスタ3の動作は図2のとおりであるが、送信検査時とは、制御対象が異なる。LSIテスタ3は、リファレンスLSI10および検査対象LSI20に所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。その後、LSIテスタ3から論理層部22および論理層部12へ低速信号によってアクセスし、それぞれ受信設定、送信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI20の物理層部21へ、高速信号による送信が行われる。
【0033】
検査対象LSI20の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。LSIテスタ3は論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0034】
以上のように本実施形態によると、検査対象LSI20の、高速信号でインターフェースする物理層部21の送受信検査が、LSIテスタ3とテストボート2との間の低速信号の通信によって、実現できる。またこのとき、論理層部22の検査も併せて実現されている。すなわち、高速インターフェースLSIの量産検査が、低速インターフェースの安価なLSIテスタと、テストボード上に配置した単純な構成のLSI検査装置のみによって実現できるので、検査コスト上昇を防ぐことができる。
【0035】
本発明は、IEEE1394やUSBの物理層の検査に適用できる。例えばIEEE1394a−2000搭載LSIでは、高速インターフェースの通信速度は400Mbps程度であり、低速インターフェースの通信速度は25Mpbs程度である。したがって、本発明によって、400Mbpsでインターフェース可能な高価なLSIテスタを使用することなく、25Mbps程度でインターフェース可能な安価なLSIテスタによって量産検査が実現できる。
【0036】
図3は本実施形態に係るLSI検査システムの具体的な構成の一例を示す図である。図3では、リファレンスLSI10が搭載されたLSI検査装置1は、支柱47を用いてテストボード2に固定されている。そして、リファレンスLSI10の物理層部11と検査対象LSI20の物理層部21とは、接続手段としてのケーブル41およびコネクタ42,43を介して、接続されている。また、リファレンスLSI10の論理層部12は、ケーブル44およびコネクタ45,46を介して、LSIテスタ3と接続されている。
【0037】
(第2の実施形態)
図4は本発明の第2の実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図4では、検査対象LSI25には論理層部が搭載されておらず、物理層部26のみが搭載されている。また、LSI検査装置1Aは、第1の実施形態で説明したリファレンスLSI10に加えて、低速インターフェース機能を含む論理層部16を有する第2のリファレンスデバイスとしてのリファレンスLSI15を備えている。
【0038】
検査対象LSI25とリファレンスLSI10とは、第1の実施形態と同様に、高速にインターフェースする高速ピン同士の間が結線されている。この結線は、テストボード2上にパターン配線してもよいし、ケーブル配線してもよい。また、LSIテスタ3とリファレンスLSI10とは、論理層部12へのアクセスに必要となるピンを介して、接続されている。
【0039】
また、リファレンスLSI15は、検査対象LSI25の物理層部21とインターフェースするピンと、結線されている。LSIテスタ3とリファレンスLSI15とは、論理層部16へのアクセスに必要となるピンを介して、電気的に接続されている。すなわち、リファレンスLSI15は、検査対象LSI25の物理層と、LSIテスタ3との間に介在している。
【0040】
ここで、リファレンスLSI10は、高速インターフェースが測定可能なLSIテスタや高周波計測器等によって、あらかじめ良品であることが確認されているものとする。またリファレンスLSI15は、論理層が検査可能なLSIテスタや計測器等によって、あらかじめ良品であることが確認されているものとする。さらに、検査対象LSI25およびリファレンスLSI10,15への電力供給はLSIテスタ3から行うものとする。
【0041】
まず物理層部26の送信検査について説明する。LSIテスタ3の動作は図2のとおりである。LSIテスタ3は、検査対象LSI25およびリファレンスLSI10,15へ所定の検査電圧を供給し(S11)、クロック信号を供給し(S12)、リセット信号を入れる(S13)。その後、LSIテスタ3から、リファレンスLSI15の論理層部16、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI25の物理層部26からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。
【0042】
リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。LSIテスタ3は論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI25の良否判定を行う(S22)。
【0043】
次に物理層部26の受信検査について説明する。LSIテスタ3は、リファレンスLSI10,15および検査対象LSI25へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。その後、LSIテスタ3から論理層部16および論理層部12へ低速信号によってアクセスし、それぞれ受信設定、送信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI25の物理層部26へ、高速信号による送信が行われる。
【0044】
検査対象LSI25の物理層部26は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして、リファレンスLSI15の論理層部16へ出力する。LSIテスタ3は論理層部16へアクセスし、検査対象LSI25が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI25の良否判定を行う(S22)。
【0045】
以上のように本実施形態によると、検査対象LSI25の、高速信号でインターフェースする物理層部26の送受信検査が、論理層が同一LSIにない場合であっても、LSIテスタ3とテストボード2との間の低速信号の通信によって、実現できる。これにより、物理層のみを備えた高速インターフェースLSIの量産検査が、低速インターフェースの安価なLSIテスタと、テストボード上に配置した単純な構成のLSI検査装置のみによって実現できるので、検査コスト上昇を防ぐことができる。
【0046】
なお、第1および第2の実施形態では、1個のリファレンスLSI10を本発明の第1のリファレンスデバイスとして用いたが、この代わりに、物理層部11を有する第1のリファレンスLSIと、論理層部12を有する第2のリファレンスLSIとによって、第1のリファレンスデバイスを構成してもよい。
【0047】
なお、第1および第2の実施形態に係るLSI検査は、従来と比べて、若干検査時間が増加する。ところが、検査時間が増加するデメリットよりも、安価なLSIテスタを利用できるコストメリットの方が、大きい場合が多い。
【0048】
また、LSIテスタが有する制御機能や良否判定機能を、テストボード上に配置した他の装置によって実現することによって、より低機能で低コストな簡易LSIテスタを利用可能にする方法も考えられる。ところがこの場合には、テストボードのコストやメンテナンスコストの上昇を招いてしまう。したがって、この簡易LSIテスタによって高速インターフェースLSI以外の検査が実行できないときは、本実施形態の方が検査コストは低くなる。
【0049】
また、第1および第2の実施形態では、物理層部の送受信検査について説明したが、実際にLSIを量産する際には、他の回路の機能検査やリーク電流等のDC的な検査も必要である。この場合には、図1または図4の構成において、検査対象LSI20の高速ピン以外のピンを、LSIテスタ3と接続することによって、上述した検査が可能になる。
【0050】
(第3の実施形態)
第3の実施形態は、第1および第2の実施形態で示した物理層部の送受信検査に加えて、物理層部のドライバやレシーバのDC検査を、実行可能にするものである。ドライバのDC検査としては、出力電圧検査、出力電流検査等が挙げられる。またレシーバのDC検査としては、閾値電圧検査等が挙げられる。これらは、ドライバやレシーバの能力保証として必要な検査である。 図5は本実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図5を図1と対比すると、LSI検査装置1Bにおいて、検査対象LSI20とリファレンスLSI10との高速ピン同士の間の配線に分岐手段としてのリレー61が設けられており、検査対象LSI20の物理層部21からLSIテスタ3へ、リレー61を介して分岐配線がなされている点が異なる。図5の構成では、リレー61をオフしたときに、物理層部21の送受信検査を行い、リレー61をオンしたときに、物理層部21のドライバやレシーバのDC検査を行う。
【0051】
物理層部21の送受信検査は、検査開始前にリレー61をオフする以外は、第1の実施形態と同様である。もしリレー61をオンしたままであると、LSIテスタ3への長い分岐配線が存在することになり、これは高速に送受信される信号波形に歪みを発生させる要因となるので、正しい送受信検査ができなくなる。なお、リレー61は、オフしたときの分岐配線が最短になるように配置しておく必要がある。
【0052】
物理層部21のドライバやレシーバのDC検査について、その方法を説明する。LSIテスタ3から検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3から、検査対象LSI20に対して、物理層部21のドライバやレシーバをDC検査できるモードに設定する。一方、リファレンスLSI10に対しては、物理層部11のドライバやレシーバをハイインピーダンス状態に設定する。この状態でリレー61をオンし、LSIテスタ3と検査対象LSI20の高速ピンとをリレー61を介して電気的に接続した上で、LSIテスタ3の電流計や電圧計を用いてDC検査を行う。
【0053】
以上のように本実施形態によると、高速信号でインターフェースする物理層部21の送受信検査だけでなく、物理層部21のドライバやレシーバのDC検査を実行できるので、検査保証レベルを高くすることができる。もちろん、物理層部21のドライバやレシーバのDC検査は、テストボードを入れ替えて別工程によって実施してもよいが、検査コストの上昇を招いてしまう。これに対して本実施形態によると、検査コストを抑制することができる。
【0054】
(第4の実施形態)
図6は本発明の第4の実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図6を図1と対比すると、LSI検査装置1Cにおいて、検査対象LSI20およびリファレンスLSI10へ、それぞれクロックを供給するためのクロック生成器62,63が設けられている点が異なる。すなわち本実施形態では、第1の実施形態で示した物理層部の送受信検査において、LSIテスタ3の動作とは独立したクロックを、検査対象LSI21およびリファレンスLSI10へ供給することができる。
【0055】
例えば、物理層の送受信検査を複数の検査条件において行う場合、検査条件を変更する際には、各LSIに供給するクロックを止めない方が、検査時間を短くすることができる。特にIEEE1394a−2000では、クロックを止める度にバスリセットが発生し、バス調停が行われるため、クロックの停止は検査時間に大きく影響する。一方、多くのLSIテスタは、検査条件の変更時や機能テストパターンの切替え時において、クロックを供給し続けることはできない。
【0056】
そこで、本実施形態のように、検査対象LSI20およびリファレンスLSI10に、LSIテスタ3とは独立したクロックを供給可能にすることによって、検査条件の変更時においても、検査対象LSI20およびリファレンスLSI10に、クロックを止めることなく供給することができる。したがって、検査時間の増加を抑え、検査コスト上昇を防ぐことができる。
【0057】
(第5の実施形態)
第5の実施形態では、第1の実施形態で示した物理層部の送受信検査において、LSIテスタの動作制御を、検査対象LSIおよびリファレンスLSIの状態に応じて適応的に行う。本実施形態は、バス調停を自動的に実行するタイプの高速インターフェースに適する。
【0058】
図7は本実施形態におけるLSIテスタ3の動作を示すフローチャートである。図7のフローは、第1の実施形態における図2のフローと対比すると、送受信設定S14の前と受信データ読出しS21の前に、検査対象LSIおよびリファレンスLSIの内部状態を確認し、その内部状態に応じて以降の制御を決める点が異なる。なお、LSI検査システムの構成は図1と同様である。
【0059】
バス調停を自動的に行うタイプの高速インターフェースの場合、リセット入力後に、調停が開始される。その調停では、バスに接続されているノード数の認識や、ノードID等の割り振りが行われ、その調停が終了するまでは送受信はできない。調停に要する時間はある程度予測できるので、次の送受信設定まで十分な待ち時間を設ける方法も考えられるが、検査対象LSIの個体差や周囲条件によって、調停に要する時間は大きく変化する可能性がある。したがって、調停が終了したか否かを確認した上で送受信設定を行った方が、検査時間や検査の安定性の面において効果的である。
【0060】
また同様に、送受信においても、検査対象LSIの個体差や周囲条件によって送受信の完了時間が多少変化する場合がある。したがって、送受信が完了したか否かを確認した上で受信データの読み出しを行う方が、検査時間や検査の安定性の面において効果的である。
【0061】
まず、物理層部21の送信検査について説明する。第1の実施形態と同様に、LSIテスタ3から検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。
【0062】
ここで、LSIテスタ3は、検査対象LSI20とリファレンスLSI10の内部状態の確認、すなわち調停動作が終了したか否かの確認を行う(S31)。この確認は、内部状態をモニタリングできる外部端子を観測するか、または、ノード数やノードIDを格納する内部レジスタ若しくは内部メモリ等の内部記憶部のデータを読み出すことによって可能となる。調停動作が終了していないときは(S32でNo)、再び確認動作を行う(S33,S31)。もちろん、再度リセットをかけてもよい。そして、所定の制限時間内に調停が終了していないときは(S33でYes)、検査対象LSI20を不良品と判定する(S37)。
【0063】
調停の終了が確認できたとき(S32でYes)、LSIテスタ3から、検査対象LSI20の論理層部22、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。
【0064】
ここで、再びLSIテスタ3が、リファレンスLSI10の内部状態の確認すなわち受信動作が完了したか否かの確認を行う(S34)。この確認もまた、内部状態をモニタリングできる外部端子を観測するか、または、ノード数やノードIDを格納する内部レジスタ若しくは内部メモリ等の内部記憶部のデータを読み出すことによって可能となる。受信動作が完了していないときは(S35でNo)、再び確認動作を行う(S36,S34)。もちろん、再度送信してもよい。そして、所定の制限時間内に受信が終了していないときは(S36でYes)、検査対象LSI20を不良品と判定する(S37)。
【0065】
受信の完了が確認できたとき(S35でYes)、LSIテスタ3からリファレンスLSI10の論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0066】
次に物理層部21の受信検査について説明する。LSIテスタ3の動作は図7のとおりであるが、送信検査時とは、制御対象が異なる。LSIテスタ3は、検査対象LSI20およびリファレンスLSI10に所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。
【0067】
ここで、LSIテスタ3は、送信検査時と同様に、検査対象LSI20とリファレンスLSI10の内部状態の確認、すなわち調停動作が終了したか否かの確認を行う(S31)。所定の制限時間内に調停が終了していないときは(S33でYes)、検査対象LSI20を不良品と判定する(S37)。
【0068】
調停の終了が確認できたとき(S32でYes)、LSIテスタ3から、リファレンスLSI10の論理層部12、および検査対象LSI20の論理層部22へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI20の物理層部21へ、高速信号による送信が行われる。リファレンスLSI10の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。
【0069】
ここで、再びLSIテスタ3が、検査対象LSI20の内部状態の確認すなわち受信動作が完了したか否かの確認を行う(S34)。この確認は、送信時検査のときと同様である。所定の制限時間内に受信が終了していないときは(S36でYes)、検査対象LSI20を不良品と判定する。
【0070】
受信の完了が確認できたとき(S35でYes)、LSIテスタ3から検査対象LSI20の論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0071】
以上のような本実施形態に係るLSI検査によって、検査時間を短縮することができ、検査コストを削減することができるとともに、検査の安定化が実現され、良品を誤って不良品と判断してしまう誤判定を未然に防ぐことができる。
【0072】
(第6の実施形態)
第6の実施形態では、リファレンスLSIを、テストボードに搭載されるLSI検査装置ではなく、LSIテスタ内に設けるものとする。
【0073】
図8は本実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素には図1と同一の符号を付している。図8では、LSIテスタ3Aが、物理層部31と論理層部32とを有する第1のリファレンスデバイスとしてのリァレンスLSI30を備えている。リファレンスLSI30の物理層部31は、テストボード2との間で高速通信を行うための高速インターフェースポート38と電気的に接続されている。また、テストボート2との間で低速通信を行うための低速インターフェースポート39が設けられている。
【0074】
まず物理層部21の送信検査について説明する。LSIテスタ3Aは、検査対象LSI20およびLSIテスタ3A内のリファレンスLSI30へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3Aは、低速インターフェースポート39を介して検査対象LSI20の論理層部22へアクセスし、送信設定を行うとともに、テストプロセッサ35からリファレンスLSI30の論理層部32へアクセスし、受信設定を行う。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI30の物理層部31へ、高速信号による送信が行われる。
【0075】
リファレンスLSI30の物理層部31は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部32へ出力する。LSIテスタ3Aは、テストプロセッサ35から論理層部32へアクセスし、リファレンスLSI30が受信したデータを読み出す。そして、読み出したデータと期待値との比較をテストプロセッサ35によって行い、その比較結果から、検査対象LSI20の良否判定を行う。
【0076】
次に物理層部21の受信検査について説明する。LSIテスタ3Aは、検査対象LSI20およびLSIテスタ3A内のリファレンスLSI30へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3Aは、テストプロセッサ35から論理層部32へアクセスし、送信設定を行うとともに、低速インターフェースポート39を介して論理層部22へアクセスし、受信設定を行う。この送受信設定によって、リファレンスLSI30の物理層部31から高速インターフェースポート38を介して検査対象LSI20の物理層部21へ送信が行われる。
【0077】
検査対象LSI20の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。LSIテスタ3Aは低速インターフェースポート39を介して論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す。そして、読み出したデータと期待値との比較をテストプロセッサ35において行い、この比較結果から、検査対象LSI20の良否判定を行う。
【0078】
本実施形態によると、リファレンスLSIがテスタ内に設けられるので、ほこりや衝撃に起因するリファレンスデバイスの故障の可能性が低減される。また、LSIテスタ3Aのコストは高くなるものの、先の実施形態で示したLSI検査装置を搭載することが不要になり、テストボード側のコストを抑えることができる。
【0079】
なお、本実施形態では、第1の実施形態で示したリファレンスLSIをLSIテスタに設けるものとしたが、物理層部のみを有する第1のリファレンスLSIと、論理層部のみを有する第2のリファレンスLSIとを、第1のリファレンスデバイスとして、設けてもよい。また、第2の実施形態で示した、論理層部のみを備えた第2のリファレンスデバイスを、LSIテスタに設けてもよい。
【0080】
上述の第1〜第6の実施形態において、検査時の電源電圧は、検査対象LSIとリファレンスLSIとで、同一であっても、異なっていても良い。検査対象LSIは動作電圧範囲を保証するために、複数電圧で検査することが多い。一方、リファレンスLSIは、ドライバーやレシーバの特性が低電圧側で悪くなる場合が多い。その際、リファレンスLSIは低電圧に固定し、検査対象LSIの電圧を高電圧と低電圧の2条件で検査することによって、検査条件が厳しくなり、検査保証レベルを高めることができる。
【0081】
また、上述の第1〜第6の実施形態において、リファレンスLSIとして、保証スペックに対してマージンがないLSIを用いてもよい。すなわち、保証スペックを満たす範囲で、最低レベルの性能を有するものを用いても良い。これにより、検査対象LSIにとって非常に厳しい検査が実現され、検査保証レベルを高めることができる。ここでいう保証スペックとは、例えば、送信時の信号電圧振幅、受信時のレシーバの感度、動作周波数の範囲、などが挙げられる。
【0082】
以上のように本発明によると、安価な低速テスタと、予め良品と確認されたリファレンスデバイスとによって、高速インターフェース搭載LSIの検査を実現できる。したがって、検査コストを抑えることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係るLSI検査システムの構成を示す図である。
【図2】 LSIテスタの動作を示すフローチャートである。
【図3】 本発明に係るLSI検査システムの具体的な構成の一例である。
【図4】 本発明の第2の実施形態に係るLSI検査システムの構成を示す図である。
【図5】 本発明の第3の実施形態に係るLSI検査システムの構成を示す図である。
【図6】 本発明の第4の実施形態に係るLSI検査システムの構成を示す図である。
【図7】 本発明の第5の実施形態におけるLSIテスタの動作を示すフローチャートである。
【図8】 本発明の第6の実施形態に係るLSI検査システムの構成を示す図である。
【図9】 従来のLSI検査システムの構成を示す図である。
(技術分野)
本発明は、高速インターフェースを搭載したLSIの検査に関する。
【0002】
(背景技術)
従来、IEEE1394やUSB等の高速インターフェース搭載LSIを検査する際、LSIへ入力する高速信号を直接LSIテスタから供給し、さらにLSIから出力される高速信号を直接LSIテスタへ取り込み、検査を行っていた(例えば、特許第3058130号公報参照)。
【0003】
図9は従来のLSI検査システムの構成を示す図である。図9において、テストボード52上に置かれた検査対象LSI20内の、高速インターフェース機能を有する物理層部21について、検査を行うものとする。
【0004】
物理層部21の受信検査を行うときは、LSIテスタ53から物理層部21へ直接、高速信号を送信する。物理層部21は受信した高速信号をデシリアライズ等の手法によって低速信号に変換し、低速にインターフェースする論理層部22を介してLSIテスタ53に供給する。LSIテスタ53は、受信した低速信号を基に良否判定を行う。また、物理層部21の送信検査を行うときは、LSIテスタ53から論理層部22を介して物理層部21へ、低速信号を供給する。物理層部21は受信した低速信号をシリアライズ等の手法によって高速信号に変換し、これをLSIテスタ53に送信する。LSIテスタ53は、受信した高速信号を基に良否判定を行う。
【0005】
(解決課題)
ところが、上述の従来技術によると、高速インターフェースLSIの検査を行うために、高速信号でのインターフェースを可能とする高速LSIテスタが必要となる。一般に、高速LSIテスタは、低速信号でインターフェースする低速LSIテスタに比べて高額であり、したがって、検査コストを上昇させるという問題があった。
【0006】
また、低速LSIテスタでの検査を実現するために、検査対象LSI自体に、高速信号の発生回路、期待値比較回路、および検査制御回路などを内蔵させる手法も考えられる。ところがこの場合には、まず、検査対象LSIに内蔵された高速動作する回路自身の検査が、困難となる。このため、その回路の検査が不十分であった場合、不良品を良品と誤判定してしまう可能性がある。また、LSI面積の増大に起因して、コスト上昇にもつながる、という問題がある。
【0007】
前記の問題に鑑み、本発明は、高速インターフェースLSIに対して、検査コストが低く、かつ、高い検査保証レベルが得られる検査を実現することを課題とする。
【0008】
(発明の開示)
本発明は、従来の構成において、LSIテスタと検査対象LSIとが高速にインターフェースしていた間に、物理層部と論理層部とを有するリファレンスデバイスを配置して、検査を行う。これにより、LSIテスタは高速でのインターフェースが不要となり、したがって、低速テスタによって、高速インターフェース搭載LSIを検査できるので、検査コスト上昇を防ぐことができる。また、リファレンスデバイスの良否確認は、検査毎に行う必要はなく、高周波計測器や高速LSIテスタによって少なくとも1度行えばよいので、検査保証レベルの高い検査を、簡単で確実に、実現できる。
【0009】
具体的には本発明は、高速インターフェース機能を含む物理層部を有する検査対象LSIについて、検査を行うLSI検査方法として、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスが搭載されており、かつ、LSIテスタとのインターフェースが可能なテストボードに前記検査対象LSIを搭載し、前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを電気的に接続し、前記LSIテスタから、前記第1のリファレンスデバイスおよび検査対象LSIに送受信設定を行うことによって、前記第1のリファレンスデバイスの物理層部と前記検査対象LSIの物理層部との間で高速通信を実行させ、前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの受信信号を読み出すものである。
【0010】
そして、前記本発明に係るLSI検査方法において、前記検査対象LSIは、当該検査対象LSIの物理層と接続され、低速インターフェース機能を含む論理層部を備えたものとし、前記LSIテスタは、前記送受信設定および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部および前記検査対象LSIの論理層部を介して行うのが好ましい。
【0011】
また、前記本発明に係るLSI検査方法において、前記テストボードは、前記検査対象LSIの物理層と接続され、低速インターフェース機能を含む論理層部を備えた第2のリファレンスデバイスが搭載されており、前記LSIテスタは、前記送受信設定および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部および前記第2のリファレンスデバイスの論理層部を介して行うのが好ましい。
【0012】
また、前記本発明に係るLSI検査方法において、前記第1のリファレンスデバイスと前記検査対象LSIとに、互いに異なる電源電圧を供給するのが好ましい。
【0013】
また、前記本発明に係るLSI検査方法において、前記送受信設定の前に、前記LSIテスタが、前記第1のリファレンスデバイスおよび検査対象LSIの内部状態の確認を行うのが好ましい。さらに、前記内部状態の確認を、前記第1のリファレンスデバイスおよび検査対象LSIの内部記憶部のデータを読み出すことによって、行うのが好ましい。あるいは、内部状態が所定時間内に所定の状態に収束しないとき、前記LSIテスタは前記検査対象LSIを不良と判定するのが好ましい。
【0014】
また、前記本発明に係るLSI検査方法において、前記受信信号の読み出しの前に、前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの通信完了を確認するのが好ましい。さらに、前記通信完了の確認を、前記第1のリファレンスデバイスまたは検査対象LSIの内部記憶部のデータを読み出すことによって、行うのが好ましい。
【0015】
また、本発明は、高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて検査を行うためのLSI検査装置として、LSIテスタとのインターフェースが可能で、かつ、前記検査対象LSIが搭載されるテストボードに、搭載可能に構成されており、かつ、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを、電気的に接続する接続手段とを備えたものである。
【0016】
そして、前記本発明に係るLSI検査装置は、前記検査対象LSIの物理層部と前記LSIテスタとの間に介在し、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えているのが好ましい。
【0017】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、前記物理層部を有する第1のリファレンスLSIと、前記論理層部を有する第2のリファレンスLSIとを備えているのが好ましい。
【0018】
また、前記本発明に係るLSI検査装置における接続手段は、前記第1のリファレンスデバイスと前記検査対象LSIとの間に形成された信号経路を分岐させる分岐手段を備えているのが好ましい。
【0019】
また、前記本発明に係るLSI検査装置は、前記検査対象LSIおよび第1のリファレンスデバイスに、前記LSIテスタの動作とは独立に、クロックを供給するクロック生成器を備えているのが好ましい。
【0020】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、良品であることが確認されたものであるのが好ましい。
【0021】
また、前記本発明に係るLSI検査装置における第1のリファレンスデバイスは、保証スペックを満たす範囲で、最低レベルの性能を有するものであるのが好ましい。
【0022】
また、本発明は、高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて、検査を行うためのLSIテスタとして、前記検査対象LSIが搭載されるテストボードとインターフェース可能であり、かつ、前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、前記第1のリファレンスデバイスの物理層部と電気的に接続され、前記テストボードとの間で高速通信を行うための高速インターフェースポートとを備えたものである。
【0023】
そして、前記本発明に係るLSIテスタは、前記テストボードとの間で低速通信を行うための低速インターフェースポートと、前記低速インターフェースポートと接続され、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えているのが好ましい。
【0024】
(発明を実施するための最良の形態)
以下、図面を参照しながら、本発明の実施の形態を説明する。なお、本願明細書において、「高速インターフェース」とは、具体的にはIEEE1394やUSB等を指し、通信速度としては数百Mbps程度以上のものをいう。また「低速インターフェース」とは、通信速度が数十Mbps程度以下のものをいう。
【0025】
(第1の実施形態)
図1は本発明の第1の実施形態に係るLSI検査システムの構成を示す。図1において、検査対象LSI20はLSI外部と高速にインターフェースする機能を含む物理層部21と、物理層部21と接続され、LSI外部と低速にインターフェースする機能を含む論理層部22とを備えている。例えばIEEE1394a−2000搭載LSIは、物理層部として、高速信号のドライバやレシーバ、シリアライザやデシリアライザ、アービトレーション回路などを備え、論理層部としては、リンク層、メモリやマイコンインターフェースなどを備えている。
【0026】
検査対象LSI20はLSIテスタ3とのインターフェースが可能なテストボード2に搭載されており、LSIテスタ3と検査対象LSI20とは、論理層部22へのアクセスに必要となるピンを介して、電気的に接続されている。また、テストボード2にはLSI検査装置1が搭載されている。LSI検査装置1は第1のリファレンスデバイスとしてのリファレンスLSI10を備えている。リファレンスLSI10はLSI外部と高速にインターフェースする物理層部11と、物理層部11と接続され、LSI外部と低速にインターフェースする機能を含む論理層部12とを備えている。この物理層部11が有する高速インターフェース機能は、検査対象LSI20の物理層部21が有する高速インターフェース機能と同等である。
【0027】
検査対象LSI20とリファレンスLSI10とは、高速にインターフェースする高速ピン同士の間が結線されている。この結線は、テストボード2上にパターン配線してもよいし、ケーブル配線してもよい。また、LSIテスタ3とリファレンスLSI10とは、論理層部12へのアクセスに必要となるピンを介して、電気的に接続されている。ここでは、本発明に係る第1のリファレンスデバイスが、1個のリファレンスLSI10によって構成されている。
【0028】
ここで、リファレンスLSI10は、高速インターフェースが測定可能なLSIテスタや高周波計測器等によって、あらかじめ良品であることが確認されているものとする。また、検査対象LSI20とリファレンスLSI10とは、同一構成であってもよい。さらに、検査対象LSI20およびリファレンスLSI10への電力供給はLSIテスタ3から行うものとする。
【0029】
図2はLSIテスタ3の動作を示すフローチャートである。図2に従って、本実施形態における検査対象LSI20の検査方法を説明する。
【0030】
まず物理層部21の送信検査について説明する。LSIテスタ3は、検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し(S11)、クロック信号を供給し(S12)、リセット信号を入れる(S13)。その後、LSIテスタ3から、検査対象LSI20の論理層部22、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ、送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。
【0031】
リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。LSIテスタ3は論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0032】
次に物理層部21の受信検査について説明する。LSIテスタ3の動作は図2のとおりであるが、送信検査時とは、制御対象が異なる。LSIテスタ3は、リファレンスLSI10および検査対象LSI20に所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。その後、LSIテスタ3から論理層部22および論理層部12へ低速信号によってアクセスし、それぞれ受信設定、送信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI20の物理層部21へ、高速信号による送信が行われる。
【0033】
検査対象LSI20の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。LSIテスタ3は論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0034】
以上のように本実施形態によると、検査対象LSI20の、高速信号でインターフェースする物理層部21の送受信検査が、LSIテスタ3とテストボート2との間の低速信号の通信によって、実現できる。またこのとき、論理層部22の検査も併せて実現されている。すなわち、高速インターフェースLSIの量産検査が、低速インターフェースの安価なLSIテスタと、テストボード上に配置した単純な構成のLSI検査装置のみによって実現できるので、検査コスト上昇を防ぐことができる。
【0035】
本発明は、IEEE1394やUSBの物理層の検査に適用できる。例えばIEEE1394a−2000搭載LSIでは、高速インターフェースの通信速度は400Mbps程度であり、低速インターフェースの通信速度は25Mpbs程度である。したがって、本発明によって、400Mbpsでインターフェース可能な高価なLSIテスタを使用することなく、25Mbps程度でインターフェース可能な安価なLSIテスタによって量産検査が実現できる。
【0036】
図3は本実施形態に係るLSI検査システムの具体的な構成の一例を示す図である。図3では、リファレンスLSI10が搭載されたLSI検査装置1は、支柱47を用いてテストボード2に固定されている。そして、リファレンスLSI10の物理層部11と検査対象LSI20の物理層部21とは、接続手段としてのケーブル41およびコネクタ42,43を介して、接続されている。また、リファレンスLSI10の論理層部12は、ケーブル44およびコネクタ45,46を介して、LSIテスタ3と接続されている。
【0037】
(第2の実施形態)
図4は本発明の第2の実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図4では、検査対象LSI25には論理層部が搭載されておらず、物理層部26のみが搭載されている。また、LSI検査装置1Aは、第1の実施形態で説明したリファレンスLSI10に加えて、低速インターフェース機能を含む論理層部16を有する第2のリファレンスデバイスとしてのリファレンスLSI15を備えている。
【0038】
検査対象LSI25とリファレンスLSI10とは、第1の実施形態と同様に、高速にインターフェースする高速ピン同士の間が結線されている。この結線は、テストボード2上にパターン配線してもよいし、ケーブル配線してもよい。また、LSIテスタ3とリファレンスLSI10とは、論理層部12へのアクセスに必要となるピンを介して、接続されている。
【0039】
また、リファレンスLSI15は、検査対象LSI25の物理層部21とインターフェースするピンと、結線されている。LSIテスタ3とリファレンスLSI15とは、論理層部16へのアクセスに必要となるピンを介して、電気的に接続されている。すなわち、リファレンスLSI15は、検査対象LSI25の物理層と、LSIテスタ3との間に介在している。
【0040】
ここで、リファレンスLSI10は、高速インターフェースが測定可能なLSIテスタや高周波計測器等によって、あらかじめ良品であることが確認されているものとする。またリファレンスLSI15は、論理層が検査可能なLSIテスタや計測器等によって、あらかじめ良品であることが確認されているものとする。さらに、検査対象LSI25およびリファレンスLSI10,15への電力供給はLSIテスタ3から行うものとする。
【0041】
まず物理層部26の送信検査について説明する。LSIテスタ3の動作は図2のとおりである。LSIテスタ3は、検査対象LSI25およびリファレンスLSI10,15へ所定の検査電圧を供給し(S11)、クロック信号を供給し(S12)、リセット信号を入れる(S13)。その後、LSIテスタ3から、リファレンスLSI15の論理層部16、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI25の物理層部26からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。
【0042】
リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。LSIテスタ3は論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI25の良否判定を行う(S22)。
【0043】
次に物理層部26の受信検査について説明する。LSIテスタ3は、リファレンスLSI10,15および検査対象LSI25へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。その後、LSIテスタ3から論理層部16および論理層部12へ低速信号によってアクセスし、それぞれ受信設定、送信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI25の物理層部26へ、高速信号による送信が行われる。
【0044】
検査対象LSI25の物理層部26は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして、リファレンスLSI15の論理層部16へ出力する。LSIテスタ3は論理層部16へアクセスし、検査対象LSI25が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI25の良否判定を行う(S22)。
【0045】
以上のように本実施形態によると、検査対象LSI25の、高速信号でインターフェースする物理層部26の送受信検査が、論理層が同一LSIにない場合であっても、LSIテスタ3とテストボード2との間の低速信号の通信によって、実現できる。これにより、物理層のみを備えた高速インターフェースLSIの量産検査が、低速インターフェースの安価なLSIテスタと、テストボード上に配置した単純な構成のLSI検査装置のみによって実現できるので、検査コスト上昇を防ぐことができる。
【0046】
なお、第1および第2の実施形態では、1個のリファレンスLSI10を本発明の第1のリファレンスデバイスとして用いたが、この代わりに、物理層部11を有する第1のリファレンスLSIと、論理層部12を有する第2のリファレンスLSIとによって、第1のリファレンスデバイスを構成してもよい。
【0047】
なお、第1および第2の実施形態に係るLSI検査は、従来と比べて、若干検査時間が増加する。ところが、検査時間が増加するデメリットよりも、安価なLSIテスタを利用できるコストメリットの方が、大きい場合が多い。
【0048】
また、LSIテスタが有する制御機能や良否判定機能を、テストボード上に配置した他の装置によって実現することによって、より低機能で低コストな簡易LSIテスタを利用可能にする方法も考えられる。ところがこの場合には、テストボードのコストやメンテナンスコストの上昇を招いてしまう。したがって、この簡易LSIテスタによって高速インターフェースLSI以外の検査が実行できないときは、本実施形態の方が検査コストは低くなる。
【0049】
また、第1および第2の実施形態では、物理層部の送受信検査について説明したが、実際にLSIを量産する際には、他の回路の機能検査やリーク電流等のDC的な検査も必要である。この場合には、図1または図4の構成において、検査対象LSI20の高速ピン以外のピンを、LSIテスタ3と接続することによって、上述した検査が可能になる。
【0050】
(第3の実施形態)
第3の実施形態は、第1および第2の実施形態で示した物理層部の送受信検査に加えて、物理層部のドライバやレシーバのDC検査を、実行可能にするものである。ドライバのDC検査としては、出力電圧検査、出力電流検査等が挙げられる。またレシーバのDC検査としては、閾値電圧検査等が挙げられる。これらは、ドライバやレシーバの能力保証として必要な検査である。 図5は本実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図5を図1と対比すると、LSI検査装置1Bにおいて、検査対象LSI20とリファレンスLSI10との高速ピン同士の間の配線に分岐手段としてのリレー61が設けられており、検査対象LSI20の物理層部21からLSIテスタ3へ、リレー61を介して分岐配線がなされている点が異なる。図5の構成では、リレー61をオフしたときに、物理層部21の送受信検査を行い、リレー61をオンしたときに、物理層部21のドライバやレシーバのDC検査を行う。
【0051】
物理層部21の送受信検査は、検査開始前にリレー61をオフする以外は、第1の実施形態と同様である。もしリレー61をオンしたままであると、LSIテスタ3への長い分岐配線が存在することになり、これは高速に送受信される信号波形に歪みを発生させる要因となるので、正しい送受信検査ができなくなる。なお、リレー61は、オフしたときの分岐配線が最短になるように配置しておく必要がある。
【0052】
物理層部21のドライバやレシーバのDC検査について、その方法を説明する。LSIテスタ3から検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3から、検査対象LSI20に対して、物理層部21のドライバやレシーバをDC検査できるモードに設定する。一方、リファレンスLSI10に対しては、物理層部11のドライバやレシーバをハイインピーダンス状態に設定する。この状態でリレー61をオンし、LSIテスタ3と検査対象LSI20の高速ピンとをリレー61を介して電気的に接続した上で、LSIテスタ3の電流計や電圧計を用いてDC検査を行う。
【0053】
以上のように本実施形態によると、高速信号でインターフェースする物理層部21の送受信検査だけでなく、物理層部21のドライバやレシーバのDC検査を実行できるので、検査保証レベルを高くすることができる。もちろん、物理層部21のドライバやレシーバのDC検査は、テストボードを入れ替えて別工程によって実施してもよいが、検査コストの上昇を招いてしまう。これに対して本実施形態によると、検査コストを抑制することができる。
【0054】
(第4の実施形態)
図6は本発明の第4の実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素については、図1と同一の符号を付している。図6を図1と対比すると、LSI検査装置1Cにおいて、検査対象LSI20およびリファレンスLSI10へ、それぞれクロックを供給するためのクロック生成器62,63が設けられている点が異なる。すなわち本実施形態では、第1の実施形態で示した物理層部の送受信検査において、LSIテスタ3の動作とは独立したクロックを、検査対象LSI21およびリファレンスLSI10へ供給することができる。
【0055】
例えば、物理層の送受信検査を複数の検査条件において行う場合、検査条件を変更する際には、各LSIに供給するクロックを止めない方が、検査時間を短くすることができる。特にIEEE1394a−2000では、クロックを止める度にバスリセットが発生し、バス調停が行われるため、クロックの停止は検査時間に大きく影響する。一方、多くのLSIテスタは、検査条件の変更時や機能テストパターンの切替え時において、クロックを供給し続けることはできない。
【0056】
そこで、本実施形態のように、検査対象LSI20およびリファレンスLSI10に、LSIテスタ3とは独立したクロックを供給可能にすることによって、検査条件の変更時においても、検査対象LSI20およびリファレンスLSI10に、クロックを止めることなく供給することができる。したがって、検査時間の増加を抑え、検査コスト上昇を防ぐことができる。
【0057】
(第5の実施形態)
第5の実施形態では、第1の実施形態で示した物理層部の送受信検査において、LSIテスタの動作制御を、検査対象LSIおよびリファレンスLSIの状態に応じて適応的に行う。本実施形態は、バス調停を自動的に実行するタイプの高速インターフェースに適する。
【0058】
図7は本実施形態におけるLSIテスタ3の動作を示すフローチャートである。図7のフローは、第1の実施形態における図2のフローと対比すると、送受信設定S14の前と受信データ読出しS21の前に、検査対象LSIおよびリファレンスLSIの内部状態を確認し、その内部状態に応じて以降の制御を決める点が異なる。なお、LSI検査システムの構成は図1と同様である。
【0059】
バス調停を自動的に行うタイプの高速インターフェースの場合、リセット入力後に、調停が開始される。その調停では、バスに接続されているノード数の認識や、ノードID等の割り振りが行われ、その調停が終了するまでは送受信はできない。調停に要する時間はある程度予測できるので、次の送受信設定まで十分な待ち時間を設ける方法も考えられるが、検査対象LSIの個体差や周囲条件によって、調停に要する時間は大きく変化する可能性がある。したがって、調停が終了したか否かを確認した上で送受信設定を行った方が、検査時間や検査の安定性の面において効果的である。
【0060】
また同様に、送受信においても、検査対象LSIの個体差や周囲条件によって送受信の完了時間が多少変化する場合がある。したがって、送受信が完了したか否かを確認した上で受信データの読み出しを行う方が、検査時間や検査の安定性の面において効果的である。
【0061】
まず、物理層部21の送信検査について説明する。第1の実施形態と同様に、LSIテスタ3から検査対象LSI20およびリファレンスLSI10へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。
【0062】
ここで、LSIテスタ3は、検査対象LSI20とリファレンスLSI10の内部状態の確認、すなわち調停動作が終了したか否かの確認を行う(S31)。この確認は、内部状態をモニタリングできる外部端子を観測するか、または、ノード数やノードIDを格納する内部レジスタ若しくは内部メモリ等の内部記憶部のデータを読み出すことによって可能となる。調停動作が終了していないときは(S32でNo)、再び確認動作を行う(S33,S31)。もちろん、再度リセットをかけてもよい。そして、所定の制限時間内に調停が終了していないときは(S33でYes)、検査対象LSI20を不良品と判定する(S37)。
【0063】
調停の終了が確認できたとき(S32でYes)、LSIテスタ3から、検査対象LSI20の論理層部22、およびリファレンスLSI10の論理層部12へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI10の物理層部11へ、高速信号による送信が行われる。リファレンスLSI10の物理層部11は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部12へ出力する。
【0064】
ここで、再びLSIテスタ3が、リファレンスLSI10の内部状態の確認すなわち受信動作が完了したか否かの確認を行う(S34)。この確認もまた、内部状態をモニタリングできる外部端子を観測するか、または、ノード数やノードIDを格納する内部レジスタ若しくは内部メモリ等の内部記憶部のデータを読み出すことによって可能となる。受信動作が完了していないときは(S35でNo)、再び確認動作を行う(S36,S34)。もちろん、再度送信してもよい。そして、所定の制限時間内に受信が終了していないときは(S36でYes)、検査対象LSI20を不良品と判定する(S37)。
【0065】
受信の完了が確認できたとき(S35でYes)、LSIテスタ3からリファレンスLSI10の論理層部12へアクセスし、リファレンスLSI10が受信したデータを読み出す(S21)。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0066】
次に物理層部21の受信検査について説明する。LSIテスタ3の動作は図7のとおりであるが、送信検査時とは、制御対象が異なる。LSIテスタ3は、検査対象LSI20およびリファレンスLSI10に所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる(S11,S12,S13)。
【0067】
ここで、LSIテスタ3は、送信検査時と同様に、検査対象LSI20とリファレンスLSI10の内部状態の確認、すなわち調停動作が終了したか否かの確認を行う(S31)。所定の制限時間内に調停が終了していないときは(S33でYes)、検査対象LSI20を不良品と判定する(S37)。
【0068】
調停の終了が確認できたとき(S32でYes)、LSIテスタ3から、リファレンスLSI10の論理層部12、および検査対象LSI20の論理層部22へ低速信号によってアクセスし、それぞれ送信設定および受信設定を行う(S14)。この送受信設定によって、リファレンスLSI10の物理層部11から検査対象LSI20の物理層部21へ、高速信号による送信が行われる。リファレンスLSI10の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。
【0069】
ここで、再びLSIテスタ3が、検査対象LSI20の内部状態の確認すなわち受信動作が完了したか否かの確認を行う(S34)。この確認は、送信時検査のときと同様である。所定の制限時間内に受信が終了していないときは(S36でYes)、検査対象LSI20を不良品と判定する。
【0070】
受信の完了が確認できたとき(S35でYes)、LSIテスタ3から検査対象LSI20の論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す。そして、読み出したデータと期待値との比較を行い、その比較結果から、検査対象LSI20の良否判定を行う(S22)。
【0071】
以上のような本実施形態に係るLSI検査によって、検査時間を短縮することができ、検査コストを削減することができるとともに、検査の安定化が実現され、良品を誤って不良品と判断してしまう誤判定を未然に防ぐことができる。
【0072】
(第6の実施形態)
第6の実施形態では、リファレンスLSIを、テストボードに搭載されるLSI検査装置ではなく、LSIテスタ内に設けるものとする。
【0073】
図8は本実施形態に係るLSI検査システムの構成を示す。なお、図1と共通の構成要素には図1と同一の符号を付している。図8では、LSIテスタ3Aが、物理層部31と論理層部32とを有する第1のリファレンスデバイスとしてのリァレンスLSI30を備えている。リファレンスLSI30の物理層部31は、テストボード2との間で高速通信を行うための高速インターフェースポート38と電気的に接続されている。また、テストボート2との間で低速通信を行うための低速インターフェースポート39が設けられている。
【0074】
まず物理層部21の送信検査について説明する。LSIテスタ3Aは、検査対象LSI20およびLSIテスタ3A内のリファレンスLSI30へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3Aは、低速インターフェースポート39を介して検査対象LSI20の論理層部22へアクセスし、送信設定を行うとともに、テストプロセッサ35からリファレンスLSI30の論理層部32へアクセスし、受信設定を行う。この送受信設定によって、検査対象LSI20の物理層部21からリファレンスLSI30の物理層部31へ、高速信号による送信が行われる。
【0075】
リファレンスLSI30の物理層部31は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部32へ出力する。LSIテスタ3Aは、テストプロセッサ35から論理層部32へアクセスし、リファレンスLSI30が受信したデータを読み出す。そして、読み出したデータと期待値との比較をテストプロセッサ35によって行い、その比較結果から、検査対象LSI20の良否判定を行う。
【0076】
次に物理層部21の受信検査について説明する。LSIテスタ3Aは、検査対象LSI20およびLSIテスタ3A内のリファレンスLSI30へ所定の検査電圧を供給し、クロック信号を供給し、リセット信号を入れる。その後、LSIテスタ3Aは、テストプロセッサ35から論理層部32へアクセスし、送信設定を行うとともに、低速インターフェースポート39を介して論理層部22へアクセスし、受信設定を行う。この送受信設定によって、リファレンスLSI30の物理層部31から高速インターフェースポート38を介して検査対象LSI20の物理層部21へ送信が行われる。
【0077】
検査対象LSI20の物理層部21は、受信した高速信号をデシリアライズ等の処理によって低速信号に変換し、受信データとして論理層部22へ出力する。LSIテスタ3Aは低速インターフェースポート39を介して論理層部22へアクセスし、検査対象LSI20が受信したデータを読み出す。そして、読み出したデータと期待値との比較をテストプロセッサ35において行い、この比較結果から、検査対象LSI20の良否判定を行う。
【0078】
本実施形態によると、リファレンスLSIがテスタ内に設けられるので、ほこりや衝撃に起因するリファレンスデバイスの故障の可能性が低減される。また、LSIテスタ3Aのコストは高くなるものの、先の実施形態で示したLSI検査装置を搭載することが不要になり、テストボード側のコストを抑えることができる。
【0079】
なお、本実施形態では、第1の実施形態で示したリファレンスLSIをLSIテスタに設けるものとしたが、物理層部のみを有する第1のリファレンスLSIと、論理層部のみを有する第2のリファレンスLSIとを、第1のリファレンスデバイスとして、設けてもよい。また、第2の実施形態で示した、論理層部のみを備えた第2のリファレンスデバイスを、LSIテスタに設けてもよい。
【0080】
上述の第1〜第6の実施形態において、検査時の電源電圧は、検査対象LSIとリファレンスLSIとで、同一であっても、異なっていても良い。検査対象LSIは動作電圧範囲を保証するために、複数電圧で検査することが多い。一方、リファレンスLSIは、ドライバーやレシーバの特性が低電圧側で悪くなる場合が多い。その際、リファレンスLSIは低電圧に固定し、検査対象LSIの電圧を高電圧と低電圧の2条件で検査することによって、検査条件が厳しくなり、検査保証レベルを高めることができる。
【0081】
また、上述の第1〜第6の実施形態において、リファレンスLSIとして、保証スペックに対してマージンがないLSIを用いてもよい。すなわち、保証スペックを満たす範囲で、最低レベルの性能を有するものを用いても良い。これにより、検査対象LSIにとって非常に厳しい検査が実現され、検査保証レベルを高めることができる。ここでいう保証スペックとは、例えば、送信時の信号電圧振幅、受信時のレシーバの感度、動作周波数の範囲、などが挙げられる。
【0082】
以上のように本発明によると、安価な低速テスタと、予め良品と確認されたリファレンスデバイスとによって、高速インターフェース搭載LSIの検査を実現できる。したがって、検査コストを抑えることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係るLSI検査システムの構成を示す図である。
【図2】 LSIテスタの動作を示すフローチャートである。
【図3】 本発明に係るLSI検査システムの具体的な構成の一例である。
【図4】 本発明の第2の実施形態に係るLSI検査システムの構成を示す図である。
【図5】 本発明の第3の実施形態に係るLSI検査システムの構成を示す図である。
【図6】 本発明の第4の実施形態に係るLSI検査システムの構成を示す図である。
【図7】 本発明の第5の実施形態におけるLSIテスタの動作を示すフローチャートである。
【図8】 本発明の第6の実施形態に係るLSI検査システムの構成を示す図である。
【図9】 従来のLSI検査システムの構成を示す図である。
Claims (18)
- 高速インターフェース機能を含む物理層部を有する検査対象LSIについて、検査を行うLSI検査方法であって、
前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスが搭載されており、かつ、LSIテスタとのインターフェースが可能なテストボードに、前記検査対象LSIを搭載し、
前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを、電気的に接続し、
前記LSIテスタから、前記第1のリファレンスデバイスおよび検査対象LSIに送受信設定を行うことによって、前記第1のリファレンスデバイスの物理層部と前記検査対象LSIの物理層部との間で、高速通信を実行させ、
前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの受信信号を、読み出す
ことを特徴とするLSI検査方法。 - 請求項1において、
前記検査対象LSIは、当該検査対象LSIの物理層部と接続され、低速インターフェース機能を含む論理層部を備えたものであり、
前記LSIテスタは、前記送受信設定、および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部、および前記検査対象LSIの論理層部を介して、行う
ことを特徴とするLSI検査方法。 - 請求項1において、
前記テストボードは、前記検査対象LSIの物理層部と接続され、低速インターフェース機能を含む論理層部を備えた第2のリファレンスデバイスが搭載されており、
前記LSIテスタは、前記送受信設定、および前記受信信号の読み出しを、前記第1のリファレンスデバイスの論理層部、および前記第2のリファレンスデバイスの論理層部を介して、行う
ことを特徴とするLSI検査方法。 - 請求項1において、
前記第1のリファレンスデバイスと前記検査対象LSIとに、互いに異なる電源電圧を供給する
ことを特徴とするLSI検査方法。 - 請求項1において、
前記送受信設定の前に、前記LSIテスタが、前記第1のリファレンスデバイスおよび検査対象LSIの内部状態の確認を行う
ことを特徴とするLSI検査方法。 - 請求項5において、
前記内部状態の確認を、前記第1のリファレンスデバイスおよび検査対象LSIの内部記憶部のデータを読み出すことによって、行う
ことを特徴とするLSI検査方法。 - 請求項5において、
内部状態が、所定時間内に所定の状態に収束しないとき、前記LSIテスタは、前記検査対象LSIを、不良と判定する
ことを特徴とするLSI検査方法。 - 請求項1において、
前記受信信号の読み出しの前に、前記LSIテスタが、前記第1のリファレンスデバイスまたは検査対象LSIの通信完了を確認する
ことを特徴とするLSI検査方法。 - 請求項8において、
前記通信完了の確認を、前記第1のリファレンスデバイスまたは検査対象LSIの内部記憶部のデータを読み出すことによって、行う
ことを特徴とするLSI検査方法。 - 高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて、検査を行うためのLSI検査装置であって、
LSIテスタとのインターフェースが可能で、かつ、前記検査対象LSIが搭載されるテストボードに、搭載可能に構成されており、かつ、
前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、
前記第1のリファレンスデバイスの物理層部と、前記検査対象LSIの物理層部とを、電気的に接続する接続手段とを備えた
ことを特徴とするLSI検査装置。 - 請求項10において、
前記検査対象LSIの物理層部と、前記LSIテスタとの間に介在し、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えた
ことを特徴とするLSI検査装置。 - 請求項10において、
前記第1のリファレンスデバイスは、
前記物理層部を有する第1のリファレンスLSIと、
前記論理層部を有する第2のリファレンスLSIとを備えている
ことを特徴とするLSI検査装置。 - 請求項10において、
前記接続手段は、
前記第1のリファレンスデバイスと前記検査対象LSIとの間に形成された信号経路を、分岐させる分岐手段を備えている
ことを特徴とするLSI検査装置。 - 請求項10において、
前記検査対象LSIおよび第1のリファレンスデバイスに、前記LSIテスタの動作とは独立に、クロックを供給するクロック生成器を備えた
ことを特徴とするLSI検査装置。 - 請求項10において、
前記第1のリファレンスデバイスは、良品であることが確認されたものであることを特徴とするLSI検査装置。 - 請求項15において、
前記第1のリファレンスデバイスは、保証スペックを満たす範囲で、最低レベルの性能を有するものである
ことを特徴とするLSI検査装置。 - 高速インターフェース機能を含む物理層部を少なくとも有する検査対象LSIについて、検査を行うためのLSIテスタであって、
前記検査対象LSIが搭載されるテストボードと、インターフェース可能であり、かつ、
前記高速インターフェース機能と同等の機能を含む物理層部と、この物理層部と接続され、低速インターフェース機能を含む論理層部とを有する第1のリファレンスデバイスと、
前記第1のリファレンスデバイスの物理層部と電気的に接続され、前記テストボードとの間で高速通信を行うための高速インターフェースポートとを備えた
ことを特徴とするLSIテスタ。 - 請求項17において、
前記テストボードとの間で、低速通信を行うための低速インターフェースポートと、
前記低速インターフェースポートと接続され、低速インターフェース機能を含む論理層部を有する第2のリファレンスデバイスを備えた
ことを特徴とするLSIテスタ。
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